JPH08179986A

JPH08179986A - 情報処理装置

Info

Publication number: JPH08179986A
Application number: JP6323457A
Authority: JP
Inventors: Akito Tsukamoto; 章人塚本
Original assignee: Olympus Optical Co Ltd
Current assignee: Olympus Corp
Priority date: 1994-12-27
Filing date: 1994-12-27
Publication date: 1996-07-12
Also published as: US5898884A

Abstract

(57)【要約】【目的】情報処理装置をそのＲＯＭに格納されたプログ
ラムを変更せずに異なったプログムで動作させることを
可能にし、且つ、ＲＯＭプログラムの新規書き込みや更
新を、ＲＯＭの実装後においても実行することを可能に
する。【構成】ＣＰＵのメモリ空間の割り当てを、アドレスデ
コーダにおけるＣＰＵからの数値アドレス（入力）とこ
れに対応するロケーション指定信号（出力）との対応関
係を切り換えることにより実効的に変更して、情報処理
装置内のＲＯＭに替えてメモリカードをアクセスするこ
とができるようにし、また、このＲＯＭとして書換え可
能な形式のものを適用すると共にメモリカードにＲＯＭ
の内容更新のプログラムと新規プログラムを格納してお
きこれらのプログラムを実行する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は情報処理装置（例えばパ
ーソナルコンピュータ）に関し、特に装置本体に対しメ
モリカードを挿脱自在に装着するためのメモリカード装
着手段を有する情報処理装置に関する。

【０００２】

【従来の技術】パーソナルコンピュータの様な情報処理
装置では、ＲＡＭやＲＯＭおよびＩ／Ｏ等とＣＰＵとが
共通のバスによって結ばれ、アドレス，データ，書き込
み信号および読み出し信号などがこの共通のバスによっ
て相互に授受される。このような従来のこの種の装置の
構成を図１９の概念図に示す。

【０００３】図１９において、ＣＰＵ１と、ＲＡＭ２や
ＲＯＭ３およびＩ／Ｏ４或いは、メモリカード５等のデ
バイスとは、共通のアドレスバス６およびデータバス７
によって結ばれ、相互にアドレス，データ，書き込み信
号および読み出し信号などの授受が行われるようになさ
れている。Ｉ／Ｏ４は操作・表示系８と結ばれてマン・
マシン・インターフェースの中継部として機能するよう
になされている。尚、上述のＣＰＵ１及び各該当するデ
バイスには電源回路９から各所要の電源が供給される。

【０００４】一般にこの種システムは図１９のように各
機能ブロックが共通のバスによって結ばれるように構成
されているため、ＣＰＵ１がＲＡＭ２やＲＯＭ３および
Ｉ／Ｏ４或いは、メモリカード５等のデバイスうちの特
定のものをアクセスするときに、他のデバイスをアクセ
スすることがないようにすることを要する。このため
に、ＣＰＵ１におけるアドレス空間に対して、各デバイ
スの割り当てを図２０のように定め、ＣＰＵ１から出力
されるアドレス信号をデコードしてアクセスすべきデバ
イスを特定するチップセレクト信号（ＣＳ１，ＣＳ２）
を生成するためのアドレスデコーダ１０が設けられてい
る。

【０００５】上記構成によれば、ＣＰＵ１が図２０のア
ドレス空間の領域Ａをアクセスしているときにはアドレ
スデコーダ１０によりチップセレクト信号ＣＳ２が有効
となり、ＲＯＭ３が選択される。このとき、同時に他の
チップセレクト信号が出力されることはなく、従ってＲ
ＯＭ３以外のデバイスはＣＰＵ１からの書き込み及び読
み出し信号には応答しない。而して、当該情報処理動作
の実行中においては、ＣＰＵ１は所定領域に格納された
プログラムを読み込んで順次該プログラムを実行する。

【０００６】通常、上記構成の装置では、プログラムは
ＲＯＭ３に予め書き込まれている。プログラムをＲＯＭ
３に書き込む方法としては、ＲＯＭ３の製造に際してマ
スクにプログラムを書き込む方法、書き込み可能なＲＯ
Ｍを適用しその実装前にプログラムを書き込む方法等が
ある。一方、ＲＯＭの実装方法としては、ソケットに取
り付ける方法、基板に直接半田付けする方法等がある。

【０００７】

【発明が解決しようとする課題】上述のような従来のシ
ステムでは、ＲＯＭのプログラムを更新せずに異なるプ
ログラムで動作させることは非常に困難である。このこ
とは、当該装置の機能に多様性を持たせたい場合に障害
となるばかりでなく、製造過程での動作確認に際しても
極めて不便であった。即ち、本来の動作のためのプログ
ラムに加えて、動作確認のためのプログラムもＲＯＭに
予め格納しておかなくてはならない。動作確認工程が複
雑である場合は、この動作確認のためのプログラムが本
来の動作のためのプログラムよりも大規模なものとなっ
てしまうこともある。このような場合にも対応すること
ができるようにするために、大容量のＲＯＭを用意して
おかなくてはならないことになる。ＲＯＭの容量を抑制
した設計にすると、このＲＯＭに格納可能な程度の大き
さのプログラムによって動作確認できる項目は極めて限
定的なものとならざるを得ない。

【０００８】一方、当該装置の機能の変更乃至拡張を図
るために、ＣＰＵのプログラム（ＲＯＭ３に格納された
プログラム）を更新する必要が生じることも少なくな
い。このような場合に対応するためには、再書き込み可
能なＲＯＭを適用した場合でも、当該装置本体の筐体を
一旦開放しなくてはＲＯＭ書き換えの操作を行なうこと
ができない。作業の容易性を確保するためには、ソケッ
トにＲＯＭを取り付ける実装方法をとることが必要とな
る。また、再書き込み不可能なＲＯＭを基板に直接半田
付けして実装したような場合では、この半田付けを外し
てＲＯＭを交換しなくてはならず、作業が煩雑且つ熟練
を要するものとなる。このような作業に際しては、プリ
ント基板の銅箔の剥離などの虞れが常につきまとう。

【０００９】上述したような従来の一般的装置における
不具合に対処すべく、フラッシュＥＰＲＯＭのような再
書き込み可能な不揮発性メモリを適用し、これにプログ
ラムを格納すると共に当該装置が起動した後にプログラ
ム書き換え動作専用のプログラムを使ってＲＯＭ（フラ
ッシュＥＰＲＯＭ）のプログラムを更新するといった方
法も提案されてはいる。

【００１０】しかしながら、この方法では、当該装置が
動作状態になくては、上述のプログラム書き換え動作専
用のプログラムを実行させることができない。またこの
ようなプログラム書き換え動作専用のプログラムは、あ
くまで既格納のプログラムを更新するためにのみ機能す
るものであるため、プログラムが全く格納されていない
状態から新規にプログラムをＲＯＭに格納するような場
合、例えば、この装置を生産する段階で始めてプログラ
ムをＲＯＭに格納するような場合では、ＲＯＭを実装す
るに先立ってプログラム書き込みの作業を行なう必要が
ある。このため実際にはソケットにＲＯＭを取り付ける
実装方式をとることが必須となっていた。また、何らか
の原因で、プログラムの更新動作が一回で正常に行われ
ないと、それ以降は装置の起動が不可能となってしまう
ため、一旦ＲＯＭを取り外し、専用の書き込み器を用い
てＲＯＭのデータを書き直すことが必要になる。この作
業に際しては、当然ながら、当該装置の筐体を一旦開放
しなくてはならず、従って作業は煩雑なものであり、安
易に頻繁にプログラムの更新を行なうことは困難であっ
た。

【００１１】本発明は叙上の点に鑑みてなさたものであ
り、当該情報処理装置を、そのＲＯＭに格納されたプロ
グラムを更新することなく異なったプログラムで動作さ
せることを可能にし、且つ、ＲＯＭプログラムの新規書
き込みや更新を、ＲＯＭの実装後においても実行するこ
とを可能にしたこの種の装置を提供することを目的とす
る。

【００１２】

【課題を解決するための手段】前述の課題を解決するた
め、本発明による一つの情報処理装置は、ＣＰＵと、こ
のＣＰＵから供給された数値アドレスに対しこの数値ア
ドレスと所定の一の関係を満たすメモリ空間内の所定領
域のロケーションを特定し、このロケーションを指定す
るためのロケーション指定信号を出力するようになされ
たアドレスデコーダーと、該アドレスデコーダーのロケ
ーション指定信号により指定され得る複数の各別の領域
のロケーションが確保されてなるメモリーと、を含んで
なる情報処理装置であって、上記アドレスデコーダーは
自己の外部からの操作に基づき上記所定の一の関係とは
異なる所定の他の対応関係を以て上記ＣＰＵから供給さ
れた数値アドレスに対応する上記メモリ空間内の所定領
域のロケーションを指定するロケーション指定信号を出
力するようになされ、且つ、該出力された上記所定の他
の対応関係によるロケーションを指定信号によって当該
装置本体に対して着脱自在な固体記憶構体のメモリロケ
ーションを上記ＣＰＵのプログラム又は動作パラメータ
ー等が格納された当該不揮発性メモリーのメモリロケー
ションと等価な地位を持つロケーションとして指定し得
るようになされたことを特徴とする。

【００１３】

【作用】ＣＰＵから供給された数値アドレスに対しこの
数値アドレスと所定の一の関係を満たすメモリ空間内の
所定領域のロケーションを特定し指定するためのロケー
ション指定信号がアドレスデコーダーから発せられる。
メモリーには該アドレスデコーダーのロケーション指定
信号により指定され得る複数の各別の領域のロケーショ
ンが確保されている。上記アドレスデコーダーは、ま
た、自己の外部からの操作に基づき上記所定の一の関係
とは異なる所定の他の対応関係を以て上記ＣＰＵから供
給された数値アドレスに対応する上記メモリ空間内の所
定領域のロケーションを指定するロケーション指定信号
を出力する。該出力された上記所定の他の対応関係によ
るロケーションを指定信号によって当該装置本体に対し
て着脱自在な例えばメモリカードのような固体記憶構体
のメモリロケーションが上記ＣＰＵのプログラム又は動
作パラメーター等が格納された当該不揮発性メモリー
（ＲＯＭ）のメモリロケーションと等価な地位を持つロ
ケーションとして指定される。このような、所定の他の
対応関係によるロケーションの指定により、メモリカー
ドのような固体記憶構体に格納されたプログラム又は動
作パラメーター等が、見掛け上、通常は不揮発性メモリ
ー（ＲＯＭ）に格納されているＣＰＵのプログラム又は
動作パラメーターと全く等価なものとして機能すること
になる。

【００１４】

【実施例】次に、本発明の実施例について図面を参照し
ながら説明する。図１は本発明の第１実施例を示すブロ
ック図である。図１９の従来のシステムと同様、ＣＰＵ
１と、ＲＡＭ２やＲＯＭ３およびＩ／Ｏ４或いは、メモ
リカード５等のデバイスとは、共通のアドレスバス６お
よびデータバス７によって結ばれ、相互にアドレス，デ
ータ，書き込み信号および読み出し信号などの授受が行
われるようになされている。Ｉ／Ｏ４は操作・表示系８
と結ばれてマン・マシン・インターフェースの中継部と
して機能するようになされている。固体記憶構体として
のメモリカード５は本装置に設けられたそれ自体は公知
のカードスロットに挿脱自在に適用され得るようになさ
れている。また、上述のＣＰＵ１及び各該当するデバイ
スには電源回路９から各所要の電源が供給される。

【００１５】従来のシステム同様に、ＣＰＵ１がＲＡＭ
２やＲＯＭ３およびＩ／Ｏ４或いは、メモリカード５の
デバイスうちの特定のものをアクセスするときに、他の
デバイスをアクセスすることがないように、ＣＰＵ１か
ら出力されるアドレス信号をデコードしてアクセスすべ
きデバイスを特定するチップセレクト信号を生成するア
ドレスデコーダ１００が設けられている。

【００１６】但し、本実施例におけるアドレスデコーダ
１００は、従来のものとは異なり、操作手段たる領域入
れ替え設定スイッチ２００に対する操作に基づくアドレ
ス領域入れ替え信号に応じて、アドレス空間を実効的に
図１１に示すように変更することができるようになされ
ている。

【００１７】即ち、図１１に概念的に示される如く、Ｃ
ＰＵでのアドレス空間の割り当ては、当初、通常動作時
においてＲＯＭ３に対応する領域として位置付けされて
いた領域が、上記の変更により、メモリカード５のメモ
リロケーション（特定のプログラムが格納された領域）
に対応するものとして位置付けの変更が行われる。

【００１８】従って、本実施例では、領域入れ替え設定
スイッチ２００に対する操作に基づくアドレス領域入れ
替え信号に応じて、上述のようにしてアドレスデコーダ
１００によりＣＰＵでのアドレス空間の割り当てに関っ
て同一領域についての位置付けの変更が行われると、当
初、通常動作時においてＣＰＵ１はＲＯＭ３のプログラ
ムに基づいて動作していたところ、これに替えて上記メ
モリカード５のメモリロケーションに在る特定のプログ
ラムに基づいて動作することとなる。

【００１９】図２は本発明の第２実施例を示すブロック
図である。図１の第１実施例に該当する各部については
同一の符号を附して示し、個々の説明は省略する。本第
２実施例において既述の第１実施例との相違点は、メモ
リカード５の当該プログラム格納領域がＣＰＵ１のアド
レス空間よりも大きい場合に対応できるように、メモリ
カード５の上記領域（メモリロケーション）に関しその
上位アドレスを保持するためのアドレスレジスタ３００
を適用するように構成されている点である。

【００２０】この第２実施例では、図１２に示すよう
に、メモリカード５の一部分のみをアクセスできる領域
がＣＰＵ１のアドレス空間内に用意される。即ち、ＣＰ
Ｕ１から出力されるアドレス信号がそのまま供給される
のはメモリカード５のアドレス信号のうちの下位のビッ
トだけとなる。そしてメモリカード５のアドレス信号の
上位ビットを出力するアドレスレジスタ３００に、ＣＰ
Ｕ１が上位アドレスを予め書き込むことで上位ビットが
設定される。またアドレスレジスタ３００は図１３のよ
うにアドレス空間内に割り当てられる。

【００２１】ＣＰＵ１は、通常の動作のときはアクセス
したいメモリカードの領域を予めアドレスレジスタ３０
０に書き込む。これ以降ＣＰＵ１のアドレス空間内でメ
モリカード５に割り当てられた領域をアクセスする。斯
くしてアドレスレジスタ３００において設定されている
メモリカード５の領域がアクセスされる。この設定され
た領域を切り替えることは即ちアドレスレジスタ３００
のデータを書き換えることである。

【００２２】図２の構成において、ＣＰＵ１がＲＯＭ３
をアクセスしようとしてアドレス信号を出すと、アドレ
スレデコーダ１００はＲＯＭ３に対してチップセレクト
信号を発する。これに対して領域入れ替え設定スイッチ
２００に対する操作により、アドレスレデコーダ１００
は図１３に示されたようにＣＰＵ１がＲＯＭ３をアクセ
スしようとしてアドレス信号を出したときの、チップセ
レクト信号の出力先をＲＯＭ３に替えてメモリカード５
に切り替える。また上記スイッチの操作によりアドレス
レジスタ３００は強制的に所定値にセットされる。爾後
ＣＰＵ１からはＲＯＭ３をアクセスできなくなり、代わ
りにメモリカード５の特定領域がアクセスされることと
なる。

【００２３】上述のようにしてＣＰＵでのアドレス空間
の割り当てについてその位置付けの変更が行われると、
爾後、当該情報処理装置を起動したときには、上記メモ
リカード５の特定プログラムがＣＰＵにおいて実行され
ることとなる。

【００２４】図３は本発明の第３実施例を示すブロック
図である。図１の第１実施例および図２の第２実施例に
該当する各部については同一の符号を附して示し、個々
の説明は省略する。本第３実施例において既述の第２実
施例との相違点は、電源９の立ち上がりで駆動されるラ
ッチ回路２１０が、領域入れ替え設定スイッチ２００か
らアドレスデコーダ１００及びアドレスレジスタ３００
に指令を伝達するライン中に図示のように介挿されてい
る点である。メモリカード５の当該プログラム格納領域
がＣＰＵ１のアドレス空間よりも大きい場合に対応でき
るように、メモリカード５の領域（メモリロケーショ
ン）に関しその上位アドレスを保持するためのアドレス
レジスタ３００を適用するように構成されている点は、
図２の第２実施例と同様である。

【００２５】この第３実施例では状態維持手段としての
ラッチ回路２１０が設けられているため、領域入れ替え
設定スイッチ２００による指令は一旦ラッチ回路２１０
で保持され、この保持された指令がアドレスデコーダ１
００に供給される。従って、領域入れ替え設定スイッチ
２００として押しボタンスイッチのような自己復帰型の
スイッチを適用することが可能となる。

【００２６】電源９が立ち上がってラッチ回路２１０に
よって領域入れ替え設定スイッチ２００による指令が保
持されると、爾後、電源を再投入しない限りラッチ回路
２１０の出力は変化せず、従って、領域入れ替え設定ス
イッチ２００に対する設定操作が一旦なされれば、その
後直ちに解除されてしまっても、アドレスデコーダ１０
０及びアドレスレジスタ３００の協働によりＣＰＵでの
アドレス空間の割り当てにつき上述した如くその位置付
けの変更が為されるについて何等支障を生じない。

【００２７】図４は本発明の第４実施例を示すブロック
図である。図３の第３実施例等に該当する各部について
は同一の符号を附して示し、個々の説明は省略する。本
第４実施例において既述の第３実施例との相違点は、Ｃ
ＰＵ１をリセットするためのリセット信号を生成するリ
セット信号発生回路４００からの該リセット信号によっ
てラッチ回路２１０が駆動されるように構成されている
点である。このリセット信号発生回路４００は、リセッ
トスイッチ４１０に対する操作に基づいて発せられる指
令信号または電源９の電圧が規定の電圧よりも降下した
ときに一定期間に亘ってリセット信号を発するようにな
されている。メモリカード５の当該プログラム格納領域
がＣＰＵ１のアドレス空間よりも大きい場合に対応でき
るように、メモリカード５の領域（メモリロケーショ
ン）に関しその上位アドレスを保持するためのアドレス
レジスタ３００を適用するように構成されている点は、
図３の第３実施例と同様である。

【００２８】上記リセットスイッチ４１０に対する操作
がなされない通常動作時におけるラッチ回路２１０の動
作に関するタイミングを図１４に、リセットスイッチ４
１０に対する操作に基づいて該リセットスイッチ４１０
から指令信号が発せられ、これに応じてラッチ回路２１
０が駆動される場合の同タイミングを図１５に示す。

【００２９】図１４に示す通常動作時においては、電源
投入直後電圧が規定値に確立するまでの過渡期間は、領
域入れ替え設定スイッチ２００の出力も整定せず、従っ
て、たとえラッチ回路２１０を駆動してもその出力は一
定しない不確定期間である。この期間中はリセット信号
発生回路４００からのリセット信号は解除されることな
く継続され、このためラッチ回路２１０で不確定な値が
保持されてしまうような不適切な動作が回避される。上
記過渡期間が経過して電源電圧が確立すると、リセット
信号が解除され、ラッチ回路２１０は、定常となった領
域入れ替え設定スイッチ２００の出力をラッチする。

【００３０】領域入れ替え設定スイッチ２００を操作す
る場合には、図１５のようなタイミングで動作する。電
源投入直後からリセット信号が解除されるまでは、図１
４と同様である。但し、このときは領域入れ替え設定ス
イッチ２００がオン（“Ｌ”レベル）になっている。ラ
ッチ回路２１０はリセット信号が解除される時点でスイ
ッチからの信号を取り込み、保持する。その結果、リセ
ット信号が解除された後の、領域入れ替え設定スイッチ
２００の設定変更操作（ＯＦＦ）はラッチ回路２１０の
出力には影響しないことになる。

【００３１】その後、リセットスイッチ４１０に対する
操作が為されるとリセット信号発生回路４００は電源投
入直後と同様にリセット信号を出力する。この時点まで
はラッチ回路２１０は電源投入直後におけるリセット信
号解除時の出力値を保持しているが、リセット信号の解
除時点でラッチ回路２１０の出力が更新される。

【００３２】このようにしてリセットスイッチ４１０に
対する操作に基づいて該リセットスイッチ４１０から指
令信号が発せられ、これに応じて領域入れ替え設定スイ
ッチ２００における設定変更操作が有効となって、アド
レスデコーダ１００及びアドレスレジスタ３００の協働
によりＣＰＵでのアドレス空間の割り当てにつき上述し
た如くその位置付けの変更が為される。爾後、既述の実
施例同様にメモリカード５の特定プログラムがＣＰＵに
おいて実行されることとなる。

【００３３】尚、本情報処理装置において上述のように
メモリカード５の特定プログラムを実行せしめるための
操作としては、領域入れ替え設定スイッチ２００を操作
しながら、電源を投入するか、又は、リセットスイッチ
４１０を操作すればよい。

【００３４】図５は本発明の第５実施例を示すブロック
図である。図４の第４実施例等に該当する各部について
は同一の符号を附して示し、個々の説明は省略する。本
第５実施例において既述の第４実施例との相違点は、第
４実施例では単一のＣＰＵ１を適用していたところ、メ
インＣＰＵ１０のほかに更にサブＣＰＵ５００を設け、
シリアルＩ／Ｏ（Ｓ−Ｉ／Ｏ）４０を通して通信を行な
って操作系や表示系の状態をメインＣＰＵ１０に認識さ
せ、且つ、メインＣＰＵ１０自体、或いはメインＣＰＵ
１０とその周辺、更には、全体の電源の制御をこのサブ
ＣＰＵ５００によって行なうように構成されている点で
ある。電源電圧の監視と、電圧が確立しない過渡期間に
おける処置等については、図４の第４実施例につき上述
したと同様に行われる。

【００３５】サブＣＰＵ５００は当該アドレスデコーダ
によるアドレス空間の割り当て機能を制御するためのア
ドレスデコーダ制御機能部５０１，Ｉ／Ｏ５０２，ＲＯ
Ｍ５０３及びＲＡＭ５０４等を有している。一方、本実
施例の装置は、複数枚（本例では第１のメモリカード５
１及び第２のメモリカード５２の２枚）を同時に装着可
能に構成され、これらメモリカード５１，５２に夫々対
応して、アドレスレジスタ３１０，３２０が設けられて
いる。

【００３６】サブＣＰＵ５００は、リセットスイッチ４
０１に対する操作に基づいて該リセットスイッチ４１０
から発せられる指令信号を認識すると、領域入れ替え設
定スイッチ２００における設定変更操作に応じてアドレ
スデコーダ１００及びアドレスレジスタ３１０を制御し
てこれらの協働によりメインＣＰＵ１０でのアドレス空
間の割り当てにつきその位置付けの変更を為す。爾後、
例えば第１のメモリカード５１上の特定プログラムがＣ
ＰＵにおいて実行されることとなる。

【００３７】この間サブＣＰＵ５００はアドレスデコー
ダ制御機能部５０１及びＩ／Ｏ５０２等の機能部によ
り、アドレスデコーダ１００を制御して図１６に示すよ
うに各対応するデバイスについてのアドレス空間の割り
当てを行うべく関与する。このようにしてメインＣＰＵ
１０でのアドレス空間の割り当てにつきその位置付けの
変更が行われる結果、一つのメモリカード（例えば第１
のメモリカード５１）についてはメインＣＰＵ１０での
メモリの一部として機能することとなるため、その使用
について一定の制限を受けることとなる。しかしなが
ら、この第５実施例では、その他のメモリカード（例え
ば第２のメモリカード５２）については上記のような特
段の制限を受けることがなく、従って、広汎な応用が可
能である。

【００３８】また、この第５実施例では、一のメモリカ
ードとこれに対応するアドレスレジスタとの対応関係を
入れ替えることができるように構成されている。従っ
て、図１６に示すように、新規データを当該一のメモリ
カード（例えば第１のメモリカード５１）のどの領域に
も置くことができる。例えば、第１のメモリカード５１
の内部をＤＯＳのファイルシステムに準拠するようにＦ
ＡＴやディレクトリ領域を有する形にすることも容易に
できる。

【００３９】図６は本発明の第６実施例を示すブロック
図である。図５の第５実施例等に該当する各部について
は同一の符号を附して示し、個々の説明は省略する。本
第６実施例において既述の第５実施例との相違点は、第
５実施例におけるサブＣＰＵ５００に替えて機能を強化
したサブＣＰＵ５５０を適用し、リセットスイッチ５４
１及び電源電圧の監視もこのサブＣＰＵ５５０で行なう
ようにした点である。サブＣＰＵ５５０による電源電圧
の監視と、電圧が確立しない過渡期間における処置等に
ついては、図４の第４実施例につき上述したと同様に行
われる。

【００４０】図７は本発明の第７実施例を示すブロック
図である。この第７実施例は図１の第１実施例と対比さ
れるものであり、図１の例では、領域入れ替え設定スイ
ッチ２００に対する操作に基づくアドレス領域入れ替え
信号に応じてアドレスデコーダ１００が機能してアドレ
ス空間を実効的に図１１に示すように変更していたとこ
ろ、本第７実施例では、ＲＯＭデータ更新スイッチ２１
０に対する操作に基づく切換信号に応じてアドレスデコ
ーダ１１０が機能してアドレス空間を実効的に図１７に
示すように変更するように構成されている。

【００４１】即ち、この実施例は、アドレスデコーダ１
１０の作用により、図１７に表された如く、ＲＯＭの領
域とメモリカードの領域とを入れ替えると共に、別の領
域にＲＯＭの領域を確保するように動作する。また、Ｒ
ＯＭ３１として電気的に消去或いは書換え可能な形式の
ものを適用している。一方、メモリカード５３として、
このＲＯＭ３１のデータを更新するプログラムとＲＯＭ
３１の新規データとを予め格納したものを適用する。こ
のプログラムは、アドレス空間の割り当てを図１７に表
された如く更新するに際して新たに確保されるＲＯＭ３
１の領域に上記新規データをコピーするように作用する
ものである。

【００４２】ＲＯＭデータ更新スイッチ２１０が操作さ
れたときＣＰＵ１はメモリカード５３上のプログラムを
実行する。上述の如く、このプログラムは、アドレス空
間の割り当てを更新する際に新たに確保されるＲＯＭ３
１の領域に上記新規データをコピーするように作用する
ものであるから、プログラムの実行によって、ＲＯＭ３
１のデータが更新される。従って、当該装置の筐体を開
放したり、実装されたＲＯＭを取り替える等といった煩
雑な作業を一切要することなく、ＲＯＭ３１のデータを
更新することができる。また、実装後においてもＲＯＭ
３１への書き込み操作が可能であるため、当該装置の製
造工程においても種々の作業工程の組み方を柔軟に変更
乃至選択することが可能となる。

【００４３】図８は本発明の第８実施例を示すブロック
図である。この第８実施例は図６の第６実施例と対比さ
れるものであり、図６の例に対してＲＯＭデータの更新
を指示するためのＲＯＭデータ更新スイッチ２１１が追
加された構成をとる。

【００４４】即ち、この実施例は、図６につき既述の領
域入れ替え設定スイッチ２００と同様の領域入れ替え設
定スイッチ２０１、及び、図７につき既述のＲＯＭデー
タ更新スイッチ２５０と同様のＲＯＭデータ更新スイッ
チ２５１が設けられ、上記領域入れ替え設定スイッチ２
０１とＲＯＭデータ更新スイッチ２１１との両スイッチ
の状態がサブＣＰＵ５５１によって認識されるようにな
され、この認識に基づいてサブＣＰＵ５５１から発せら
れる指令に応じて、メインＣＰＵ１０でのアドレス空間
の割り当てにつきその位置付けの変更等がなされるよう
に構成されている。即ち、このスイッチ２０１に対する
操作に応じて既述の図１６に示されたようにメインＣＰ
Ｕ１０でのアドレス空間の割り当てにつきその位置付け
の変更がなされる。

【００４５】また、ＲＯＭデータ更新スイッチ２５１が
操作されたときには、上述の図１６に示されたようなメ
モリ空間のアドレス割り当ての入れ替えに加えて、図１
８に表された如く、ＲＯＭの領域とメモリカードの領域
とを入れ替えると共に、別の領域にＲＯＭの領域を確保
するように動作する。即ち、サブＣＰＵ５５１は領域入
れ替え設定スイッチ２０１への操作を認識するとＲＯＭ
の領域とメモリカードの領域とを入れ替えるための領域
入れ替え指令を出力し、一方ＲＯＭデータ更新スイッチ
２５１への操作を認識すると上記領域入れ替え指令及び
メインＣＰＵ１０でのアドレス空間の割り当てにつきそ
の位置付けの変更を行なうための更新指示指令の双方の
指令を出力して、上述の動作が実行されるように構成さ
れている。

【００４６】このような構成のサブＣＰＵ５５１に対応
して、アドレスデコーダ１０１は２系統の入力を有する
ように構成され、サブＣＰＵ５５１から上記領域入れ替
え指令のみ入力されたときには、図１６に表された如く
ＲＯＭの領域とメモリカードの領域とを入れ替え、他
方、上記領域入れ替え指令と更新指示指令の双方が入力
されたときには、図１８に表された如く更に別途の領域
にＲＯＭの領域を確保するように動作する。

【００４７】第４実施例の説明にも適用した図１５に示
されるように、メモリカード５１に記憶されている更新
用プログラムの実行によりＲＯＭデータの更新が完了し
て後ＲＯＭデータ更新スイッチ２５１の操作を解除する
ことにより、メインＣＰＵ１０はこのようにして更新さ
れたＲＯＭ３のプログラムを実行する。

【００４８】この第８実施例では、既述の第５実施例同
様に、一のメモリカードとこれに対応するアドレスレジ
スタとの対応関係を入れ替えることができるように構成
されている。従って、図１６に示すように、新規データ
を当該一のメモリカード（例えば第１のメモリカード５
１）のどの領域にも置くことができる。例えば、第１の
メモリカード５１の内部をＤＯＳのファイルシステムに
準拠するようにＦＡＴやディレクトリ領域を有する形に
し、新規データをＤＯＳファイルとして記録しておくこ
ともできる。図９は本発明の第９実施例を示すブロック
図である。図８の第８実施例等に該当する各部について
は同一の符号を附して示し、個々の説明は省略する。本
第９実施例において既述の第６実施例との相違点は、第
６実施例におけるアドレスデコーダ１０１に替えて画像
圧縮伸長回路６００及びフレームメモリ７００に対して
指令を送出する機能が付加されたアドレスデコーダ１０
２を適用した点、ビデオ入力回路８０１→Ａ／Ｄ変換回
路８０２を介してこのフレームメモリ７００に外部から
の画像情報（信号）をディジタル画像データに変換して
取り込み、また、Ｄ／Ａ変換回路８０３→ビデオ出力回
路８０４を介してフレームメモリ７００内に格納された
ディジタル画像データをアナログ画像情報（信号）に変
換して出力可能に構成されている点である。

【００４９】上記画像圧縮伸長回路６００は、自己に供
給された画像情報（ディジタル画像データ）に対してＤ
ＣＴ（離散コサイン変換）又はＩＤＣＴ（逆離散コサイ
ン変換）を行なうＤＣＴ／ＩＤＣＴ回路６０１、量子化
テーブル６０２のデータを用いてＤＣＴ／ＩＤＣＴ回路
６０１により処理されたデータに対して量子化又は逆量
子化を行なう量子化／逆量子化回路（Ｑ／Ｑ^-1回路）６
０３、符号テーブル６０４のデータを用いてＱ／Ｑ^-1回
路６０３により処理されたデータに対して符号化／復号
化を行なう符号化／復号化回路６０５を含んで構成され
る。また、フレームメモリ７００は、記憶機能を司るメ
モリ部７０１とこのメモリ部７０１へのデータの書き込
み及び読出しを制御するメモリ制御部７０２とを含んで
構成されている。

【００５０】この第９実施例では、当該システムの外部
から供給される画像情報（ビデオ信号）が上述のビデオ
入力回路８０１→Ａ／Ｄ変換回路８０２を介してこのフ
レームメモリ７００にディジタル画像データとして取り
込まれるように構成なされ、また、これとは逆に、フレ
ームメモリ７００に保持されたディジタル画像データ
が、上述のＤ／Ａ変換回路８０３→ビデオ出力回路８０
４を介してアナログ画像情報（ビデオ信号）として外部
に出力され、適宜のモニタ手段などにより観測され得る
ようになされている。

【００５１】上記構成において、本システムにおける画
像情報の圧縮処理は、フレームメモリ７００に保持され
たディジタル画像データが画像圧縮伸長回路６００にお
いて圧縮処理されることにより実行されるが、このとき
量子化／逆量子化回路（Ｑ／Ｑ^-1回路）６０３における
量子化処理で適用される量子化テーブル６０２、及び、
符号化／復号化回路６０５における符号化処理で適用さ
れる符号テーブル６０４の各テーブルデータは、ＲＯＭ
３に予め記憶されている所定のテーブルデータがこれら
に当てられるべく各対応するテーブル６０２、及び、６
０４に転送されて参照され得る状態になる。この点は、
画像情報の伸長処理についても同様である。

【００５２】従って、本システムにおいて、画質や情報
圧縮率を変更したい場合には、ＲＯＭ３に予め記憶させ
ておくテーブルデータを変更する必要があるが、既述の
実施例同様にして領域を切り替えることが可能なアドレ
スデコーダー１０２やＲＯＭデータ更新スイッチ２５１
等を備えることにより、筐体を分解して内部に実装され
たＲＯＭを除去して交換するといったような煩雑な作業
を全く必要とせずにＲＯＭ３の内容、即ち、量子化テー
ブルや符号テーブルとして適用されるべきテーブルデー
タを簡単に変更することが可能となる。換言すれば、本
実施例装置では、この種装置の基本仕様である画質や情
報圧縮率の変更を行なうために、筐体の開放を一切必要
とせずにこれを行なうことが可能である。

【００５３】図１０は本発明の第１０実施例を示すブロ
ック図である。この第１０実施例は、本発明を電子スチ
ルカメラとして具現化した例である。多くの部分の構成
は既述の第９実施例と共通であり、本実施例について
も、図９の第９実施例等に該当する各部については同一
の符号を附して示し、個々の説明は省略する。

【００５４】図１０において、図９の第９実施例等につ
き既述のＡ／Ｄ変換回路８０２には、固体撮像素子（Ｃ
ＣＤ）９１０による光電変換により生成された画像情報
が、同光電変換の出力に対して撮像処理回路９２０によ
り公知のビデオ信号処理が施されてなるアナログ入力画
像情報として供給される。撮像処理回路９２０内には色
情報に関するホワイトバランス調整を行なうためのホワ
イトバランス機能部９２１が設けられている。この撮像
処理回路９２０及び第９実施例同様のビデオ出力回路８
０４はＩ／Ｏ４からの制御信号によりその動作タイミン
グが制御されるように構成されている。

【００５５】一方、上記固体撮像素子（ＣＣＤ）９１０
に被写体像を結ぶためのレンズ９３０、このレンズ９３
０に関する合焦調節等の駆動を行なうためのレンズ駆動
回路９３０、及び、このレンズ駆動回路９３０における
駆動動作を制御するためのレンズ系制御ＣＰＵ９５０が
設けられている。本実施例では、このレンズ系制御ＣＰ
Ｕ９５０は、アドレスデコーダー１０２を介してメイン
ＣＰＵ１０の統括的制御下においてその適用の適否が選
択されるシリアルＩ／Ｏ（Ｓ−Ｉ／Ｏ）４１１及び自己
のシリアルＩ／Ｏ（Ｓ−Ｉ／Ｏ）９５１を通して、メイ
ンＣＰＵ１０による当該システムの統括的制御下におか
れる。

【００５６】このレンズ系制御ＣＰＵ９５０にもＲＯＭ
９５２及びＲＡＭ９５３が設けられて、レンズ系制御の
演算動作等に供せられる。また上記レンズ駆動回路９３
０への指令を出力するためのＩ／Ｏ９５４がこのレンズ
系制御ＣＰＵ９５０内に設けられている。

【００５７】この第１０実施例においても、既述の第９
実施例同様に、領域を切り替えることが可能なアドレス
デコーダー１０２やＲＯＭデータ更新スイッチ２５１等
を備えることにより、筐体を分解して内部に実装された
ＲＯＭを除去して交換するといったような煩雑な作業を
全く必要とすることなく、ＲＯＭ３の内容、即ち、量子
化テーブルや符号テーブルとして適用されるべきテーブ
ルデータを簡単に変更することが可能となる。即ち、こ
の種装置の基本仕様である画質や情報圧縮率の変更を行
なうために、筐体の開放を一切必要とせずにこれを行な
うことが可能である。

【００５８】また特に、この第１０実施例によれば、カ
メラとしての撮影動作を行なうに際して、意図的に色相
をずらしたカラー画像の記録を行なうべく、本システム
内の種々の処理回路のパラメータを変更したい場合など
でも、このような記録時に適用すべきパラメータが予め
ＲＯＭ３内に撮像処理回路パラメータ３１として備えら
れているため、上記パラメータの変更を極めて容易に行
って対応することができるという特段の効果を奏する。

【００５９】

【発明の効果】本願請求項１の発明によれば、当該情報
処理装置を、そのＲＯＭに格納されたプログラムを更新
することなく異なったプログラムで動作させることが可
能となり、且つ、ＲＯＭプログラムの新規書き込みや更
新を、ＲＯＭの実装後においても実行することが可能と
なる。

【００６０】本願請求項２の発明によれば、当該情報処
理装置を、そのＲＯＭに格納されたプログラムを更新す
ることなく異なったプログラムで動作させることを可能
とならしめ、且つ、ＲＯＭプログラムの新規書き込みや
更新を、ＲＯＭの実装後においても実行せしめるについ
て、操作手段に対する操作を行なうことで、操作者の任
意に応じてこれらを行なわしめることができる。

【００６１】本願請求項３の発明によれば、請求項２の
発明の効果に加えて、操作者の意図しないときに何らか
の原因で操作手段が操作されたと同様の状態が生じて
も、状態維持手段の作用により、不用意にアドレスデコ
ーダーが機能してメモリ空間の割当て変更が発生してし
まうようなことが回避されるため、常に安定した動作を
維持することができる。

【００６２】本願請求項４の発明によれば、請求項３の
発明の効果に加えて、電源電圧が一定値に満たないとき
や、装置本体を初期化するに際して、リセット手段が機
能した後このリセットが解除された時点で状態維持手段
が請求項３につき上述したと同様に機能するようにな
る。

【００６３】本願請求項５の発明によれば、当該情報処
理装置を、そのＲＯＭに格納されたプログラムを更新す
ることなく異なったプログラムで動作させることを可能
ならしめ、且つ、ＲＯＭプログラムの新規書き込みや更
新を、ＲＯＭの実装後においても実行せしめるについ
て、アドレスデコーダーでのメモリ空間の割当て変更の
発生を副ＣＰＵで制御できるため、複雑な変更操作をも
容易に実行させることが可能となる。

【００６４】本願請求項６の発明によれば、請求項５の
発明の効果に加えて、装置の電源をオンにして起動させ
るに際してＣＰＵを一旦リセットした状態から自動的に
立ち上げさせ、この立ち上げに際して副ＣＰＵの制御下
でアドレスデコーダーが機能してメモリ空間の割当て
（変更）が発生し、爾後この状態が維持される効果を奏
する。装置に対して初期化処理を行ったときも同様であ
る。このため、アドレスデコーダーでのメモリ空間の割
当て変更が不用意に発生してしまうようなことが回避さ
れて常に安定した動作を維持することがでる。

【００６５】本願請求項７の発明によれば、当該情報処
理装置を、そのＲＯＭに格納されたプログラムを更新す
ることなく異なったプログラムで動作させることが可能
となり、且つ、ＲＯＭプログラムの新規書き込みや更新
を、ＲＯＭの実装後においても実行することが可能とな
るが、特に、上記異なったプログラムを当該装置に対し
て挿脱自在な固体記憶構体（メモリーカード等）に各別
に種々準備しておくことができるため、極めて多様な変
更が比較的容易にできる。

【００６６】本願請求項８の発明によれば、請求項７の
発明の効果に加えて、不揮発性メモリーを書き換えるこ
とにより、装置としての基本的仕様の変更をも、筐体を
全く開放することなく実行することが可能となる。

【００６７】本願請求項９の発明によれば、当該情報処
理装置を、そのＲＯＭに格納されたプログラムを更新す
ることなく異なったプログラムで動作させることが可能
となり、且つ、ＲＯＭプログラムの新規書き込みや更新
を、ＲＯＭの実装後においても実行することが可能とな
るが、特に、上記異なったプログラムを当該装置に対し
て挿脱自在な固体記憶構体（メモリーカード等）に各別
に種々準備しておき、このプログラムで新規に不揮発性
メモリーを書き換えることにより、装置としての基本的
仕様の変更をも、筐体を全く開放することなく実行する
ことが可能となり、且つ、極めて多様な変更が比較的容
易にできる。

【００６８】本願請求項１０の発明によれば、請求項９
の発明の効果に加えて、不揮発性メモリーを書き換えて
装置としての基本的仕様の変更を行なうことと、当該情
報処理装置を、そのＲＯＭに格納されたプログラムを更
新することなく異なったプログラムで動作させることと
を、独立して選択的に機能させることが可能となる。

【００６９】本願請求項１１の発明によれば、請求項９
の発明の効果に加えて、不揮発性メモリーを書き換えて
装置としての基本的仕様の変更を行なうことと、当該情
報処理装置を、そのＲＯＭに格納されたプログラムを更
新することなく異なったプログラムで動作させることと
を、独立して選択的に機能させることが可能となり、且
つ、副ＣＰＵの制御下で種々の多様な選択乃至更新をも
容易に実行させることが可能となる。

【００７０】本願請求項１２の発明によれば、請求項
１，５，７または９の発明の効果に加えて、適宜の挿脱
自在な固体記憶構体（メモリーカード等）を適用するこ
とにより、筐体を開放することなく内部メモリー容量を
実効的に拡大することが出来、従って装置としての基本
的能力を強化することが可能となる。

【００７１】本願請求項１３の発明によれば、請求項１
２の発明の効果に加えて、取扱が容易で市場で一般に入
手し易いメモリーカードを用いてこの効果を得ることが
できる。

【図面の簡単な説明】

【図１】本発明の１実施例を示すブロック図である。

【図２】本発明の２実施例を示すブロック図である。

【図３】本発明の３実施例を示すブロック図である。

【図４】本発明の４実施例を示すブロック図である。

【図５】本発明の５実施例を示すブロック図である。

【図６】本発明の６実施例を示すブロック図である。

【図７】本発明の７実施例を示すブロック図である。

【図８】本発明の８実施例を示すブロック図である。

【図９】本発明の９実施例を示すブロック図である。

【図１０】本発明の１０実施例を示すブロック図であ
る。

【図１１】第１実施例の装置におけるアドレスデコーダ
によりアドレス空間の割り当てを変更する様子を説明す
るための図である。

【図１２】第２実施例の装置においてメモリカードの一
部分のみをアクセスできる領域をＣＰＵのアドレス空間
内に設定する様子を説明するための図である。

【図１３】第２実施例の装置においてアドレスデコーダ
によりアドレス空間の割り当てを変更してＲＯＭに替え
てメモリカードの特定領域をアクセスするようにした様
子を説明するための図である。

【図１４】第４実施例の装置におけるリセットスイッチ
への操作がなされない通常動作時におけるラッチ回路の
動作に関するタイミングを表わす図である。

【図１５】第４実施例の装置におけるリセットスイッチ
への操作がなされるＲＯＭ更新動作時におけるラッチ回
路の動作に関するタイミングを表わす図である。

【図１６】第５実施例の装置においてサブＣＰＵの該当
機能に依拠してアドレスデコーダによりアドレス空間の
割り当てを変更するようにした様子を説明するための図
である。

【図１７】第７実施例の装置においてＲＯＭデータ更新
スイッチへの操作による切換信号に応じてアドレスデコ
ーダが機能しアドレス空間の割り当てを変更するように
した様子を説明するための図である。

【図１８】第８実施例の装置においてＲＯＭデータ更新
スイッチへの操作による切換信号に応じてアドレスデコ
ーダが機能しアドレス空間の割り当てを変更するように
した様子を説明するための図である。

【図１９】従来の情報処理装置の概念図である。

【図２０】図１９の従来の装置におけるＣＰＵのアドレ
ス空間の割り当てを示す概念図である。

【符号の説明】

１ＣＰＵ２ＲＡＭ３ＲＯＭ４Ｉ／Ｏ５，５１，５２メモリカード６アドレスバス７データバス８操作・表示系９電源４０，４１０シリアルＩ／Ｏ１００，１０１，１０２，１１０アドレスデコーダ
ー２００領域入れ替え設定スイッチ２１０ラッチ２５０，２５１ＲＯＭデータ更新スイッチ３００，３１０，３２０アドレスレジスタ４００リセット信号発生回路４０１，５４１リセットスイッチ５００，５５０サブＣＰＵ６００画像圧縮伸張回路７００フレームメモリ８０１ビデオ入力回路８０４ビデオ出力回路９１０撮像素子（ＣＣＤ）９２０撮像処理回路９３０レンズ

Claims

【特許請求の範囲】

【請求項１】ＣＰＵと、このＣＰＵから供給された数値
アドレスに対しこの数値アドレスと所定の一の関係を満
たすメモリ空間内の所定領域のロケーションを特定し、
このロケーションを指定するためのロケーション指定信
号を出力するようになされたアドレスデコーダーと、該
アドレスデコーダーのロケーション指定信号により指定
され得る複数の各別の領域のロケーションが確保されて
なるメモリーと、を含んでなる情報処理装置であって、上記アドレスデコーダーは自己の外部からの操作に基づ
き上記所定の一の関係とは異なる所定の他の対応関係を
以て上記ＣＰＵから供給された数値アドレスに対応する
上記メモリ空間内の所定領域のロケーションを指定する
ロケーション指定信号を出力するようになされ、且つ、
該出力された上記所定の他の対応関係によるロケーショ
ンを指定信号によって当該装置本体に対して着脱自在な
固体記憶構体のメモリロケーションを上記ＣＰＵのプロ
グラム又は動作パラメーター等が格納された当該不揮発
性メモリーのメモリロケーションと等価な地位を持つロ
ケーションとして指定し得るようになされたことを特徴
とする情報処理装置。
【請求項２】操作者の操作に基づいて、上記アドレスデ
コーダーにおける上記ＣＰＵから供給された数値アドレ
スとこれに対応する上記メモリ空間内の所定領域のロケ
ーションとの対応関係が、上記一の対応関係と上記他の
対応関係との間で切り換えられるようにするための対応
関係切り換え操作を該アドレスデコーダーに対して施す
ための操作手段を備えてなる請求項１記載の情報処理装
置。
【請求項３】上記操作手段は、当該初期操作に基づいて
上記対応関係切換操作を特定するための状態を得てその
状態を維持し、上記初期操作以降の操作によっては上記
維持された状態が変化しないようになされた状態維持手
段を備え、この状態維持手段の出力により、上記対応関
係切換操作を上記アドレスデコーダーに施すようになさ
れたものである請求項２記載の情報処理装置。
【請求項４】当該装置本体乃至上記ＣＰＵの電源電圧が
一定電圧に満たないとき、又は、上記装置本体を初期化
するための初期化手段が作動したときに上記ＣＰＵをリ
セットするためのリセット手段を備え、上記操作手段
は、このリセット手段によるリセットが解除されるに際
して上記対応関係切換操作を特定するための状態を得て
その状態を維持し上記初期化操作手段による初期化以降
の操作によっては上記維持された状態が変化しないよう
になされた状態維持手段を備えたものである請求項３記
載の情報処理装置。
【請求項５】主ＣＰＵと；このＣＰＵから供給された数
値アドレスに対しこの数値アドレスと所定の一の対応関
係を満たすメモリ空間内の所定領域のロケーションを特
定し、このロケーションを指定するためのロケーション
指定信号を出力するようになされ、且つ、自己の外部か
らの操作に基づき上記所定の一の対応関係とは異なる所
定の他の対応関係を以て上記ＣＰＵから供給された数値
アドレスに対応する上記メモリ空間内の所定領域のロケ
ーションとして、上記ＣＰＵのプログラム又は動作パラ
メーター等が格納された当該不揮発性メモリーのメモリ
ロケーションと等価な地位を持つロケーションとしての
当該装置本体に対して着脱自在な固体記憶構体のメモリ
ロケーションを指定するロケーション指定信号を出力し
得るようになされたアドレスデコーダーと；上記アドレ
スデコーダーに対し、該アドレスデコーダーにおける上
記ＣＰＵから供給された数値アドレスとこれに対応する
上記メモリ空間内の所定領域のロケーションとの対応関
係が、上記一の対応関係と上記他の対応関係との間で切
り換えられるようにするための対応関係切換操作を施す
ように設けられた副ＣＰＵと；を備えてなることを特徴
とする情報処理装置。
【請求項６】上記副ＣＰＵは、当該装置本体の起動時に
上記アドレスデコーダーにおける上記主ＣＰＵから供給
された数値アドレスとこれに対応する上記メモリ空間内
の所定領域のロケーションとの対応関係を選択するため
の選択手段から何れの対応関係を選択するかを認識・記
憶し、上記主ＣＰＵにリセット信号を与えると共に該主
ＣＰＵに電源を供給するための給電回路を起動させ、こ
のリセット信号の解除直前に認識・記憶した上記選択を
すべき対応関係を上記アドレスデコーダーに現出せし
め、上記装置起動後に該装置本体の初期化指示手段が操
作されたときには、該操作時の上記選択手段により規定
される上記対応関係を認識・記憶して上記主ＣＰＵにリ
セット信号を与え、このリセット信号の解除直前に認識
・記憶した上記選択をすべき対応関係を上記アドレスデ
コーダーに現出せしめるようになされたものである請求
項５記載の情報処理装置。
【請求項７】ＣＰＵと；このＣＰＵから供給された数値
アドレスに対しこの数値アドレスと所定の一の対応関係
を満たすメモリ空間内の所定領域のロケーションを特定
し、このロケーションを指定するためのロケーション指
定信号を出力するようになされ、且つ、自己の外部から
の操作に基づき上記所定の一の対応関係とは異なる所定
の他の対応関係を以て上記ＣＰＵから供給された数値ア
ドレスに対応する上記メモリ空間内の所定領域のロケー
ションとして、上記ＣＰＵのプログラム又は動作パラメ
ーター等が格納された当該不揮発性メモリーのメモリロ
ケーションと等価な地位を持つロケーションとしての当
該装置本体に対して着脱自在な固体記憶構体のメモリロ
ケーションを指定するロケーション指定信号を出力し得
るようになされたアドレスデコーダーと；上記アドレス
デコーダーに対し、同アドレスデコーダーにおける上記
ＣＰＵから供給された数値アドレスとこれに対応する上
記メモリ空間内の所定領域のロケーションとの対応関係
が、上記一の対応関係と上記他の対応関係との間で切り
換えられるようにするための対応関係切換操作を施すよ
うに設けられた操作手段と；を備えてなり、上記操作手段よって切り換えられた上記アドレスデコー
ダーの状態により規定される上記ＣＰＵから供給された
数値アドレスとこれに対応する上記メモリ空間内の所定
領域のロケーションとの対応関係に基づいて、上記不揮
発性メモリーの該当するメモリロケーションに在る上記
ＣＰＵのプログラム又は動作パラメーター等に替えてそ
のメモリロケーションと等価な地位にある当該装置本体
に対して着脱自在な固体記憶構体のメモリロケーション
に在る上記ＣＰＵのプログラム又は動作パラメーター等
が適用されるようになされ、且つ、ＣＰＵのプログラム
又は動作パラメーター等が格納された上記固体記憶構体
のメモリロケーションは上記メモリ空間の当初とは別の
メモリロケーションに対応せしめられることを特徴とす
る情報処理装置。
【請求項８】上記不揮発性メモリーを書き換え可能な形
式のものとし、当該適用された上記固体記憶構体の該当
するメモリロケーションに上記不揮発性メモリーのデー
タを更新するためのプログラムと上記不揮発性メモリー
に新規に格納すべきデータとが記憶されているときに
は、上記ＣＰＵは、上記操作手段での対応関係切換操作
に応じて上記固体記憶構体の該当するメモリロケーショ
ンに在る上記不揮発性メモリーのデータを更新するため
のプログラムを実行することにより、該固体記憶構体の
上記不揮発性メモリーに新規に格納すべきデータによっ
てこの不揮発性メモリーの該当するメモリロケーション
に在るデータを書き換え得るようになされた請求項７記
載の情報処理装置。
【請求項９】ＣＰＵと；このＣＰＵから供給された数値
アドレスに対しこの数値アドレスと所定の一の対応関係
を満たすメモリ空間内の所定領域のロケーションを特定
し、このロケーションを指定するためのロケーション指
定信号を出力するようになされ、且つ、自己の外部から
の操作に基づき上記所定の一の対応関係とは異なる所定
の他の対応関係を以て上記ＣＰＵから供給された数値ア
ドレスに対応する上記メモリ空間内の所定領域のロケー
ションとして、上記ＣＰＵのプログラム又は動作パラメ
ーター等が格納された書き換え可能な当該不揮発性メモ
リーのメモリロケーションと等価な地位を持つロケーシ
ョンとしての当該装置本体に対して着脱自在な固体記憶
構体のメモリロケーションを指定するロケーション指定
信号を出力し得るようになされたアドレスデコーダー
と；上記アドレスデコーダーに対し、同アドレスデコー
ダーにおける上記ＣＰＵから供給された数値アドレスと
これに対応する上記メモリ空間内の所定領域のロケーシ
ョンとの対応関係が、上記一の対応関係と上記他の対応
関係との間で切り換えられるようにするための対応関係
切換操作を施すように設けられた操作手段と；当該適用
された上記固体記憶構体の該当するメモリロケーション
に上記不揮発性メモリーのデータを更新するためのプロ
グラムと上記不揮発性メモリーに新規に格納すべきデー
タとが記憶されているときには、上記操作手段での対応
関係切換操作に応じて上記固体記憶構体の該当するメモ
リロケーションに在る上記不揮発性メモリーのデータを
更新するためのプログラムを実行することにより、該固
体記憶構体の上記不揮発性メモリーに新規に格納すべき
データによってこの不揮発性メモリーの該当するメモリ
ロケーションに在るデータを書き換える動作を起動する
ためのデータ書換え手段と；を備えたことを特徴とする
情報処理装置。
【請求項１０】上記アドレスデコーダーに対する上記操
作手段による上記対応関係切換操作と、上記データ書換
え手段による不揮発性メモリーのデータを書き換える操
作と、を独立に行い得るための手段を備えた請求項９記
載の理装置。
【請求項１１】上記ＣＰＵとは別に、上記対応関係切換
操作及び上記データを書き換える動作を実行するための
副ＣＰＵを備えた請求項９記載の情報処理装置。
【請求項１２】上記アドレスデコーダーは、同アドレス
デコーダーに対する上記操作手段による上記対応関係切
換操作により、当該適用された固体記憶構体のメモリロ
ケーションが上記ＣＰＵのメモリーに相応するものとし
て機能し得るように構成されたものである請求項１，
５，７または９記載の情報処理装置。
【請求項１３】当該装置に対しメモリカードを挿脱自在
に装着するためのメモリカード装着手段と、供給された
画像データを上記メモリカード装着手段に装着されたメ
モリカードに記録するための画像データ記録手段と、を
有し、このメモリカード装着手段に装着されたメモリカ
ードを上記固体記憶構体として適用可能になされた請求
項１２記載の情報処理装置。