JPH08181295A - 不揮発性記憶素子 - Google Patents

Abstract

(57)【要約】 【目的】 低電圧で書き込むことができかつ電荷保持時
間が長く、しかもコントロールゲートのオン電圧Ｖthが
ドレイン電圧の影響を受け難い不揮発性記憶素子を提供
すること。 【構成】 基体２表面に絶縁膜３を形成し、この絶縁膜
３中には、基体２表面に対して略平行にフローティング
ゲート４を設け、さらに絶縁膜３上にはコントロールゲ
ート４を形成したゲート６を有する不揮発性記憶素子１
において、上記のフローティングゲート４を複数の独立
した電極パターン４ａによって構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、フローティングゲート
型の電荷蓄積不揮発性記憶素子に関するものである。

【０００２】

【従来の技術】不揮発性記憶素子は、電源を切っても電
源保持時に記憶した情報を保持し続ける素子である。こ
のうち、ＭＩＳ ＦＥＴのゲート電極の下層に形成され
ている絶縁膜中になんらかの方法を用いて電荷を蓄積
し、その電荷によって情報を記憶するものを電荷蓄積不
揮発性記憶素子と呼ぶ。上記の電荷が蓄積される部分は
いわゆる電荷蓄積ノードであり、この素子では、電荷蓄
積ノードに蓄積された電荷によってＭＩＳ ＦＥＴのゲ
ート電極のオン電圧Ｖthを変化させ、この変化を情報と
して取り出す。そのために、電荷蓄積不揮発性記憶素子
には特に以下のような３つの条件が求められている。

【０００３】(1) 電荷蓄積ノードに電荷を蓄積したと
きと蓄積しないときのＶthの変化が大きいこと。 (2) ドレイン電圧を変化させたときのＶthの変化が、
電荷蓄積ノードに電荷を蓄積したときと蓄積しないとき
のＶthの変化に比較して小さいこと。 (3) 電荷蓄積ノードに蓄積された電荷が容易に外部に
漏れず、しかも電荷蓄積ノード中には外部から電荷が容
易に侵入しないこと。

【０００４】Ｖthの変化が小さいと電荷蓄積ノードに記
憶されている情報を読み出せないため、(1) は電荷蓄積
不揮発性記憶素子において最も基本的な条件である。ま
た、(2) の条件が満たされないと、ドレイン電圧を変化
させたときのＶthの変化を情報として誤って読み取って
しまうので、(2) は情報を正確に読み取るために必要な
条件である。さらに(3) は、電荷蓄積ノードに記憶した
情報を長期に渡って保存するために必要な条件である。

【０００５】ところで、現在広く知られている電荷蓄積
不揮発性記憶素子には、大きく分けてフローティングゲ
ート型（以下、ＦＧ型と記す）と、ＭＮＯＳ型およびＭ
ＯＮＯＳ型との２種類がある。ＦＧ型は、図５に示すよ
うに、半導体基体５１表面に絶縁膜５２、例えばポリシ
リコンからなるフローティングゲート５３、絶縁膜５４
およびゲート電極としてのコントロールゲート５５が順
に積層されたゲート５７の構造を有しており、フローテ
ィングゲート５３を電荷蓄積ノードとしている。

【０００６】一方、ＭＮＯＳ型は、図６（ａ）に示すよ
うに、半導体基体５１表面に酸化シリコン膜６１、窒化
シリコン膜６２およびゲート電極６３が順に積層された
ゲート構造を有しており、またＭＯＮＯＳ型は図６
（ｂ）に示すように、さらに窒化シリコン膜６２とゲー
ト電極６３との間に酸化シリコン膜６４を介在させたゲ
ート構造を有している。このようなＭＮＯＳ型およびＭ
ＯＮＯＳ型では、酸化シリコン膜６１、６４と窒化シリ
コン膜６２との界面に多数の界面準位が生じることか
ら、この界面に正孔をトラップすることにより電荷を蓄
積している。

【０００７】

【発明が解決しようとする課題】ところで、図５に示し
たＦＧ型の電荷蓄積不揮発性記憶素子は、フローティン
グゲート５３が絶縁膜５２、５４に埋め込まれた状態に
なっていることから電荷を充分に蓄積できるので、Ｖth
の変化が大きいという長所があるものの、次のような二
つの大きな問題がある。

【０００８】一つは、書き込み電圧の低減と電荷保持時
間を長くすることとの両立が困難であるという問題であ
る。すなわち、書き込み電圧を下げるためには、フロー
ティングゲート５３と半導体基体５１との間の絶縁膜５
２を薄くする必要があるが、絶縁膜５２の膜厚には〜１
ｎｍ程度の微小なばらつきがあるため、絶縁膜５２を薄
くしていくと局所的に非常に膜厚の薄い部分が発生す
る。フローティングゲート５３は導電体であり、電荷は
フローティングゲート中を自由に移動するので、絶縁膜
５２に非常に膜厚の薄い部分があると、電荷はそこから
外部に漏洩してしまう。また、外部からの電荷は絶縁膜
５２の膜厚の薄い部分を通過してフローティングゲート
５３に容易に侵入し、その結果、電荷保持時間が短くな
る。したがって、電荷保持時間を長くするには、最も薄
い部分を含めて電荷を蓄積するのに充分な膜厚を確保し
なければならず、その場合は書き込み電圧が高くなって
しまうのである。

【０００９】もう一つは、この記憶素子のＶthがドレイ
ン電圧の影響を受けやすいという問題である。フローテ
ィングゲート５３は誘電率の高いポリシリコンからな
り、フローティングゲート５３において電位はほぼ一様
になるため、フローティングゲート５３と半導体基体５
１に形成されている拡散層５６のうちのドレインとの重
なり部分による影響が、フローティングゲート５３全体
に行き渡ってしまうからである。特にゲート５７の幅が
小さくなると、この幅に対してフローティングゲート５
３とドレインとの重なり幅の割合が大きくなるため、ド
レイン電圧がＶthに与える影響が顕著になる。

【００１０】一方、図６（ａ）に示したＭＮＯＳ型、図
６（ｂ）に示したＭＯＮＯＳ型の不揮発性記憶素子で
は、酸化シリコン膜６１、６４と窒化シリコン膜６２と
の界面に蓄積された電荷が、界面準位の存在によってほ
とんど移動しないため、酸化シリコン膜６１、６４から
外部に漏洩し難い。よって、記憶した情報を長期に渡っ
て保存でき、つまり電荷保持時間を長くでき、しかも酸
化シリコン膜６１を薄膜化できるために書き込み電圧を
低減することができる。また窒化シリコン膜６２はポリ
シリコンに比べて誘電率がかなり低いものであるため、
Ｖthはドレイン電圧の影響を受け難い。

【００１１】しかしながら、この素子では酸化シリコン
膜６１、６４と窒化シリコン膜６２との界面に電荷を蓄
積することから電荷蓄積量が少なく、この結果、電荷蓄
積時と電荷を蓄積していないときのＶthの変化が小さい
ため、電荷蓄積不揮発性記憶素子に要求される基本的な
条件が満たされないという大きな問題がある。したがっ
て、低電圧で書き込むことができかつ電荷保持時間が長
く、しかもＶthがドレイン電圧の影響を受け難いＭＮＯ
Ｓ型、ＭＯＮＯＳ型の長所を有するＦＧ型の電荷蓄積不
揮発性記憶素子の開発が望まれている。

【００１２】

【課題を解決するための手段】本発明は、基体表面に絶
縁膜を形成し、この絶縁膜中には、基体表面に対して略
平行にフローティングゲートを設け、さらに絶縁膜上に
はコントロールゲートを形成したゲートを有する不揮発
性記憶素子において、上記のフローティングゲートを複
数の独立した電極パターンによって構成したものであ
る。この電極パターンは、基体のゲートの両側にそれぞ
れ拡散層を形成し、この拡散層を結ぶ方向と交差する方
向にストライプ状に形成することが好ましく、または拡
散層を結ぶ方向およびこれに交差する方向にそれぞれ分
離していることが好ましい。

【００１３】

【作用】本発明の不揮発性記憶素子は、フローティング
ゲートが複数の独立した電極パターンによって構成され
ていることから、蓄積電荷の移動は電極パターンごとに
その電極パターン内に制限される。したがってドレイン
電圧を変化させても、そのことによる影響がフローティ
ングゲート全体に行き渡らないので、ドレイン電圧の変
化によるコントロールゲートのオン電圧Ｖthの変化が低
く抑えられる。また、蓄積電荷の移動は電極パターンご
とにその電極パターン内に制限されることから、基体表
面とフローティングゲートとの間の絶縁膜を薄くした場
合に局所的に非常に膜厚の薄い部分が形成されても、フ
ローティングゲートから外部に漏洩する電荷は、上記膜
厚の薄い部分直上に存在する電極パターンに蓄積された
電荷だけで済む。また外部からの電荷の侵入も、上記膜
厚の薄い部分直上に存在する電極パターンだけに抑えら
れる。

【００１４】また電極パターンが、拡散層を結ぶ方向と
交差する方向にストライプ状に形成されていれば、コン
トロールゲートに電圧が印加されることによって拡散層
間に形成されるチャネルが上記電極パターンによって分
割されることになるので、蓄積電荷の移動は個々の電極
パターン内に制限される。よって、ドレイン電圧を変化
させても、そのことによる影響がフローティングゲート
全体に行き渡ることが防止されるので、ドレイン電圧を
変化させたときのＶthの変化が確実に低く抑えられる。

【００１５】さらに、電極パターンが拡散層を結ぶ方向
およびこれに交差する方向にそれぞれ分離されていれ
ば、上記の電極パターンよりも一つの電極パターンの単
位がさらに小さくなることから、基体表面とフローティ
ングゲートとの間の絶縁膜を薄くした場合に局所的に非
常に膜厚の薄い部分が発生していても、フローティング
ゲートから外部への電荷の漏洩や外部からフローティン
グゲートへの電荷の侵入がさらに低く抑えられることに
なる。

【００１６】

【実施例】次に、本発明の不揮発性記憶素子の実施例を
図面に基づいて説明するが、これに先立ち、まず本発明
の概略構造を図１を用いて説明する。すなわち、本発明
の不揮発性記憶素子１は、基体２表面に形成された絶縁
膜３と、この絶縁膜３中に、基体２表面に対して略平行
に設けられたフローティングゲート４と、絶縁膜３上に
形成されたコントロールゲート５とからなるゲート６を
有しており、上記フローティングゲート４が、複数の独
立した電極パターン４ａによって構成されているもので
ある。

【００１７】このような概略構造を有する不揮発性記憶
素子１の第１実施例を図２を用いて説明する。なお図２
において、（ａ）は側断面図、（ｂ）は（ａ）における
Ａ−Ａ線矢視断面図である。

【００１８】図２に示す不揮発性記憶素子１１において
は、基体１２がホウ素を１０¹⁶（atoms/cm³)を含んだ単
結晶シリコンからなる。そして、基体１２表面に形成さ
れた厚さ約２８ｎｍの酸化シリコンからなる絶縁膜１３
と、絶縁膜１３中に設けられた厚さ約２０ｎｍのポリシ
リコンからなるフローティングゲート１４と、絶縁膜１
３上に形成された厚さ約１００ｎｍのコントロールゲー
ト１５とによってゲート１６が構成されている。このと
き、ゲート１６の幅は約６００ｎｍに形成されている。

【００１９】また基体１２には、ゲート１６の両側にそ
れぞれ、ヒ素が導入されたドレイン、ソースの拡散層１
７、１７が形成されている。この拡散層１７、１７は、
基体２表面から１００ｎｍ程度の深さ位置まで形成さ
れ、拡散層１７、１７におけるヒ素の濃度は最大で１０
²¹（atoms/cm³)となっている。

【００２０】上記絶縁膜１３は、基体１２表面に形成さ
れた厚さ約３ｎｍのトンネル絶縁膜１３ａと、この上層
に形成された厚さ約２５ｎｍのゲート下絶縁膜１３ｂと
からなり、フローティングゲート１４はトンネル絶縁膜
１３ａ上に配置されている。

【００２１】フローティングゲート１４は複数の独立し
た電極パターン１４ａ…によって構成されるものであ
り、電極パターン１４ａ…は、拡散層１７、１７を結ぶ
方向と交差する方向に各幅が約８０ｎｍのストライプ状
に形成されている。また、電極パターン１４ａ、１４ａ
間は、ゲート下絶縁膜１３ｂ中に埋め込まれた状態とな
っており、電極パターン１４ａ…上面から絶縁膜１３ｂ
の上層のコントロールゲート１５までのゲート下絶縁膜
３ｂの厚みは約５ｎｍとなっている。

【００２２】このような構造をなす不揮発性記憶素子１
を形成する場合には、まずＬＯＣＯＳ法によって、基体
１２に素子分離領域（図示せず）を形成する。次いで、
熱酸化法によって、素子分離領域で囲まれた領域の基体
１２表面にトンネル絶縁膜１３ａを約３ｎｍの厚みに形
成する。

【００２３】次に、熱ＣＶＤ法によって、トンネル絶縁
膜１３ａ上にフローティングゲート１４形成用のポリシ
リコンを２０ｎｍの厚みに堆積した後、リソグラフィお
よびエッチングによってポリシリコンをストライプ状の
電極パターン１４ａに形成する。この際、後の工程で形
成する拡散層１７、１７を結ぶ方向と交差する方向にス
トライプ状となりかつ各電極パターン１４ａの幅が約８
０ｎｍとなるように電極パターン１４ａを形成する。そ
の後、各電極パターン１４ａの表面を酸化する。

【００２４】次いで、熱ＣＶＤ法によって、電極パター
ン１４ａ…上に酸化シリコンからなるゲート下絶縁膜１
３ｂを約５ｎｍの膜厚に形成する。このとき、電極パタ
ーン１４ａ…間を埋込む状態でゲート下絶縁膜１３を形
成する。続いて、熱ＣＶＤ法によってコントロールゲー
ト１５形成用のポリシリコンを１００ｎｍの厚みに堆積
した後、リソグラフィとエッチングとによって、トンネ
ル絶縁膜１３ａ、電極パターン１４ａ、ゲート下絶縁膜
１３ｂおよびポリシリコン層からなる積層体を６００ｎ
ｍの幅のゲート１６のパターンに形成する。

【００２５】そして、ゲート１６をマスクとして基体１
２にヒ素を導入した後、熱処理し、基体１２に拡散層１
７、１７を形成する。以上の工程によって、図１に示し
た不揮発性記憶素子１１が形成される。

【００２６】このように形成される不揮発性記憶素子１
１では、フローティングゲート１４が電荷蓄積ノードと
なり、コントロールゲート１５がゲート電極となる。こ
のうちフローティングゲート１４を構成する電極パター
ン１４ａ…は、絶縁膜１３に埋め込まれた状態になって
いるので、電荷蓄積量を充分に確保することができる。
そのため、フローティングゲート１４に電荷を蓄積した
ときと蓄積しないときのＶthの変化が大きいものとな
る。

【００２７】また、フローティングゲート１４は複数の
独立した電極パターン１４ａ…で構成されていることか
ら、蓄積電荷の移動は電極パターン１４ａごとにそのパ
ターン１４ａ内に制限される。よってドレイン電圧を変
化させても、フローティングゲート１４全体がそのこと
による影響を受けないので、ドレイン電圧の変化による
コントロールゲート１５のオン電圧Ｖthの変化が低く抑
えられる。

【００２８】しかも、電極パターン１４ａは、拡散層１
７、１７を結ぶ方向と交差する方向にストライプ状に設
けられているものであるので、コントロールゲート１５
に電圧を印加することによって拡散層１７、１７間に発
生するチャネルは電極パターン１４ａ…によって分割さ
れる。このため、蓄積電荷の移動は個々に電極パターン
１４ａ内に制限されるので、ドレイン電圧の変化による
コントロールゲート１５のオン電圧Ｖthの変化が確実に
低く抑えられる。

【００２９】よって、たとえゲート１６の幅に対してフ
ローティングゲート１４とドレインの拡散層１７との重
なり幅の割合が大きくても、ドレイン電圧のＶthに与え
る影響が低く抑えられることから、ドレイン電圧が変化
したときのＶthの変化を情報として誤って読み取ってし
まうことがなく、情報を正確に読み取ることができるも
のとなる。

【００３０】また、蓄積電荷の移動は電極パターン１４
ａごとにそのパターン１４ａ内に制限されることから、
トンネル絶縁膜１３ａを薄くした場合に局所的に非常に
膜厚の薄い部分が発生していても、フローティングゲー
ト１４から外部に漏洩する電荷は、上記膜厚の薄い部分
直上に存在する電極パターン１４ａに蓄積された電荷だ
けで済む。また、外部からフローティングゲート１４へ
の電荷の侵入は、上記膜厚の薄い部分直上に存在する電
極パターン１４ａだけに抑えることができる。このた
め、電荷保持時間を確保しつつトンネル絶縁膜１３ａの
薄膜化を図ることができる。

【００３１】したがって、不揮発性記憶素子１１は、従
来のＦＧ型の長所を有し、しかも従来のＦＧ型に比較し
て低い電圧で書き込みを行うことができるとともに記憶
した情報を長期に渡って保存することができるものとな
る。

【００３２】次に、本発明の第２実施例を図３を用いて
説明する。なお、図３において（ａ）は側断面図であ
り、（ｂ）はＢ−Ｂ線矢視断面図である。第２実施例に
おいて、第１実施例と相違するのは、フローティングゲ
ート２４を構成する複数の独立した電極パターン２４ａ
が、拡散層１７、１７を結ぶ方向およびこれに交差する
方向にそれぞれ分離されている点である。

【００３３】すなわち、フローティングゲート２４はチ
ャネル方向を分割する状態に形成されているとともに、
チャネル方向と交差する方向にも分割した状態で形成さ
れており、各電極パターン２４ａはこの例ではドット状
に設けられている。このような不揮発性記憶素子２１の
形成は、トンネル酸化膜１３ａ上に堆積したフローティ
ングゲート２４形成用のポリシリコンを、リソグラフィ
およびエッチングによってドット状にパターン形成する
以外は前述した第１実施例と同様に行う。

【００３４】上記の不揮発性記憶素子２１では、フロー
ティングゲート２４の電極パターン２４ａ…がドット状
に設けられていることから、第１実施例の電極パターン
１４ａよりも一つの電極パターン２４ａの単位が小さ
い。その結果、フローティングゲート２４に蓄積された
電荷の移動は、さらに小単位の電極パターン２４ａ内に
制限されることになるので、ドレイン電圧を変化したと
きにＶthに与える影響が一層低く抑えられることにな
る。よって、ドレイン電圧が変化したときのＶthの変化
を情報として誤って読み取ってしまうことが確実に防止
され、情報をより正確に読み取ることができるものとな
る。

【００３５】また、電極パターン２４ａがドット状に設
けられていることから、トンネル絶縁膜１３ａを薄くし
た場合に局所的に非常に膜厚の薄い部分が発生していて
も、フローティングゲート２４から外部に漏洩する電荷
は、上記膜厚の薄い部分直上に存在する小単位の電極パ
ターン２４ａに蓄積された電荷だけで済む。また、外部
からの電荷の侵入も、上記膜厚の薄い部分直上に存在す
る小単位の電極パターン２４ａのみに抑えることができ
る。このため、第１実施例の場合よりもさらに蓄積電荷
の外部への漏洩および外部からの電荷の侵入を抑制でき
るので、電荷保持時間を確保しつつトンネル絶縁膜１３
ａの薄膜化をさらに進めることができる。したがって、
不揮発性記憶素子２１は、書き込み電圧がさらに低く、
しかも情報の記憶をより長期に渡って保存できるものと
なる。

【００３６】次に、本発明の第３実施例を図４を用いて
説明する。なお、図４において（ａ）は側断面図であ
り、（ｂ）はＣ−Ｃ線矢視断面図である。第３実施例で
は、フローティングゲート３４を構成する複数の独立し
た電極パターン３４ａが、拡散層１７、１７を結ぶ方向
およびこれに交差する方向にそれぞれ分離されているの
であるが、第２実施例とは異なり、これら電極パターン
３４ａが粒状に形成されている。

【００３７】電極パターン３４ａとしては、ポリシリコ
ンなどの半導体または銀などの金属からなる微粒子が用
いられる。電極パターン３４ａが粒状のポリシリコンか
らなる不揮発性記憶素子３１を形成する場合は、まずＬ
ＯＣＯＳ法によって、基体１２に素子分離領域（図示せ
ず）を形成する。次いで、熱酸化法によって、素子分離
領域で囲まれた領域の基体１２表面にトンネル絶縁膜１
３ａを形成する。

【００３８】次に、熱ＣＶＤ法によって、トンネル絶縁
膜１３ａ上にアモルファスシリコンを堆積した後、アモ
ルファスシリコンを急速加熱処理（ＲＴＡ）する。この
ことによって、アモルファスシリコンが部分的に粒子化
し、フローティングゲート３４の電極パターン３４ａと
なる微小のポリシリコンの粒ができる。その後、残りの
アモルファスシリコンを熱酸化し、続いて第１実施例と
同様に、ゲート下絶縁膜１３ｂ、コントロールゲート１
５、拡散層１７、１７を形成する。

【００３９】以上の工程によって、図４に示した不揮発
性記憶素子３１が形成される。なお、電極パターン３４
ａが粒状の金属からなる不揮発性記憶素子３１を形成す
る場合には、トンネル絶縁膜１３ａの形成後、スパッタ
リング法によってトンネル絶縁膜１３ａの表面に粒状の
金属を付着させる。その後、金属の表面を酸化処理し、
続いてゲート下絶縁膜１３ｂ、コントロールゲート１
５、拡散層１７、１７を形成する。

【００４０】このような不揮発性記憶素子３１では、フ
ローティングゲート３４の電極パターン３４ａ…が粒状
であることから、第２実施例の電極パターン２４ａより
も一つの電極パターン３４ａの単位がさらに小さいもの
となる。その結果、フローティングゲート３４に蓄積さ
れた電荷の移動は、さらに小単位の電極パターン３４ａ
内に制限されることになるので、ドレイン電圧を変化さ
せたときＶthに与える影響をさらに小さくすることがで
きる。したがって、ドレイン電圧が変化したときのＶth
の変化を情報として誤って読み取ってしまうことがな
く、情報を一層正確に読み取ることができるものとな
る。

【００４１】また、電極パターン３４ａが粒状に設けら
れていることから、トンネル絶縁膜１３ａを薄くした場
合に局所的に非常に膜厚の薄い部分が発生していても、
フローティングゲート３４から外部に漏洩する電荷は微
小の電極パターン３４ａに蓄積された電荷だけで済む。
また、外部からの電荷の侵入も、微小の電極パターン３
４ａのみに抑えられることになる。このため、蓄積電荷
の外部への漏洩や外部からの電荷の侵入を最小限に抑え
ることができるので、電荷保持時間を確保しつつトンネ
ル絶縁膜１３ａの薄膜化をさらに進めることができる。
したがって、第１実施例および第２実施例よりも書き込
み電圧がさらに低く、しかも情報を長期に渡って記憶す
ることができる不揮発性記憶素子３１となる。

【００４２】

【発明の効果】以上説明したように本発明の不揮発性記
憶素子は、フローティングゲートが複数の独立した電極
パターンによって構成されていることから、蓄積電荷の
移動は電極パターンごとにその電極パターン内に制限さ
れるので、ドレイン電圧を変化させたときのコントロー
ルゲートのオン電圧Ｖthの変化を低く抑えることができ
る。よって、ドレイン電圧が変化したときのＶthの変化
を情報として誤って読み取ってしまうことがなく、情報
を正確に読み取ることができるものとなる。また、蓄積
電荷の移動は電極パターンごとにその電極パターン内に
制限されることから、基体表面とフローティングゲート
との間の絶縁膜を薄くした場合に局所的に非常に膜厚の
薄い部分が発生していても、フローティングゲートから
外部に漏洩する電荷は、上記膜厚の薄い部分直上に存在
する電極パターンに蓄積された電荷だけで済み、かつ外
部からの電荷の侵入は上記膜厚の薄い部分直上に存在す
る電極パターンのみに抑えられるので、電荷保持時間を
確保しつつ基体表面とフローティングゲートとの間の絶
縁膜を薄膜化することができる。したがって、従来のＦ
Ｇ型に比較して低い電圧で書き込みを行うことができる
とともに記憶した情報を長期に渡って保存することがで
きるものとなる。

【００４３】また、電極パターンが、拡散層を結ぶ方向
と交差する方向にストライプ状に形成されていれば、拡
散層間に発生するチャネルが上記電極パターンによって
分割されることになるので、蓄積電荷の移動を個々に電
極パターン内に制限することができ、その結果、ドレイ
ン電圧を変化させたときのＶthの変化を低く抑えること
ができる。よって、ドレイン電圧が変化したときのＶth
の変化を情報として誤って読み取ってしまうことが確実
に防止され、情報をより正確に読み取ることができるも
のとなる。

【００４４】さらに、電極パターンが拡散層を結ぶ方向
およびこれに交差する方向にそれぞれ分離されていれ
ば、一つの電極パターンの単位がさらに小さくなること
から、基体表面とフローティングゲートとの間の絶縁膜
を薄くした場合に局所的に非常に膜厚の薄い部分が発生
していても、フローティングゲートから外部に漏洩する
電荷は小単位の電極パターンに蓄積された電荷だけで済
み、また外部からの電荷の侵入も小単位の電極パターン
のみに抑えられることになるので、蓄積電荷の外部への
漏洩や外部からの電荷の侵入を一層低く抑えることがで
きる。したがって、不揮発性記憶素子は書き込み電圧が
さらに低く、しかも情報の記憶をより長期に渡って保存
できるものとなる。

【図面の簡単な説明】

【図１】本発明の概略構造図である。

【図２】（ａ）は第１実施例を説明する側断面図であ
り、（ｂ）は（ａ）のＡ−Ａ線矢視断面図である。

【図３】（ａ）は第２実施例を説明する側断面図であ
り、（ｂ）は（ａ）のＢ−Ｂ線矢視断面図である。

【図４】（ａ）は第３実施例を説明する側断面図であ
り、（ｂ）は（ａ）のＣ−Ｃ線矢視断面図である。

【図５】従来例を示す断面図である（その１）。

【図６】（ａ）、（ｂ）は従来例を示す断面図である
（その２）。

【符号の説明】

１、１１、２１、３１ 不揮発性記憶素子 ２、１２ 基体 ３、１３ 絶縁膜 ４、１４、２４、３４ フローティングゲート ４ａ、１４ａ、２４ａ、３４ａ 電極パターン ５、１５ コントロールゲート １７ 拡散層

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792

Claims (3)

【特許請求の範囲】
1. 【請求項１】 基体表面に形成された絶縁膜と、該絶縁
   膜中に、前記基体表面に対して略平行に設けられたフロ
   ーティングゲートと、前記絶縁膜上に形成されたコント
   ロールゲートとからなるゲートを有する不揮発性記憶素
   子において、 前記フローティングゲートは、複数の独立した電極パタ
   ーンによって構成されていることを特徴とする不揮発性
   記憶素子。
2. 【請求項２】 前記基体には、前記ゲートの両側にそれ
   ぞれ拡散層が形成されてなり、 前記電極パターンは、前記拡散層を結ぶ方向と交差する
   方向にストライプ状に形成されていることを特徴とする
   請求項１記載の不揮発性記憶素子。
3. 【請求項３】 前記電極パターンは、前記拡散層を結ぶ
   方向およびこれに交差する方向にそれぞれ分離されてい
   ることを特徴とする請求項１記載の不揮発性記憶素子。