JPH08181587A

JPH08181587A - パルス信号整形回路

Info

Publication number: JPH08181587A
Application number: JP6322376A
Authority: JP
Inventors: Isamu Kobayashi; 勇小林; Takahiro Yamamoto; 恭弘山本
Original assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Current assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Priority date: 1994-12-26
Filing date: 1994-12-26
Publication date: 1996-07-12
Anticipated expiration: 2018-10-27
Also published as: JP3461944B2; KR960026760A; KR0177864B1; US5812000A

Abstract

(57)【要約】【目的】本発明は入力信号に基づいて、所望のパルス幅
の信号を安定して生成し得るパルス信号整形回路を提供
することを目的とする。【構成】入力回路１９は、入力信号ＩＮの変化を捉えて
出力する。遅延回路２０は前記入力回路１９の出力信号
を遅延させて出力する。信号合成回路２１は、前記入力
回路１９の出力信号と前記遅延回路２０の出力信号とが
入力され、前記入力回路１９の出力信号に基づいて前記
遅延回路２０の遅延時間に相当するパルス幅のパルス信
号ＯＵＴを出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体集積回路内に
おいて、入力されるパルス信号に基づいて、所定のパル
ス幅のパルス信号を生成するパルス信号整形回路に関す
るものである。

【０００２】半導体集積回路では、種々の内部回路の動
作が所定の制御信号に基づいて制御される。このような
制御信号は、外部から半導体集積回路に入力される外部
クロック信号、あるいは内部で生成される信号に基づい
てパルス信号整形回路により生成される。

【０００３】近年、半導体集積回路の動作速度は益々向
上し、内部回路の動作を制御するための制御信号の周波
数も高くなる傾向にある。従って、パルス信号整形回路
では内部回路で必要とする高周波数の制御信号を安定し
て生成する必要がある。

【０００４】

【従来の技術】パルス信号整形回路の第一の従来例を図
１５に示す。入力信号ＩＮ１はインバータ回路１ａの入
力端子に入力され、同インバータ回路１ａの出力端子、
すなわちノードＮ１はインバータ回路１ｂの入力端子に
接続される。

【０００５】前記インバータ回路１ａを構成するＮチャ
ネルＭＯＳトランジスタのソースは、ＮチャネルＭＯＳ
トランジスタＴr1を介してグランドＧＮＤに接続され
る。前記ノードＮ１は、ＰチャネルＭＯＳトランジスタ
Ｔr2を介して電源Ｖccに接続される。

【０００６】従って、前記インバータ回路１ａと、トラ
ンジスタＴr1，Ｔr2によりＮＡＮＤ回路が構成される。
そして、入力信号ＩＮ１，ＩＮ２がともにＨレベルとな
ると、ノードＮ１がＬレベルとなり、入力信号ＩＮ１，
ＩＮ２の少なくとも一方がＬレベルとなると、ノードＮ
１はＨレベルとなる。

【０００７】前記インバータ回路１ｂの出力端子は、イ
ンバータ回路１ｃの入力端子に接続され、同インバータ
回路１ｃの出力端子、すなわちノードＮ２はインバータ
回路１ｄの入力端子に接続される。

【０００８】前記インバータ回路１ｄを構成するＮチャ
ネルＭＯＳトランジスタのソースは、ＮチャネルＭＯＳ
トランジスタＴr3を介してグランドＧＮＤに接続され
る。また、前記インバータ回路１ｄの出力端子は、Ｐチ
ャネルＭＯＳトランジスタＴr4を介して電源Ｖccに接続
される。前記トランジスタＴr3，Ｔr4のゲートは前記ノ
ードＮ１に接続される。

【０００９】従って、前記インバータ回路１ｄと、トラ
ンジスタＴr3，Ｔr4によりＮＡＮＤ回路が構成される。
そして、ノードＮ１，Ｎ２がともにＨレベルとなると、
インバータ回路１ｄの出力信号はＬレベルとなり、ノー
ドＮ１，Ｎ２の少なくとも一方がＬレベルとなると、イ
ンバータ回路１ｄの出力信号はＨレベルとなる。

【００１０】前記インバータ回路１ｄの出力信号は２段
のインバータ回路１ｅを介して出力信号ＯＵＴとして出
力される。このように構成されたパルス信号整形回路の
動作を図１６に従って説明する。入力信号ＩＮ１，ＩＮ
２は、その周波数及びパルス幅がほぼ等しい信号が入力
される。

【００１１】そして、入力信号ＩＮ１として、Ｈレベル
のパルス信号Ｐ１が入力され、そのパルス信号Ｐ１から
位相が遅れたＨレベルのパルス信号Ｐ２が入力信号ＩＮ
２として入力されると、パルス信号Ｐ１，Ｐ２がともに
Ｈレベルとなった時点で、ノードＮ１がＬレベルに立ち
下がる。

【００１２】次いで、パルス信号Ｐ１がＬレベルに立ち
下がると、ノードＮ１がＨレベルに立ち上がる。従っ
て、ノードＮ１はパルス信号Ｐ１，Ｐ２がともにＨレベ
ルとなる時間ｔ１でＬレベルとなる。

【００１３】ノードＮ１は、インバータ回路１ｂ，１ｃ
を介してノードＮ２に伝達される。従って、ノードＮ２
はノードＮ１の立ち下がりから遅延時間ｔ２後に立ち下
がり、パルス幅ｔ１でＬレベルとなる。そして、パルス
信号Ｐ１，Ｐ２の位相差が遅延時間ｔ２より短い場合に
は、ノードＮ１の立ち上がりに先立って、ノードＮ２が
立ち下がる。

【００１４】すると、出力信号ＯＵＴはノードＮ１の立
ち下がりからノードＮ２の立ち上がりまでの時間幅ｔ１
＋ｔ２でＨレベルとなる。また、入力信号ＩＮ１，ＩＮ
２として、位相がほぼ一致したパルス信号Ｐ３，Ｐ４が
入力されると、ノードＮ１，Ｎ２のＬレベルのパルス幅
が長くなり、これにともなって出力信号ＯＵＴのＨレベ
ルのパルス幅が長くなる。

【００１５】このようなパルス信号整形回路は、例えば
ＲＡＭに内蔵され、読み出しデータをラッチするラッチ
回路の動作を制御する制御信号の生成回路として使用さ
れる。そして、ＲＡＭを制御する信号が入力信号ＩＮ
１，ＩＮ２として入力される。

【００１６】例えば、ラッチ回路は出力信号ＯＵＴの立
ち上がりに基づいて、読み出しデータをラッチし、出力
信号ＯＵＴの立ち下がりに基づいて、ラッチデータを出
力回路に出力する。

【００１７】従って、上記パルス信号整形回路は、入力
信号ＩＮ１，ＩＮ２に基づいて、Ｈレベルのパルス幅が
一定時間以上となる出力信号ＯＵＴを生成するように動
作する。

【００１８】図１７はパルス信号整形回路の第二の従来
例を示す。このパルス信号整形回路は、半導体集積回路
に内蔵され、外部から入力される外部クロック信号に基
づいて、同外部クロック信号に同期した内部クロック信
号を生成して、内部回路に供給するものである。

【００１９】外部クロック信号Ｃは、切り換え回路２に
入力される。内部発振回路３は、前記外部クロック信号
Ｃより低周波数の発振信号ＯＳを前記切り換え回路２に
出力する。

【００２０】前記切り換え回路２は、一定周波数以上の
外部クロック信号Ｃが入力されているときは、その外部
クロック信号Ｃを内部回路にクロック信号ＣＬＫとして
出力する。

【００２１】また、前記切り換え回路２に入力される外
部クロック信号Ｃが一定周波数以下となった場合、すな
わち、例えば外部クロック信号Ｃが入力されなくなった
場合、切り換え回路２は設定された周期以上にわたって
パルス信号が入力されないことを検知して、前記内部発
振回路３の発振信号ＯＳをクロック信号ＣＬＫとして出
力する。

【００２２】このようなパルス信号整形回路の動作を図
１８に従って説明する。外部クロック信号Ｃが切り換え
回路２に入力されると、切り換え回路２はその外部クロ
ック信号Ｃをクロック信号ＣＬＫとして出力する。

【００２３】また、外部クロック信号Ｃが停止して、切
り換え回路２に設定された周期ｔ１以上にわたってパル
ス信号が入力されないと、切り換え信号Ｓ１がＨレベル
に立ち上がる。そして、その切り換え信号Ｓ１に基づい
て内部発振回路３の発振信号ＯＳがクロック信号ＣＬＫ
として出力される。

【００２４】このような動作により、外部クロック信号
Ｃが停止した場合にも、発振信号ＯＳをクロック信号Ｃ
ＬＫとして供給することができるので、内部回路の動作
を維持することが可能となる。

【００２５】

【発明が解決しようとする課題】上記第一の従来例で
は、図１６に示すように、入力信号ＩＮ１，ＩＮ２のＨ
レベルのパルス信号Ｐ５，Ｐ６の位相差が大きくなっ
て、ノードＮ１の立ち上がり後に、ノードＮ２が立ち下
がる状態となると、出力信号ＯＵＴとしてパルス幅ｔ３
の短いパルス信号が連続して出力される。

【００２６】このような出力信号ＯＵＴでは、Ｈレベル
となる時間が短いため、ラッチ回路で確実にラッチ動作
が行われる前に、出力信号ＯＵＴが立ち下がり、ラッチ
信号が出力される。

【００２７】従って、出力信号ＯＵＴのＨレベルのパル
ス幅が短いために、正確なデータをラッチして出力する
ことができないことがある。上記第二の従来例では、外
部クロック信号Ｃと発振信号ＯＳとは全く同期しない。
そして、図１９に示すように切り換え信号Ｓ１が立ち上
がるとき、発振信号ＯＳがＨレベルにあると、切り換え
回路２からＨレベルのパルス幅が極端に短いクロック信
号ＣＬＫ１が出力されることがある。

【００２８】また、切り換え信号Ｓ１がＬレベルに立ち
下がるとき、発振信号ＯＳが立ち下がり、続いて外部ク
ロック信号Ｃが立ち上がると、Ｈレベルのパルス幅が長
く、かつグリッジを含むクロック信号ＣＬＫ２が出力さ
れることがある。

【００２９】従って、このようなクロック信号ＣＬＫ
１，ＣＬＫ２が内部回路に入力されると、その内部回路
が誤動作を引き起こす。この発明の目的は、入力信号に
基づいて、所望のパルス幅の信号を安定して生成し得る
パルス信号整形回路を提供することにある。

【００３０】

【課題を解決するための手段】図１は請求項１の原理説
明図である。すなわち、入力回路１９は、入力信号ＩＮ
の変化を捉えて出力する。遅延回路２０は前記入力回路
１９の出力信号を遅延させて出力する。信号合成回路２
１は、前記入力回路１９の出力信号と前記遅延回路２０
の出力信号とが入力され、前記入力回路１９の出力信号
に基づいて前記遅延回路２０の遅延時間に相当するパル
ス幅のパルス信号ＯＵＴを出力する。

【００３１】また、請求項２では、図３に示すように前
記入力回路は複数の入力信号が入力される否論理積回路
で構成され、前記遅延回路は複数段のインバータ回路で
構成され、前記信号合成回路は前記入力回路の出力信号
と前記遅延回路の出力信号とが入力される否論理積回路
で構成される。

【００３２】また、請求項３では、図５に示すように前
記入力回路は一つの入力信号が入力されるインバータ回
路で構成され、前記遅延回路は複数段のインバータ回路
で構成され、前記信号合成回路は前記入力回路の出力信
号と前記遅延回路の出力信号とが入力される否論理積回
路で構成される。

【００３３】また、請求項４では、図８に示すように前
記入力回路は一つの入力信号が入力され、該入力信号の
周波数があらかじめ設定された所定の周波数より高いと
き、該入力信号を出力するとともに、該入力信号が前記
所定の周波数より低いとき、該所定の周波数を出力する
発振回路で構成され、前記遅延回路は複数段のインバー
タ回路で構成され、前記信号合成回路は前記発振回路の
出力信号がクロック信号として入力され、出力信号が前
記遅延回路を介して入力データとして入力されるＤフリ
ップフロップ回路で構成される。前記発振回路の出力信
号の周波数と、前記遅延回路により設定される周波数の
うち、低周波数の信号が出力される。

【００３４】また、請求項５では、図５に示すように前
記発振回路は、否論理積回路と複数段のインバータ回路
が環状に接続され、前記否論理積回路に前記入力信号が
入力され、前記インバータ回路の間に信号の立ち上がり
を遅延させて出力する遅延回路が介在され、前記遅延回
路の遅延時間が前記入力信号のパルス幅より大きく設定
される。

【００３５】また、請求項６では、図５に示すように前
記発振回路は、第一の発振回路と第二の発振回路とから
なる二段の発振回路が直列に接続され、前記第一の発振
回路の否論理積回路に前記入力信号が入力され、前記第
一の発振回路の否論理積回路の出力信号が前記第二の発
振回路の否論理積回路に入力される。

【００３６】また、請求項７では、図９に示すように前
記遅延回路は、偶数段のインバータ回路と該遅延回路の
入力信号がリセット信号として入力されるリセット回路
とから構成され、該遅延回路の入力信号の立ち上がりに
基づく出力信号の立ち上がりの遅延が大きく、該遅延回
路の入力信号の立ち下がりに基づく出力信号の立ち下が
りの遅延は前記リセット回路の動作により小さくなる。

【００３７】また、請求項８では、図９に示すように前
記遅延回路は、Ｌレベルを出力しにくい初段のインバー
タ回路と、Ｈレベルを出力しにくい次段のインバータ回
路と、前記リセット回路とから構成され、前記リセット
回路は、次段のインバータ回路の入力端子と低電位側電
源との間に接続される容量と、前記入力端子と高電位側
電源との間に接続されるとともにゲートに前記遅延回路
の入力信号が入力されるＰチャネルＭＯＳトランジスタ
とから構成される。

【００３８】また、請求項９では、図１２に示すように
前記遅延回路は、初段のインバータ回路が前記入力信号
とリセット信号とが入力される否論理積回路で構成され
る。また、請求項１０では、図８に示すように前記発振
回路は、入力信号があらかじめ設定された周期より長い
時間でＨレベルに維持されたとき、前記周期の発振信号
を出力し、前記周期より短い周期の入力信号は同一周期
で出力する第一の発振回路と、入力信号があらかじめ設
定された周期より長い時間でＬレベルに維持されたと
き、前記周期の発振信号を出力し、前記周期より短い周
期の入力信号は同一周期で出力する第二の発振回路とか
ら構成され、前記第一及び第二の発振回路の出力信号が
前記Ｄフロップフロップ回路に入力される。

【００３９】また、請求項１１では、図１３に示すよう
に前記Ｄフリップフロップ回路の出力信号が排他的論理
和回路の一方の入力端子に入力され、前記Ｄフリップフ
ロップ回路の出力信号が偶数段のインバータ回路を介し
て前記排他的論理和回路の他方の入力端子に入力され、
前記排他的論理和回路から出力信号が出力される。

【００４０】また、請求項１２では、図１４に示すよう
に前記入力信号が排他的論理和回路の一方の入力端子に
入力され、前記入力信号を奇数段のインバータ回路を介
して前記排他的論理和回路の他方の入力端子に入力さ
れ、前記排他的論理和回路の出力信号が前記第二の発振
回路に入力される。

【００４１】

【作用】請求項１では、入力信号の変化に基づいて、遅
延回路で設定されたパルス幅を備えた出力信号が出力さ
れる。

【００４２】請求項２では、複数の入力信号の論理積信
号の変化に基づいて、遅延回路で設定されたパルス幅を
備えた出力信号が出力される。請求項３では、一つの入
力信号の変化に基づいて、遅延回路で設定されたパルス
幅を備えた出力信号が出力される。

【００４３】請求項４では、入力信号と、発振回路で設
定された周波数と、信号合成回路で設定された周波数の
うち、最も低い周波数が出力される。請求項５では、入
力信号が遅延回路の遅延時間以上にわたって変化しない
と、遅延回路の遅延時間で設定される周波数の信号が発
振回路から出力される。

【００４４】請求項６では、入力信号がＨレベルになっ
た状態で第一の発振回路の遅延回路の遅延時間以上にわ
たって変化しないと、第一の遅延回路の遅延時間で設定
される周波数の信号が第二の発振回路から出力され、入
力信号がＬレベルになった状態で第二の発振回路の遅延
回路の遅延時間以上にわたって変化しないと、第二の遅
延回路の遅延時間で設定される周波数の信号が第二の発
振回路から出力される。

【００４５】請求項７では、遅延回路の入力信号の立ち
上がりに基づく出力信号の立ち上がりの遅延が大きく、
該遅延回路の入力信号の立ち下がりに基づく出力信号の
立ち下がりの遅延は前記リセット回路の動作により小さ
くなる。

【００４６】請求項８では、遅延回路にＬレベルが入力
されると、ＰチャネルＭＯＳトランジスタがオンされて
容量が瞬時に充電されることにより、出力信号が速やか
にＬレベルとなる。遅延回路にＨレベルが入力される
と、初段のインバータ回路により容量が徐々に放電され
ることにより、Ｈレベルの出力信号が遅延して出力され
る。

【００４７】請求項９では、遅延回路にＬレベルが入力
されると、初段のインバータ回路の動作に関わらず次段
のインバータ回路の入力レベルがＨレベルとなって、出
力信号が速やかにＬレベルとなる。遅延回路にＨレベル
が入力されると、初段のインバータ回路の動作に基づい
て次段のインバータ回路の入力レベルが徐々にＬレベル
となることにより、Ｈレベルの出力信号が遅延して出力
される。

【００４８】請求項１０では、Ｄフリップフロップ回路
により、出力信号の最高周波数が制限され、第一及び第
二の発振回路及びＤフリップフロップ回路の各遅延回路
の遅延時間の設定により、任意の分周比を複数設定する
事が可能となる。

【００４９】請求項１１では、Ｄフリップフロップ回路
の出力信号の２倍の周波数が排他的論理和回路から出力
される。請求項１２では、入力信号の立ち上がり及び立
ち下がりに基づいて排他的論理和回路からＬレベルのパ
ルス幅が一定となるパルス信号が出力される。また、入
力信号がＨレベルあるいはＬレベルで一定となると、排
他的論理和回路の出力信号はＨレベルとなる。

【００５０】

【実施例】

（第一の実施例）図２は、この発明の第一及び第二の実
施例に関する半導体記憶装置の読み出しデータ出力部を
示す。

【００５１】データラッチ回路４には、メモリセルアレ
イ等から構成される内部回路５から読みだされた読み出
しデータＤが入力される。前記データラッチ回路４には
パルス信号整形回路６が接続され、そのパルス信号整形
回路６には前記内部回路５の動作を制御する制御回路か
ら、出力制御信号ＩＮが入力される。

【００５２】前記パルス信号整形回路６は、出力制御信
号ＩＮに基づいて出力信号ＯＵＴを前記データラッチ回
路４に出力する。前記データラッチ回路４は、パルス信
号整形回路６の出力信号ＯＵＴのＬレベルからＨレベル
への立ち上がりに基づいて、読み出しデータＤをラッチ
する。また、データラッチ回路４は、前記出力信号ＯＵ
ＴのＨレベルからＬレベルへの立ち下がりに基づいて、
ラッチされた読み出しデータＤを出力回路７に出力す
る。

【００５３】前記出力回路７は、前記データラッチ回路
４の出力信号を増幅して、出力データＤout として出力
する。前記パルス信号整形回路６の第一の実施例を図３
に従って説明する。前記出力制御信号ＩＮは入力信号Ｉ
Ｎ１，ＩＮ２として入力される。

【００５４】前記入力信号ＩＮ１は、インバータ回路８
ａの入力端子に入力され、同インバータ回路８ａの出力
端子、すなわちノードＮ３はインバータ回路８ｂの入力
端子に接続される。

【００５５】前記インバータ回路８ａを構成するＮチャ
ネルＭＯＳトランジスタのソースは、ＮチャネルＭＯＳ
トランジスタＴr5を介してグランドＧＮＤに接続され
る。前記ノードＮ３は、ＰチャネルＭＯＳトランジスタ
Ｔr6を介して電源Ｖccに接続される。

【００５６】前記トランジスタＴr5，Ｔr6のゲートに
は、前記入力信号ＩＮ２が入力される。従って、インバ
ータ回路８ａと、トランジスタＴr5，Ｔr6によりＮＡＮ
Ｄ回路が構成され、入力信号ＩＮ１，ＩＮ２がともにＨ
レベルとなると、ノードＮ３がＬレベルとなる。

【００５７】前記インバータ回路８ｂの出力端子、すな
わちノードＮ４は、インバータ回路８ｃの入力端子に接
続される。前記インバータ回路８ｂを構成するＮチャネ
ルＭＯＳトランジスタのソースはＮチャネルＭＯＳトラ
ンジスタＴr7を介してグランドＧＮＤに接続される。前
記ノードＮ４は、ＰチャネルＭＯＳトランジスタＴr8を
介して電源Ｖccに接続される。

【００５８】前記トランジスタＴr7，Ｔr8のゲートには
後記ノードＮ６が入力される。従って、前記インバータ
回路８ｂと、トランジスタＴr7，Ｔr8によりＮＡＮＤ回
路が構成され、ノードＮ３，Ｎ６がともにＨレベルとな
ると、ノードＮ４がＬレベルとなる。

【００５９】前記インバータ回路８ｃの出力端子は、前
記インバータ回路８ｄの入力端子に接続され、同インバ
ータ回路８ｄの出力端子から出力信号ＯＵＴが出力され
る。前記ノードＮ４は、インバータ回路８ｅの入力端子
に接続され、同インバータ回路８ｅの出力端子、すなわ
ちノードＮ６は前記トランジスタＴr7，Ｔr8のゲートに
接続される。

【００６０】前記インバータ回路８ｅを構成するＮチャ
ネルＭＯＳトランジスタのソースは、ＮチャネルＭＯＳ
トランジスタＴr9を介してグランドＧＮＤに接続され、
前記ノードＮ６はＰチャネルＭＯＳトランジスタＴr10
を介して電源Ｖccに接続される。

【００６１】前記インバータ回路８ｃの出力端子は、直
列に接続された２段のインバータ回路８ｆの入力端子に
接続され、同インバータ回路８ｆの出力端子、すなわち
ノードＮ５は、前記トランジスタＴr9，Ｔr10 のゲート
に接続される。

【００６２】従って、前記インバータ回路８ｅと、トラ
ンジスタＴr9，Ｔr10 によりＮＡＮＤ回路が構成され、
前記ノードＮ４，Ｎ５がともにＨレベルとなると、ノー
ドＮ６がＬレベルとなる。

【００６３】次に、上記のように構成されたパルス信号
整形回路６の動作を図４に従って説明する。入力信号Ｉ
Ｎ１，ＩＮ２は、その周波数及びパルス幅がほぼ等しい
信号が入力される。

【００６４】そして、入力信号ＩＮ１として、Ｈレベル
のパルス信号Ｐ１が入力され、そのパルス信号Ｐ１から
位相が遅れたＨレベルのパルス信号Ｐ２が入力信号ＩＮ
２として入力されると、パルス信号Ｐ１，Ｐ２がともに
Ｈレベルとなった時点で、ノードＮ３がＬレベルに立ち
下がる。

【００６５】次いで、パルス信号Ｐ１がＬレベルに立ち
下がると、ノードＮ３がＨレベルに立ち上がる。従っ
て、ノードＮ３はパルス信号Ｐ１，Ｐ２がともにＨレベ
ルとなる時間ｔ１でＬレベルとなる。

【００６６】ノードＮ３が立ち下がると、ノードＮ４が
Ｈレベルに立ち上がり、出力信号ＯＵＴがＨレベルに立
ち上がる。ノードＮ４がＨレベルに立ち上がると、その
前サイクルの動作により、ノードＮ５はＨレベルに維持
されているため、ノードＮ６がＬレベルに立ち下がる。
すると、トランジスタＴr7がオフされるとともに、トラ
ンジスタＴr8がオンされて、ノードＮ４はノードＮ３に
関わらずＨレベルとなる。

【００６７】また、ノードＮ４の立ち上がりから、イン
バータ回路８ｃ，８ｆの動作時間による遅延時間ｔ４後
に、ノードＮ５がＬレベルに立ち下がる。すると、ノー
ドＮ６がＨレベルに立ち上がり、このときノードＮ３が
Ｈレベルに復帰しているので、ノードＮ４はＬレベルに
立ち下がり、出力信号ＯＵＴがＬレベルとなる。そし
て、ノードＮ４の立ち下がりから、遅延時間ｔ４後にノ
ードＮ５がＨレベルに復帰する。

【００６８】従って、出力信号ＯＵＴのＨレベルのパル
ス幅は、前記遅延時間ｔ４より若干長くなる。また、入
力信号ＩＮ１，ＩＮ２として、位相がほぼ一致したパル
ス信号Ｐ３，Ｐ４が入力されると、ノードＮ３のＬレベ
ルのパルス幅が長くなり、ノードＮ６の立ち上がり時に
は未だノードＮ３がＬレベルである。

【００６９】従って、ノードＮ４のＨレベルのパルス幅
はノードＮ３のＬレベルのパルス幅と等しくなり、これ
にともなって出力信号ＯＵＴのＨレベルのパルス幅が長
くなる。

【００７０】入力信号ＩＮ１，ＩＮ２のＨレベルのパル
ス信号Ｐ５，Ｐ６の位相差が大きくなると、ノードＮ３
のＬレベルのパルス幅ｔ５が短くなる。この場合にも、
ノードＮ４のＨレベルのパルス幅は、前記遅延時間ｔ４
より若干長くなり、ノードＮ４と等しいパルス幅でＨレ
ベルとなる出力信号ＯＵＴが出力される。

【００７１】以上のようにこのパルス信号整形回路６で
は、入力信号ＩＮ１，ＩＮ２の位相差に関わらず、イン
バータ回路８ｃ，８ｆによる遅延時間ｔ４以上のパルス
幅でＨレベルとなる出力信号ＯＵＴを出力することがで
きる。

【００７２】従って、このような出力信号ＯＵＴをデー
タラッチ回路４に出力することにより、その出力信号Ｏ
ＵＴの立ち上がりでデータラッチ回路４にデータＤをラ
ッチさせ、ラッチされたデータＤを出力信号ＯＵＴの立
ち下がりでデータラッチ回路４から確実に出力させるこ
とができる。（第二の実施例）前記パルス信号整形回路６の第二の実
施例を図５に従って説明する。この実施例は、一つの入
力信号ＩＮ１に基づいてＨレベルのパルス幅が所定値以
上となる出力信号ＯＵＴを出力するものである。

【００７３】そして、その構成は前記第一の実施例から
トランジスタＴr5，Ｔr6を除去して、入力段の回路をイ
ンバータ回路８ａのみとしたものである。このようなパ
ルス信号整形回路６の動作を図６に従って説明する。前
記遅延時間ｔ４より短いパルス幅ｔ６でＨレベルとなる
入力信号ＩＮ１が入力されると、ノードＮ３には、イン
バータ回路８ａから入力信号ＩＮ１を反転させた信号が
出力される。

【００７４】ノードＮ３の立ち下がりに基づいて、ノー
ドＮ４が立ち上がり、ノードＮ４の立ち上がりに基づい
て、ノードＮ６が立ち下がり、出力信号ＯＵＴが立ち上
がる。

【００７５】また、ノードＮ４の立ち上がりから遅延時
間ｔ４後にノードＮ５がＬレベルに立ち下がり、そのノ
ードＮ５の立ち下がりに基づいてノードＮ６が立ち上が
る。そして、ノードＮ６の立ち上がりに基づいてノード
Ｎ４が立ち下がり、出力信号ＯＵＴが立ち下がる。

【００７６】従って、遅延時間ｔ４より短いパルス幅ｔ
６でＨレベルとなる入力信号ＩＮ１が入力されても、出
力信号ＯＵＴのＨレベルのパルス幅は、前記遅延時間ｔ
４以上の時間を確保することができる。

【００７７】また、前記遅延時間ｔ４より長いパルス幅
ｔ７でＨレベルとなる入力信号ＩＮ１が入力されると、
ノードＮ３には、インバータ回路８ａから入力信号ＩＮ
１を反転させた信号が出力される。

【００７８】ノードＮ３の立ち下がりに基づいて、ノー
ドＮ４が立ち上がり、ノードＮ４の立ち上がりに基づい
て、ノードＮ６が立ち下がり、出力信号ＯＵＴが立ち上
がる。

【００７９】また、ノードＮ４の立ち上がりから遅延時
間ｔ４後にノードＮ５がＬレベルに立ち下がり、そのノ
ードＮ５の立ち下がりに基づいてノードＮ６が立ち上が
る。そして、ノードＮ６が立ち上がっても、ノードＮ３
が未だＬレベルであるので、ノードＮ４はＨレベルに維
持される。

【００８０】次いで、ノードＮ３の立ち上がりに基づい
て、ノードＮ４が立ち下がり、出力信号ＯＵＴがＬレベ
ルに立ち下がる。この結果、出力信号ＯＵＴは入力信号
ＩＮ１と同一のパルス幅ｔ７でＨレベルとなる。

【００８１】以上のようにこのパルス信号整形回路６で
は、任意のパルス幅でＨレベルとなる入力信号ＩＮ１に
基づいて、遅延時間ｔ４以上の時間でＨレベルとなる出
力信号ＯＵＴを出力することができる。従って、前記第
一の実施例と同様な効果を得ることができる。

【００８２】また、前記第二の実施例において、インバ
ータ回路８ｂを構成するＰチャネルＭＯＳトランジスタ
のゲート幅を、ＮチャネルＭＯＳトランジスタのゲート
幅の１０倍程度とすれば、ノードＮ３が僅かなパルス幅
でＬレベルとなっても、ノードＮ４を確実に立ち上げ
て、上記と同様な出力信号ＯＵＴを出力することができ
る。従って、入力信号ＩＮ１に対する感度を向上させる
ことができる。（第三の実施例）図７は本発明に関するデータ転送装置
を示す。クロック信号生成回路９は外部から入力される
外部クロックＣに同期して発振する発振回路で構成さ
れ、クロック信号ＣＬＫを種々の計数器等のデータ生成
回路１０及び転送信号生成回路１１に出力する。

【００８３】また、前記クロック信号生成回路９は外部
クロックＣが入力されないときは、その外部クロックＣ
に同期した発振周波数より低い周波数のクロック信号Ｃ
ＬＫを出力する。従って、クロック信号生成回路９がパ
ルス信号整形回路として動作する。

【００８４】前記データ生成回路１０はデータ転送回路
１２を備え、前記クロック信号ＣＬＫに基づいてデータ
を生成し、そのデータをデータ転送回路１２に出力す
る。前記転送信号生成回路１１は、前記クロック信号Ｃ
ＬＫに基づいて転送信号ＴＲを生成し、その転送信号Ｔ
Ｒを前記データ転送回路１２及びラッチ制御回路１３に
出力する。前記データ転送回路１２は、入力される転送
信号ＴＲがＨレベルとなると、前記データ生成回路１０
から入力されたデータＤをデータラッチ回路１４に転送
する。

【００８５】前記ラッチ制御回路１３には、ラッチ制御
信号ＬＣが入力される。そして、前記ラッチ制御回路１
３はＨレベルの前記転送信号ＴＲと、Ｈレベルのラッチ
制御信号ＬＣの入力に基づいて、Ｈレベルのデータラッ
チ信号ＤＬをデータラッチ回路１４に出力する。

【００８６】前記データラッチ回路１４は、前記データ
ラッチ信号ＤＬのＬレベルからＨレベルへの立ち上がり
に基づいて、前記データ転送回路１２から転送されたデ
ータＤをラッチして、出力データＤout として出力回路
へ出力する。

【００８７】このように構成されたデータ転送装置で
は、外部クロック信号Ｃが入力されているときは、この
データ転送装置を含むシステムが動作中であるため、外
部クロック信号Ｃに同期したクロック信号ＣＬＫに基づ
いて、データラッチ回路１４から一定周期毎に出力信号
Ｄout が出力される。従って、一定周期毎にデータ生成
回路１０で生成されるデータＤが監視される。

【００８８】また、外部クロック信号Ｃが入力されない
ときは、スタンバイ状態であるので、外部クロック信号
Ｃに同期したクロック信号ＣＬＫより低いクロック信号
ＣＬＫに基づいて、データラッチ回路１４から前記周期
より長い周期で出力信号Ｄout が出力される。従って、
データ生成回路１０で生成されるデータＤが長い周期で
監視される。

【００８９】前記クロック信号生成回路９の具体的構成
を図８に従って説明する。外部クロック信号ＣはＮチャ
ネルＭＯＳトランジスタＴr11 及びＰチャネルＭＯＳト
ランジスタＴr12 のゲートに入力される。

【００９０】前記トランジスタＴr11 はインバータ回路
１５ａを構成するＮチャネルＭＯＳトランジスタとグラ
ンドＧＮＤとの間に接続され、前記トランジスタＴr12
はインバータ回路１５ａの出力端子、すなわちノードＮ
７と電源Ｖccとの間に接続される。

【００９１】前記ノードＮ７は、インバータ回路１５ｂ
の入力端子に接続され、同インバータ回路１５ｂの出力
端子、すなわちノードＮ８は遅延回路１６ａの入力端子
に接続される。

【００９２】前記遅延回路１６ａの出力端子、すなわち
ノードＮ９はインバータ回路１５ｃの入力端子に接続さ
れ、同インバータ回路１５ｃの出力端子、すなわちノー
ドＮ１０は前記インバータ回路１５ａの入力端子に接続
される。

【００９３】前記遅延回路１６ａの具体的構成を図９に
従って説明する。前記ノードＮ８はインバータ回路１５
ｉの入力端子に接続される。前記インバータ回路１５ｉ
を構成するＮチャネルＭＯＳトランジスタは、直列に３
段接続されている。

【００９４】従って、インバータ回路１５ｉは各Ｎチャ
ネルＭＯＳトランジスタのオン抵抗により実質的にしき
い値が上昇し、ノードＮ８がＬレベルからＨレベルに立
ち上がるとき、同インバータ回路１５ｉの出力信号はＬ
レベルに下がりにくい。

【００９５】前記インバータ回路１５ｉの出力端子は、
転送ゲート１８を介してインバータ回路１５ｊの入力端
子に接続される。前記転送ゲート１８は、そのＮチャネ
ル側ゲートが電源Ｖccに接続されるとともに、Ｐチャネ
ル側ゲートがグランドＧＮＤに接続されて常時オン状態
に維持され、抵抗として動作する。

【００９６】前記インバータ回路１５ｊの入力端子は、
ＰチャネルＭＯＳトランジスタＴr15 を介して電源Ｖcc
に接続されるとともに、容量Ｃを介してグランドＧＮＤ
に接続される。

【００９７】前記インバータ回路１５ｊを構成するＰチ
ャネルＭＯＳトランジスタは、直列に２段接続されてい
る。従って、インバータ回路１５ｊのしきい値は各Ｐチ
ャネルＭＯＳトランジスタＴr15 のオン抵抗により実質
的に低下し、同インバータ回路１５ｊの入力信号がＨレ
ベルからＬレベルに立ち下がるとき、同インバータ回路
１５ｊの出力信号、すなわちノードＮ９がＨレベルに上
がりにくい。

【００９８】このような遅延回路１６ａは、図１０に示
すようにノードＮ８にクロック信号が入力されている状
態では、インバータ回路１５ｉの出力信号はＬレベルに
下がらず、トランジスタＴr15 が断続的にオンされるた
め、容量Ｃが充電されて、インバータ回路１５ｊの入力
信号はＨレベルに維持される。従って、ノードＮ９はＬ
レベルに維持される。

【００９９】また、ノードＮ８がＬレベルに固定されて
いるときも、同様にノードＮ９はＬレベルに維持され
る。また、ノードＮ８がＨレベルに固定されると、イン
バータ回路１５ｉにより容量Ｃの充電電荷が転送ゲート
１８を介して放電されて、インバータ回路１５ｉの入力
信号レベルが徐々に低下する。従って、ノードＮ８の立
ち上がりから、所定の遅延時間後にノードＮ９がＨレベ
ルに立ち上がるように設定されている。

【０１００】前記ノードＮ７は、ＮチャネルＭＯＳトラ
ンジスタＴr13 と、ＰチャネルＭＯＳトランジスタＴr1
4 のゲートに接続される。前記トランジスタＴr13 は、
インバータ回路１５ｄを構成するＮチャネルＭＯＳトラ
ンジスタとグランドＧＮＤとの間に接続され、前記トラ
ンジスタＴr14 は前記インバータ回路１５ｄの出力端
子、すなわちノードＮ１１と電源Ｖccとの間に接続され
る。

【０１０１】前記ノードＮ１１は、インバータ回路１５
ｅの入力端子に接続され、同インバータ回路１５ｅの出
力端子、すなわちノードＮ１２は、前記遅延回路１６ａ
と同一構成の遅延回路１６ｂの入力端子に接続される。

【０１０２】前記遅延回路１６ｂの出力端子、すなわち
ノードＮ１３は、インバータ回路１５ｆの入力端子に接
続され、同インバータ回路１５ｆの出力端子、すなわち
ノードＮ１４は前記インバータ回路１５ｄの入力端子に
接続される。

【０１０３】前記ノード１１は、Ｄフリップフロップ回
路１７のクロック入力端子に接続され、同Ｄフリップフ
ロップ回路１７の出力端子、すなわちノードＮ１５は直
列に３段接続されたインバータ回路１５ｇの入力端子に
接続される。

【０１０４】このインバータ回路１５ｇは、初段と終段
のインバータ回路を構成するＮチャネルＭＯＳトランジ
スタのゲート幅を、同インバータ回路のＰチャネルＭＯ
Ｓトランジスタのゲート幅より大きくし、中間段のイン
バータ回路を構成するＰチャネルＭＯＳトランジスタの
ゲート幅をＮチャネルＭＯＳトランジスタのゲート幅よ
り大きくしている。

【０１０５】そして、ノードＮ１５の立ち上がりに基づ
く遅延時間より、ノードＮ１５の立ち下がりに基づく遅
延時間の方が長くなるように設定されている。前記イン
バータ回路１５ｇの出力端子、すなわちノードＮ１６
は、前記Ｄフリップフロップ回路１７のデータ入力端子
に接続される。

【０１０６】また、前記ノードＮ１５は２段のインバー
タ回路１５ｈを介してクロック信号ＣＬＫとして出力さ
れる。次に、上記のように構成されたクロック信号生成
回路９の動作を図１０に従って説明する。

【０１０７】パルス幅ｔ８の外部クロック信号Ｃが入力
されると、インバータ回路１５ａ及びトランジスタＴr1
1 ，Ｔr12 の動作により、ノードＮ７は外部クロックＣ
の逆相信号となり、ノードＮ８はノードＮ７の逆相信号
となる。

【０１０８】ノードＮ８のパルス信号により、遅延回路
１６ａの容量Ｃは充電状態に維持され、ノードＮ９はＬ
レベルに固定される。ノードＮ９がＬレベルに固定され
ると、ノードＮ１０がＨレベルに固定される。従って、
各ノードＮ７〜Ｎ１０は、この状態で安定する。ノード
Ｎ７から外部クロックＣと同周期のパルス信号が出力さ
れると、インバータ回路１５ｄとトランジスタＴr13 ，
Ｔr14 の動作により、ノードＮ１１からノードＮ７の逆
相信号が出力され、ノードＮ１２はノードＮ１１の逆相
信号となる。

【０１０９】ノードＮ１２からパルス信号が出力される
と、遅延回路１６ｂの動作により、ノードＮ１３はＬレ
ベルに固定され、ノードＮ１４はＨレベルに固定され
る。従って、各ノードＮ１１〜Ｎ１４は、この状態で安
定する。

【０１１０】ノードＮ１１のパルス信号がＤフリップフ
ロップ回路１７に出力されると、Ｄフリップフロップ回
路１７はノードＮ１１の立ち上がり毎に、ノードＮ１６
の出力レベルをノードＮ１５に出力する。

【０１１１】すなわち、ノードＮ１１が立ち上がると、
ノードＮ１６がＨレベルであることから、ノードＮ１５
がＨレベルに立ち上がる。そして、ノードＮ１５の立ち
上がりからインバータ回路１５ｇによる遅延時間ｔ９後
にノードＮ１６が立ち下がる。

【０１１２】ノードＮ１６が立ち下がると、次のノード
１１の立ち上がりに基づいてノード１５が立ち下がる。
そして、ノードＮ１５の立ち下がりからインバータ回路
１５ｇによる遅延時間ｔ１０後にノード１６が立ち上が
る。この遅延時間ｔ１０は、前記遅延時間ｔ９より十分
に長く、ノードＮ１６がＬレベルに維持されている間
は、ノードＮ１５はノードＮ１１の立ち上がりに関わら
ずＬレベルとなる。

【０１１３】ノードＮ１６がＨレベルとなると、ノード
Ｎ１１の立ち上がりに基づいてノードＮ１５が立ち上が
り、上記動作が繰り返される。そして、ノードＮ１５が
インバータ回路１５ｈを介してクロック信号ＣＬＫとし
て出力される。

【０１１４】このような動作により、外部クロック信号
Ｃが入力されている状態では、クロック信号ＣＬＫのＨ
レベルのパルス幅は、外部クロック信号Ｃの１周期分と
なり、Ｌレベルのパルス幅はインバータ回路１５ｇの遅
延時間ｔ１０により設定される。

【０１１５】従って、クロック信号ＣＬＫの周波数はイ
ンバータ回路１５ｇの遅延時間により、前記データ生成
回路１０及び転送信号生成回路１１の動作に適した周波
数に設定される。

【０１１６】外部クロック信号ＣがＬレベルに固定され
た状態で停止すると、ノードＮ７はＨレベルに固定さ
れ、ノードＮ８，Ｎ９はＬレベルに固定され、ノードＮ
１０はＨレベルに固定される。

【０１１７】また、ノードＮ１１はＬレベルに固定さ
れ、ノードＮ１２はＨレベルに固定される。すると、ノ
ードＮ１３は遅延回路１６ｂの遅延時間ｔ１１後にＨレ
ベルに立ち上がり、その立ち上がりに基づいてノードＮ
１４が立ち下がる。

【０１１８】すると、ノードＮ１１が立ち上がり、ノー
ドＮ１２が立ち下がってノードＮ１３が立ち下がる。そ
して、ノードＮ１４が立ち上がってノードＮ１１が立ち
下がり、ノードＮ１２が立ち上がる。そして、上記の動
作が繰り返される。このような動作により、ノードＮ１
１は遅延回路１６ｂで設定された遅延時間ｔ１１毎に、
インバータ回路１５ｄ〜１５ｆの動作遅延時間に基づく
パルス幅ｔ１２でＨレベルとなるパルス信号を出力す
る。

【０１１９】ノードＮ１１がＨレベルに立ち上がると、
ノードＮ１６はＨレベルに復帰しているため、ノードＮ
１５はＨレベルに立ち上がり、クロック信号ＣＬＫがＨ
レベルに立ち上がる。

【０１２０】そして、ノードＮ１１の次の立ち上がりに
基づいて、ノードＮ１５が立ち下がり、クロック信号Ｃ
ＬＫが立ち下がる。従って、外部クロック信号ＣがＬレ
ベルに固定された状態で停止すると、クロック信号ＣＬ
Ｋは遅延回路１６ｂの遅延時間ｔ１１毎に、立ち上がり
と立ち下がりを繰り返す信号となり、その周波数は外部
クロック信号Ｃが入力されている時のクロック信号ＣＬ
Ｋの周波数に比して、低周波数となる。

【０１２１】また、外部クロック信号ＣがＨレベルに固
定された状態で停止すると、ノードＮ７はＬレベルとな
り、ノードＮ８はＨレベルとなる。すると、ノードＮ９
はノードＮ８の立ち上がりから遅延回路１６ａの遅延時
間ｔ１３後にＨレベルとなる。ノードＮ９がＨレベルと
なると、インバータ回路１５ｃ，１５ａ，１５ｂ及び遅
延回路１６ａの動作により、ノードＮ７はインバータ回
路１５ｃ，１５ａ，１５ｂの動作遅延時間に基づくパル
ス幅ｔ１４でＨレベルとなるパルス信号を出力する。そ
して、このパルス信号が遅延時間ｔ１３毎にノードＮ７
から出力される。

【０１２２】ノードＮ７がパルス幅ｔ１４でＨレベルと
なると、ノードＮ１１がその逆相信号を出力し、ノード
Ｎ１２がノードＮ１１の逆相信号を出力する。ノードＮ
１２がパルス幅ｔ１４でＨレベルとなっても、そのパル
ス幅ｔ１４は遅延回路１６ｂの遅延時間ｔ１１に比して
十分に小さいため、ノードＮ１３はＬレベルに固定さ
れ、ノードＮ１４はＨレベルに固定される。

【０１２３】ノードＮ１１がＨレベルに立ち上がると、
ノードＮ１６はＨレベルに復帰しているため、ノードＮ
１５はＨレベルに立ち上がり、クロック信号ＣＬＫがＨ
レベルに立ち上がる。

【０１２４】そして、ノードＮ１１の次の立ち上がりに
基づいて、ノードＮ１５が立ち下がり、クロック信号Ｃ
ＬＫが立ち下がる。従って、外部クロック信号ＣがＨレ
ベルに固定された状態で停止すると、クロック信号ＣＬ
Ｋは遅延回路１６ｂの遅延時間ｔ１３毎に、立ち上がり
と立ち下がりを繰り返す信号となり、その周波数は外部
クロック信号Ｃが入力されている時のクロック信号ＣＬ
Ｋの周波数に比して、低周波数となる。

【０１２５】上記のような動作により、インバータ回路
１５ａとトランジスタＴr11 ，Ｔr12 とから構成される
ＮＡＮＤ回路と、インバータ回路１５ｂ，１５ｃ及び遅
延回路１６ａとで、第一の発振回路が構成される。

【０１２６】そして、この発振回路は外部クロック信号
ＣがＨレベルに固定されたとき、遅延回路１６ａの遅延
時間ｔ１３に基づく周期でパルス信号を出力する。ま
た、インバータ回路１５ｄとトランジスタＴr13 ，Ｔr1
4 とから構成されるＮＡＮＤ回路と、インバータ回路１
５ｅ，１５ｆ及び遅延回路１６ｂとで、第二の発振回路
が構成される。

【０１２７】そして、この発振回路は外部クロック信号
ＣがＬレベルに固定されたとき、遅延回路１６ｂの遅延
時間ｔ１１に基づく周期でパルス信号を出力する。ま
た、Ｄフリップフロップ回路１７と、インバータ回路１
５ｇにより、周波数安定回路が構成され、その周波数安
定回路は、クロック信号ＣＬＫの周波数をインバータ回
路１５ｇの遅延時間ｔ１０で設定するように動作する。

【０１２８】従って、このクロック信号生成回路９は、
外部クロック信号Ｃが入力されている状態では、周波数
安定回路の動作により同外部クロック信号Ｃに同期した
所定の周波数のクロック信号ＣＬＫを出力することがで
きる。

【０１２９】また、外部クロック信号ＣがＨレベルに固
定された状態では、第一の発振回路の動作により遅延回
路１６ａの遅延時間ｔ１３に基づく周波数のクロック信
号ＣＬＫを出力することができる。

【０１３０】また、外部クロック信号ＣがＬレベルに固
定された状態では、第二の発振回路の動作により遅延回
路１６ｂの遅延時間ｔ１１に基づく周波数のクロック信
号ＣＬＫを出力することができる。

【０１３１】そして、外部クロック信号Ｃの入力が停止
されたときは、同外部クロック信号Ｃの立ち上がりある
いは立ち下がりから所定の遅延時間後にクロック信号Ｃ
ＬＫがＨレベルに立ち上げられるので、クロック信号Ｃ
ＬＫを設定されたパルス幅で確実に出力することができ
る。また、クロック信号ＣＬＫにグリッヂが生じること
もない。（第四の実施例）図１１は、前記クロック信号生成回路
を構成する第一の発振回路の別例を示す。すなわち、イ
ンバータ回路１５ｂ，１５ｃ間に複数段の遅延回路１６
ａが直列に接続され、各遅延回路１６ａにインバータ回
路１５ｂの出力信号がリセット信号として入力されてい
る。

【０１３２】このような構成により、遅延回路１６ａに
よる遅延時間を長くすることが可能であり、従って外部
クロック信号Ｃが入力されないときのクロック信号ＣＬ
Ｋの周波数を調整することができる。

【０１３３】また、第二の発振回路についても、同様に
遅延回路１６ｂの段数を変更することができる。図１２
は、前記遅延回路１６ａの別例を示す。この遅延回路
は、入力段のインバータ回路１５ｋを構成するＮチャネ
ルＭＯＳトランジスタとグランドＧＮＤとの間にＮチャ
ネルＭＯＳトランジスタＴr16 が接続され、インバータ
回路１５ｋの出力端子と電源Ｖccとの間にＰチャネルＭ
ＯＳトランジスタＴr17 が接続される。

【０１３４】そして、前記トランジスタＴr16 ，Ｔr17
に前記ノードＮ８がリセット信号として入力されて、イ
ンバータ回路１５ｋとトランジスタＴr16 ，Ｔr17 とで
論理積回路が構成される。

【０１３５】前記インバータ回路１５ｋの出力端子は、
前記遅延回路１６ａと同一構成の転送ゲート１８を介し
てインバータ回路１５ｊの入力端子に接続される。この
ような構成により、ノードＮ８のＨレベルへの立ち上が
りに基づくノードＮ９の立ち上がりが遅延し、ノードＮ
８がＬレベルとなると、トランジスタＴr17 のオン動作
により、ノードＮ９が直ちにＬレベルとなる。従って、
前記遅延回路１６ａと同様な遅延回路を構成することが
できる。

【０１３６】また、前記遅延回路１６ａ，１６ｂでは、
転送ゲート１８を抵抗として動作させたが、常時オン状
態に維持されるＮチャネルＭＯＳトランジスタあるいは
ＰチャネルＭＯＳトランジスタを抵抗として動作させる
ようにしてもよい。（第五の実施例）図１３は図８に示すクロック信号生成
回路にＥＯＲ回路２２を付加したものである。すなわ
ち、ノードＮ１５を前記ＥＯＲ回路２２の一方の入力端
子に接続し、インバータ回路１５ｈの出力端子が前記Ｅ
ＯＲ回路２２の他方の入力端子に接続される。そして、
前記ＥＯＲ回路２２の出力端子からクロック信号ＣＬＫ
が出力される。

【０１３７】このような構成により、クロック信号ＣＬ
Ｋの周波数はインバータ回路１５ｈの出力信号周波数の
２倍となる。従って、フリップフロップ回路１７の入力
信号として外部クロック信号Ｃと同一の周波数が入力さ
れると、クロック信号ＣＬＫの周波数は外部クロック信
号Ｃと同一周波数とすることができる。（第六の実施例）図１４は図８に示すクロック信号生成
回路を変形したものである。すなわち、外部クロック信
号ＣがＥＯＲ回路２４の一方の入力端子に入力され、外
部クロック信号Ｃが奇数段のインバータ回路２３を介し
てＥＯＲ回路２４の他方の入力端子に入力される。

【０１３８】前記ＥＯＲ回路２４の出力端子はインバー
タ回路２５の入力端子に入力され、同インバータ回路２
５の出力信号が図８に示すクロック信号生成回路の次段
の発振回路に入力される。

【０１３９】このような構成により、外部クロック信号
Ｃの立ち上がり及び立ち下がりに基づいて、インバータ
回路２５の出力信号はインバータ回路２３の遅延時間に
基づいてＨレベル及びＬレベルのパルス幅が設定され、
ノードＮ１１の周波数は外部クロック信号Ｃの２倍とな
る。そして、Ｄフリップフロップ回路１７とインバータ
回路１５ｇの動作により、クロック信号ＣＬＫは外部ク
ロック信号Ｃと同一周波数となる。

【０１４０】また、外部クロック信号Ｃが遅延回路１６
ｂの遅延時間より長い時間でＨレベルあるいはＬレベル
となると、インバータ回路２５の出力信号はＨレベルと
なり、ノードＮ１１はインバータ回路１５ｄ〜１５ｆ及
び遅延回路１６ｂの動作により発振する。そして、その
発振周波数に基づいてクロック信号ＣＬＫが出力され
る。

【０１４１】従って、この実施例は、外部クロック信号
Ｃの周波数がクロック信号ＣＬＫとして適当である場合
に有効であり、図８に示す初段の発振回路を省略して、
回路面積を縮小することができる。

【０１４２】上記実施例から把握できる請求項以外の技
術思想について、以下にその効果とともに記載する。（１）一定周波数以上の入力信号をそのまま出力し、一
定周波数以下の入力信号が入力されたとき、あらかじめ
設定された周波数の発振信号を出力する発振回路と、前
記発振回路の出力信号に基づいて、所定の周波数以下の
出力信号を出力する周波数安定回路とからなるパルス信
号整形回路。出力信号の周期を一定以上に確保すること
ができる。

【０１４３】

【発明の効果】以上詳述したように、請求項１〜１２の
発明では、入力信号に基づいて、所望のパルス幅の信号
を安定して生成することができる。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】読み出しデータ出力部を示すブロック図であ
る。

【図３】第一の実施例を示す回路図である。

【図４】図３の動作を示すタイミング波形図である。

【図５】第二の実施例を示す回路図である。

【図６】図５の動作を示すタイミング波形図である。

【図７】データ転送装置を示すブロック図である。

【図８】第三の実施例を示す回路図である。

【図９】遅延回路を示す回路図である。

【図１０】図８の動作を示すタイミング波形図である。

【図１１】第四の実施例を示す回路図である。

【図１２】遅延回路の別例を示す回路図である。

【図１３】第五の実施例を示す回路図である。

【図１４】第六の実施例を示す回路図である。

【図１５】第一の従来例を示す回路図である。

【図１６】図１５の動作を示すタイミング波形図であ
る。

【図１７】第二の従来例を示すブロック図である。

【図１８】図１７の動作を示すタイミング波形図であ
る。

【図１９】図１７の動作を示すタイミング波形図であ
る。

【符号の説明】

１９入力回路２０遅延回路２１信号合成回路ＩＮ入力信号ＯＵＴパルス信号

Claims

【特許請求の範囲】

【請求項１】入力信号の変化を捉えて出力する入力回
路と、前記入力回路の出力信号を遅延させて出力する遅延回路
と、前記入力回路の出力信号と前記遅延回路の出力信号とが
入力され、前記入力回路の出力信号に基づいて前記遅延
回路の遅延時間に相当するパルス幅のパルス信号を出力
する信号合成回路とを備えたことを特徴とするパルス信
号整形回路。
【請求項２】前記入力回路は複数の入力信号が入力さ
れる否論理積回路で構成し、前記遅延回路は複数段のイ
ンバータ回路で構成し、前記信号合成回路は前記入力回
路の出力信号と前記遅延回路の出力信号とが入力される
否論理積回路で構成したことを特徴とする請求項１記載
のパルス信号整形回路。
【請求項３】前記入力回路は一つの入力信号が入力さ
れるインバータ回路で構成し、前記遅延回路は複数段の
インバータ回路で構成し、前記信号合成回路は前記入力
回路の出力信号と前記遅延回路の出力信号とが入力され
る否論理積回路で構成したことを特徴とする請求項１記
載のパルス信号整形回路。
【請求項４】前記入力回路は一つの入力信号が入力さ
れ、該入力信号の周波数があらかじめ設定された所定の
周波数より高いとき、該入力信号を出力するとともに、
該入力信号が前記所定の周波数より低いとき、該所定の
周波数を出力する発振回路で構成し、前記遅延回路は複
数段のインバータ回路で構成し、前記信号合成回路は前
記発振回路の出力信号をクロック信号として入力し、出
力信号を前記遅延回路を介して入力データとして入力す
るＤフリップフロップ回路で構成して、前記発振回路の
出力信号の周波数と、前記遅延回路により設定される周
波数のうち、低周波数の信号を出力することを特徴とす
る請求項１記載のパルス信号整形回路。
【請求項５】前記発振回路は、否論理積回路と複数段
のインバータ回路を環状に接続し、前記否論理積回路に
前記入力信号を入力し、入力される信号の立ち上がりを
遅延させて出力する遅延回路を前記インバータ回路の間
に介在させ、前記遅延回路の遅延時間を前記入力信号の
パルス幅より大きく設定したことを特徴とする請求項４
記載のパルス信号整形回路。
【請求項６】前記発振回路は、第一の発振回路と第二
の発振回路とからなる二段の発振回路を直列に接続し、
前記第一の発振回路の否論理積回路に前記入力信号を入
力し、前記第一の発振回路の否論理積回路の出力信号を
前記第二の発振回路の否論理積回路に入力したことを特
徴とする請求項４記載のパルス信号整形回路。
【請求項７】前記遅延回路は、偶数段のインバータ回
路と該遅延回路の入力信号がリセット信号として入力さ
れるリセット回路とから構成し、該遅延回路の入力信号
の立ち上がりに基づく出力信号の立ち上がりの遅延が大
きく、該遅延回路の入力信号の立ち下がりに基づく出力
信号の立ち下がりの遅延は前記リセット回路の動作によ
り小さくなることを特徴とする請求項５記載のパルス信
号整形回路。
【請求項８】前記遅延回路は、Ｌレベルを出力しにく
い初段のインバータ回路と、Ｈレベルを出力しにくい次
段のインバータ回路と、前記リセット回路とから構成
し、前記リセット回路は、次段のインバータ回路の入力
端子と低電位側電源との間に接続される容量と、前記入
力端子と高電位側電源との間に接続されるとともにゲー
トに前記遅延回路の入力信号が入力されるＰチャネルＭ
ＯＳトランジスタとから構成したことを特徴とする請求
項７記載のパルス信号整形回路。
【請求項９】前記遅延回路は、初段のインバータ回路
を前記入力信号とリセット信号とが入力される否論理積
回路で構成したことを特徴とする請求項７記載のパルス
信号整形回路。
【請求項１０】前記発振回路は、入力信号があらかじ
め設定された周期より長い時間でＨレベルに維持された
とき、前記周期の発振信号を出力し、前記周期より短い
周期の入力信号は同一周期で出力する第一の発振回路
と、入力信号があらかじめ設定された周期より長い時間
でＬレベルに維持されたとき、前記周期の発振信号を出
力し、前記周期より短い周期の入力信号は同一周期で出
力する第二の発振回路とから構成し、前記第一及び第二
の発振回路の出力信号を前記Ｄフロップフロップ回路に
入力したことを特徴とする請求項４記載のパルス信号整
形回路。
【請求項１１】前記Ｄフリップフロップ回路の出力信
号を排他的論理和回路の一方の入力端子に入力し、前記
Ｄフリップフロップ回路の出力信号を偶数段のインバー
タ回路を介して前記排他的論理和回路の他方の入力端子
に入力し、前記排他的論理和回路から出力信号を出力す
ることを特徴とする請求項４記載のパルス信号整形回
路。
【請求項１２】前記入力信号を排他的論理和回路の一
方の入力端子に入力し、前記入力信号を奇数段のインバ
ータ回路を介して前記排他的論理和回路の他方の入力端
子に入力し、前記排他的論理和回路の出力信号を前記第
二の発振回路に入力したことを特徴とする請求項１０記
載のパルス信号整形回路。