JPH0818227A - マルチチップ・モジュールの製造方法 - Google Patents
マルチチップ・モジュールの製造方法Info
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Abstract
(57)【要約】
【目的】 導電路が埋め込まれている誘電性物質から成
る成層を有し、≧１のアスペクト比を有する導電路を作
ることを可能にするマルチチップ・モジュールの接合及
び組立て技術を提供する。 【構成】 誘電性物質として≦３の誘電率を有する温度
安定で塩基耐性のポリマーを非導電性基板上に施し、導
電路の無電流、自触媒形成のための縁部境界として使用
し、誘電性物質に有機溶剤に可溶の物質から成る層（リ
フト・オフ層）を備え、誘電性物質及びリフト・オフ層
を唯一回のリソグラフィ工程で構造化し、その際直接又
は間接的に構造化を行い、誘電性物質中にアスペクト比
≧１のトレンチを形成し、誘電性物質又はリフト・オフ
層上に蒸着により指向的に金属種層を施し、リフト・オ
フ層を有機溶剤で除去し、トレンチ内に無電流の金属析
出により導電路を形成する。
る成層を有し、≧１のアスペクト比を有する導電路を作
ることを可能にするマルチチップ・モジュールの接合及
び組立て技術を提供する。 【構成】 誘電性物質として≦３の誘電率を有する温度
安定で塩基耐性のポリマーを非導電性基板上に施し、導
電路の無電流、自触媒形成のための縁部境界として使用
し、誘電性物質に有機溶剤に可溶の物質から成る層（リ
フト・オフ層）を備え、誘電性物質及びリフト・オフ層
を唯一回のリソグラフィ工程で構造化し、その際直接又
は間接的に構造化を行い、誘電性物質中にアスペクト比
≧１のトレンチを形成し、誘電性物質又はリフト・オフ
層上に蒸着により指向的に金属種層を施し、リフト・オ
フ層を有機溶剤で除去し、トレンチ内に無電流の金属析
出により導電路を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、導電路が埋め込まれて
いる誘電性物質から成る成層を有するマルチチップ・モ
ジュールを製造する方法に関する。
いる誘電性物質から成る成層を有するマルチチップ・モ
ジュールを製造する方法に関する。
【０００２】
【従来の技術】シリコンチップ中の論理回路が益々微細
化するにつれて近年異なるチップ間に配線を形成するた
めには従来の印刷回路基板技術はその限界に達してい
る。これは主としてレント（Ｒｅｎｔ）の法則により１
チップ当りの接続端子（接続パッド）の数がゲート数と
共に増えることに起因する（「ジーイーシー・ジャーナ
ル・オブ・リサーチ（ＧＥＣ Ｊｏｕｒｎａｌ ｏｆ
Ｒｅｓｅａｒｃｈ）」第７巻、１９８９年、第１号、第
１６〜２７頁参照）。そのため印刷回路板上の導電路の
幅を狭くしなければならない。さもなければ十分な数の
導電路をチップに集められなくなるからである。しかし
導電路の数が増えると導電路面の数も増えることにな
り、これは製造技術上困難な課題を与える。即ち面の数
と共に基板のトポグラフィもたわみも増大し、リソグラ
フィによる結像品質を劣化させる。
化するにつれて近年異なるチップ間に配線を形成するた
めには従来の印刷回路基板技術はその限界に達してい
る。これは主としてレント（Ｒｅｎｔ）の法則により１
チップ当りの接続端子（接続パッド）の数がゲート数と
共に増えることに起因する（「ジーイーシー・ジャーナ
ル・オブ・リサーチ（ＧＥＣ Ｊｏｕｒｎａｌ ｏｆ
Ｒｅｓｅａｒｃｈ）」第７巻、１９８９年、第１号、第
１６〜２７頁参照）。そのため印刷回路板上の導電路の
幅を狭くしなければならない。さもなければ十分な数の
導電路をチップに集められなくなるからである。しかし
導電路の数が増えると導電路面の数も増えることにな
り、これは製造技術上困難な課題を与える。即ち面の数
と共に基板のトポグラフィもたわみも増大し、リソグラ
フィによる結像品質を劣化させる。
【０００３】これを回避するためいわゆるマルチチップ
・モジュールが使用される。これはそれぞれ容器に入れ
られていない複数のチップから成るモジュールであり、
それらはまとめて高い配線密度で基板上に配設されてい
る。マルチチップ・モジュールでは従来の印刷回路板の
技術を使用せずに、シリコン技術がその接合及び組立て
に使用される。このようにして導電路の幅も約１００μ
ｍから数μｍに減らすことが可能となった（「ジャーナ
ル・オブ・ジ・エレクトロケミカル・ソサイエティ（Ｊ
ｏｕｒｎａｌ ｏｆ ｔｈｅ Ｅｌｅｃｔｒｏｃｈｅｍ
ｉｃａｌ Ｓｏｃｉｅｔｙ）」第１３７巻、１９９０
年、第９６１〜９６６頁参照）。
・モジュールが使用される。これはそれぞれ容器に入れ
られていない複数のチップから成るモジュールであり、
それらはまとめて高い配線密度で基板上に配設されてい
る。マルチチップ・モジュールでは従来の印刷回路板の
技術を使用せずに、シリコン技術がその接合及び組立て
に使用される。このようにして導電路の幅も約１００μ
ｍから数μｍに減らすことが可能となった（「ジャーナ
ル・オブ・ジ・エレクトロケミカル・ソサイエティ（Ｊ
ｏｕｒｎａｌ ｏｆ ｔｈｅ Ｅｌｅｃｔｒｏｃｈｅｍ
ｉｃａｌ Ｓｏｃｉｅｔｙ）」第１３７巻、１９９０
年、第９６１〜９６６頁参照）。
【０００４】マルチチップ・モジュールの接合及び組立
て技術では一連の問題点、特に材料特性及び使用される
誘電体の構造化可能性並びにトポグラフィ又は平坦化に
関して注意しなければならない。それには導電路の高さ
と幅の割合を示すアスペクト比も含まれる。これまで知
られている全てのマルチチップ・モジュールの組立てに
おいてアスペクト比は１以下であり、即ち導電路は平坦
に横たわって配設されている。
て技術では一連の問題点、特に材料特性及び使用される
誘電体の構造化可能性並びにトポグラフィ又は平坦化に
関して注意しなければならない。それには導電路の高さ
と幅の割合を示すアスペクト比も含まれる。これまで知
られている全てのマルチチップ・モジュールの組立てに
おいてアスペクト比は１以下であり、即ち導電路は平坦
に横たわって配設されている。
【０００５】マルチチップ・モジュールの形成にベンゾ
シクロブテン（ＢＣＢ）をベースとする誘電体を使用す
ることは既に公知である（「国内電子パッケージング及
び製造に関する会議（ＮａｔｉｏｎａｌＥｌｅｃｔｒｏ
ｎｉｃ Ｐａｃｋａｇｉｎｇａｎｄ Ｐｒｏｄｕｃｔｉ
ｏｎ Ｃｏｎｆｅｒｅｎｃｅ）」１９９０年６月１１〜
１４日、於ボストン、議事録第６６７〜６７２頁参
照）。この物質の利点は誘電率が低く（ＤＫ＜３）、従
来のポリイミドに比べて乾燥（“硬化”）に際して収縮
が極めて僅かなことである。低い誘電率はより薄い層、
より短い導電路間隔及びより高い伝播速度を可能にし、
一方その収縮の少ないことから良好な平坦化特性が得ら
れる。しかし比較的高いアスペクト比を有する構造物は
ＢＣＢでは完全には平坦化され得ないので、比較的多数
の層の場合非平坦性が高められ、これが再び極めて小さ
な導電路構造物を形成する際の焦点深度に問題を生じ
る。従ってこの公知の構造物はアスペクト比も低いもの
である（導電路幅２２μｍ、導電路の高さ２μｍ、ＢＣ
Ｂの層厚５．５μｍ）。またＢＣＢポリマーはシリコン
を含んでいるため、その構造化は比較的困難である。即
ちＢＣＢは酸素／フッ素プラズマ中のみでエッチング可
能のものであり、そのため単なるシリコン含有レジスト
を使用できず、金属（銅）から成る補助エッチングマス
クを必要とする。この銅製エッチングマスクはレジスト
及び湿式エッチングにより構造化され、ＢＣＢによるエ
ッチング後硝酸に溶解される。アルミニウムから成る導
電路もレジスト及び湿式エッチングにより、即ち高いア
スペクト比を許容しない方法で形成される。
シクロブテン（ＢＣＢ）をベースとする誘電体を使用す
ることは既に公知である（「国内電子パッケージング及
び製造に関する会議（ＮａｔｉｏｎａｌＥｌｅｃｔｒｏ
ｎｉｃ Ｐａｃｋａｇｉｎｇａｎｄ Ｐｒｏｄｕｃｔｉ
ｏｎ Ｃｏｎｆｅｒｅｎｃｅ）」１９９０年６月１１〜
１４日、於ボストン、議事録第６６７〜６７２頁参
照）。この物質の利点は誘電率が低く（ＤＫ＜３）、従
来のポリイミドに比べて乾燥（“硬化”）に際して収縮
が極めて僅かなことである。低い誘電率はより薄い層、
より短い導電路間隔及びより高い伝播速度を可能にし、
一方その収縮の少ないことから良好な平坦化特性が得ら
れる。しかし比較的高いアスペクト比を有する構造物は
ＢＣＢでは完全には平坦化され得ないので、比較的多数
の層の場合非平坦性が高められ、これが再び極めて小さ
な導電路構造物を形成する際の焦点深度に問題を生じ
る。従ってこの公知の構造物はアスペクト比も低いもの
である（導電路幅２２μｍ、導電路の高さ２μｍ、ＢＣ
Ｂの層厚５．５μｍ）。またＢＣＢポリマーはシリコン
を含んでいるため、その構造化は比較的困難である。即
ちＢＣＢは酸素／フッ素プラズマ中のみでエッチング可
能のものであり、そのため単なるシリコン含有レジスト
を使用できず、金属（銅）から成る補助エッチングマス
クを必要とする。この銅製エッチングマスクはレジスト
及び湿式エッチングにより構造化され、ＢＣＢによるエ
ッチング後硝酸に溶解される。アルミニウムから成る導
電路もレジスト及び湿式エッチングにより、即ち高いア
スペクト比を許容しない方法で形成される。
【０００６】マルチチップ・モジュールを形成する別の
公知方法でも銅製導電路をレジスト及び湿式エッチング
により形成する（「工程及び材料に関するフォトポリマ
ー原理についてのＳＰＥ会議（ＳＰＥ Ｃｏｎｆｅｒｅ
ｎｃｅ ｏｎ Ｐｈｏｔｏｐｏｌｙｍｅｒ Ｐｒｉｎｃ
ｉｐｌｅｓ − Ｐｒｏｃｅｓｓ ａｎｄ Ｍａｔｅｒ
ｉａｌｓ）」１９９１年１０月２８〜３０日、於ニュー
ヨーク、エレンヴィル、議事録第４０１〜４１６頁参
照）。この場合アスペクト比が比較的低いにも拘らず
（導電路幅１８μｍ、導電路の高さ５μｍ）特殊な平坦
化技術が必要となる。即ち感光性ポリイミドを導電路上
に施し、補助的リソグラフィ工程で導電路上のポリイミ
ドを現像により除去可能ではあるが導電路間に残留さ
せ、それにより非平坦性を回避することが必要である。
次いでもう１つのポリイミド層により残留するトポグラ
フィを平坦化する。
公知方法でも銅製導電路をレジスト及び湿式エッチング
により形成する（「工程及び材料に関するフォトポリマ
ー原理についてのＳＰＥ会議（ＳＰＥ Ｃｏｎｆｅｒｅ
ｎｃｅ ｏｎ Ｐｈｏｔｏｐｏｌｙｍｅｒ Ｐｒｉｎｃ
ｉｐｌｅｓ − Ｐｒｏｃｅｓｓ ａｎｄ Ｍａｔｅｒ
ｉａｌｓ）」１９９１年１０月２８〜３０日、於ニュー
ヨーク、エレンヴィル、議事録第４０１〜４１６頁参
照）。この場合アスペクト比が比較的低いにも拘らず
（導電路幅１８μｍ、導電路の高さ５μｍ）特殊な平坦
化技術が必要となる。即ち感光性ポリイミドを導電路上
に施し、補助的リソグラフィ工程で導電路上のポリイミ
ドを現像により除去可能ではあるが導電路間に残留さ
せ、それにより非平坦性を回避することが必要である。
次いでもう１つのポリイミド層により残留するトポグラ
フィを平坦化する。
【０００７】更にもう１つの公知方法では同様に良好な
平坦化が達成される（「第４１回電子コンポーネンツ及
びテクノロジー会議（４１ｔｈ Ｅｌｅｃｔｒｏｎｉｃ
Ｃｏｍｐｏｎｅｎｔｓ ＆ Ｔｅｃｈｎｏｌｏｇｙ
Ｃｏｎｆｅｒｅｎｃｅ）」１９９１年、議事録第７２７
〜７３０頁参照）。この場合導電路構造物はフォトレジ
スト及びその下にある銅層の湿式エッチングにより形成
される。これらの構造物上に更に高めた温度でポリイミ
ドから成るプラスチック箔が銅製導電路を被包し、導電
路間のトレンチ内に押しつけるようにして薄層化する。
それにより確かに良好な平坦化は達成されるが、しかし
この方法は導電路の形状が低いアスペクト比を有してい
る場合に限って使用でき、その場合導電路は機械的損傷
を受ける大きな腐食面を示さないものである。
平坦化が達成される（「第４１回電子コンポーネンツ及
びテクノロジー会議（４１ｔｈ Ｅｌｅｃｔｒｏｎｉｃ
Ｃｏｍｐｏｎｅｎｔｓ ＆ Ｔｅｃｈｎｏｌｏｇｙ
Ｃｏｎｆｅｒｅｎｃｅ）」１９９１年、議事録第７２７
〜７３０頁参照）。この場合導電路構造物はフォトレジ
スト及びその下にある銅層の湿式エッチングにより形成
される。これらの構造物上に更に高めた温度でポリイミ
ドから成るプラスチック箔が銅製導電路を被包し、導電
路間のトレンチ内に押しつけるようにして薄層化する。
それにより確かに良好な平坦化は達成されるが、しかし
この方法は導電路の形状が低いアスペクト比を有してい
る場合に限って使用でき、その場合導電路は機械的損傷
を受ける大きな腐食面を示さないものである。
【０００８】更にフォトレジストを基板上にスパッタリ
ングされた薄いクロム−銅層上にフォトリソグラフィに
より構造化し（「第３４回電子コンポーネンツ会議（３
４ｔｈ Ｅｌｅｃｔｒｏｎｉｃ Ｃｏｍｐｏｎｅｎｔｓ
Ｃｏｎｆｅｒｅｎｃｅ）」１９８４年、議事録第８２
〜８７頁参照）、このフォトレジストを導電路のめっき
形成に際して側方を制限する役目をさせるもう１つの方
法が公知である（準付加法）。レジストの剥離後薄いク
ロム−銅層はエッチングにより除去されるので、互いに
電気的に絶縁された導電路が得られる。更にその上にポ
リイミド前駆体を誘電体として施し、これをリソグラフ
ィにより接触孔の開口後熱処理によりポリイミドに移行
させる。こうして適切なフォトレジストで原理的には確
かにアスペクト比の高い導電路が形成されるが、しかし
誘電体はこれらの導電路を極めて不十分にしか平坦化で
きないので、面から面へのトポグラフィに関する問題を
一段と高めることになろう。従って形成される構造物は
従って０．５のアスペクト比を有するに過ぎない。
ングされた薄いクロム−銅層上にフォトリソグラフィに
より構造化し（「第３４回電子コンポーネンツ会議（３
４ｔｈ Ｅｌｅｃｔｒｏｎｉｃ Ｃｏｍｐｏｎｅｎｔｓ
Ｃｏｎｆｅｒｅｎｃｅ）」１９８４年、議事録第８２
〜８７頁参照）、このフォトレジストを導電路のめっき
形成に際して側方を制限する役目をさせるもう１つの方
法が公知である（準付加法）。レジストの剥離後薄いク
ロム−銅層はエッチングにより除去されるので、互いに
電気的に絶縁された導電路が得られる。更にその上にポ
リイミド前駆体を誘電体として施し、これをリソグラフ
ィにより接触孔の開口後熱処理によりポリイミドに移行
させる。こうして適切なフォトレジストで原理的には確
かにアスペクト比の高い導電路が形成されるが、しかし
誘電体はこれらの導電路を極めて不十分にしか平坦化で
きないので、面から面へのトポグラフィに関する問題を
一段と高めることになろう。従って形成される構造物は
従って０．５のアスペクト比を有するに過ぎない。
【０００９】準付加法によるもう１つの製造方法では作
られた導電路は遠心分離でポリイミドで覆われる（「第
８回国際電子パッケージ会議（８ｔｈ Ｉｎｔｅｒｎａ
ｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎｉｃｓ Ｐａｃｋａｇ
ｉｎｇ Ｃｏｎｆｅｒｅｎｃｅ）」１９８８年１１月、
議事録第１７４〜１８９頁参照）。しかし良好な平坦化
を達成するにはその際得られた波形の層を機械的研磨に
より平滑化しなければならない。しかしこの方法は、平
面研削で導電路上の誘電体の層厚を制御することが難し
いので極めて煩雑なものとなる。その際ポリイミドを所
々で研磨し過ぎた場合、それらの箇所で重なり合う導電
路間にクロストークが生じ、即ちもはや制御し得ないイ
ンピーダンス、場合によっては短絡さえ来すことにな
る。
られた導電路は遠心分離でポリイミドで覆われる（「第
８回国際電子パッケージ会議（８ｔｈ Ｉｎｔｅｒｎａ
ｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎｉｃｓ Ｐａｃｋａｇ
ｉｎｇ Ｃｏｎｆｅｒｅｎｃｅ）」１９８８年１１月、
議事録第１７４〜１８９頁参照）。しかし良好な平坦化
を達成するにはその際得られた波形の層を機械的研磨に
より平滑化しなければならない。しかしこの方法は、平
面研削で導電路上の誘電体の層厚を制御することが難し
いので極めて煩雑なものとなる。その際ポリイミドを所
々で研磨し過ぎた場合、それらの箇所で重なり合う導電
路間にクロストークが生じ、即ちもはや制御し得ないイ
ンピーダンス、場合によっては短絡さえ来すことにな
る。
【００１０】更にウェハ上に感光性ポリイミドによりト
レンチ構造を形成し、次いでこれをめっき法により銅製
導電路で満たしてマルチチップ・モジュールを製造する
もう１つの方法が公知である（欧州特許第０１９０４９
０号明細書参照）。この場合平坦化はほぼ９０％まで達
成可能である。この措置法の欠点は銅をめっき法で析出
する点にある。即ちこれは第一に薄い金属層をフォトリ
ソグラフィにより構造化し、第二にポリイミド構造物を
この金属層に関して正確に調整し、第三に全ての導電路
をウェハの縁にある５ｍｍの幅広の環状電極と接触化さ
せることを前提とする点にある。接触化部は後に例えば
レーザ切除による補助的加工工程で再び除去しなければ
ならない。他の方法に比べてこの方法は導電路の構造化
に補助的フォトリソグラフィ工程を必要とし、従って極
めて経費を要する。
レンチ構造を形成し、次いでこれをめっき法により銅製
導電路で満たしてマルチチップ・モジュールを製造する
もう１つの方法が公知である（欧州特許第０１９０４９
０号明細書参照）。この場合平坦化はほぼ９０％まで達
成可能である。この措置法の欠点は銅をめっき法で析出
する点にある。即ちこれは第一に薄い金属層をフォトリ
ソグラフィにより構造化し、第二にポリイミド構造物を
この金属層に関して正確に調整し、第三に全ての導電路
をウェハの縁にある５ｍｍの幅広の環状電極と接触化さ
せることを前提とする点にある。接触化部は後に例えば
レーザ切除による補助的加工工程で再び除去しなければ
ならない。他の方法に比べてこの方法は導電路の構造化
に補助的フォトリソグラフィ工程を必要とし、従って極
めて経費を要する。
【００１１】熱硬化可能の感光性ポリイミド前駆体を使
用し、この前駆体上に一般にチタンから成る金属層及び
その上に熱により硬化しない感光性ポリイミドを施すも
う１つの方法も公知である（欧州特許出願公開第０２９
０２２２号明細書参照）。感光性ポリイミドをマスクを
介して露光して構造化し、更に現像し、それにより金属
層を所々で露出させ、それらの箇所をエッチング溶液で
除去する。こうして再びポリイミド前駆体から成る最下
層が露出され、この層は次いで上方のポリイミド層に作
用しない適当な溶剤で金属層とポリイミド層が若干突き
出す程度に溶出される。例えば３２０℃の熱処理により
ポリイミド前駆体は不溶性ポリイミドに移行させられ
る。その際上方のポリイミド層はなお可溶性のままであ
る。エッチング溶液で改めて処理する際に突出している
金属層部分はエッチング除去されるので、下方のポリイ
ミド層は上方のポリイミド層からごく僅かに突出するこ
とになる。次にこの構造上に薄いクロム層を、またその
後銅層をスパッタリングにより施し、上方の可溶性ポリ
イミド層をその上にある金属層と共にリフト・オフ処理
により除去する。残留する比較的薄いクロム又は銅から
成る金属層（これはトレンチの底面及び側壁だけを覆っ
ている）は後に行われる銅の無電流析出のための種層と
して使われ、この金属層によりトレンチは完全に満たさ
れる。こうして導電路が形成され、それらは上縁が誘電
体で封止され、即ち平坦な面が形成される。その上に熱
硬化性で感光性のポリイミド前駆体のもう１つの層を施
し、この層を接触孔を露出するため露光して構造化し、
次いで現像する。その後次の面を形成するために最初か
ら上述の工程を繰り返す。従って面から面への良好な平
坦化が得られるこの方法は比較的幅広の導電路を必要と
する場合に適しているが、しかしアスペクト比の高い導
電路の形成に適するものではない。
用し、この前駆体上に一般にチタンから成る金属層及び
その上に熱により硬化しない感光性ポリイミドを施すも
う１つの方法も公知である（欧州特許出願公開第０２９
０２２２号明細書参照）。感光性ポリイミドをマスクを
介して露光して構造化し、更に現像し、それにより金属
層を所々で露出させ、それらの箇所をエッチング溶液で
除去する。こうして再びポリイミド前駆体から成る最下
層が露出され、この層は次いで上方のポリイミド層に作
用しない適当な溶剤で金属層とポリイミド層が若干突き
出す程度に溶出される。例えば３２０℃の熱処理により
ポリイミド前駆体は不溶性ポリイミドに移行させられ
る。その際上方のポリイミド層はなお可溶性のままであ
る。エッチング溶液で改めて処理する際に突出している
金属層部分はエッチング除去されるので、下方のポリイ
ミド層は上方のポリイミド層からごく僅かに突出するこ
とになる。次にこの構造上に薄いクロム層を、またその
後銅層をスパッタリングにより施し、上方の可溶性ポリ
イミド層をその上にある金属層と共にリフト・オフ処理
により除去する。残留する比較的薄いクロム又は銅から
成る金属層（これはトレンチの底面及び側壁だけを覆っ
ている）は後に行われる銅の無電流析出のための種層と
して使われ、この金属層によりトレンチは完全に満たさ
れる。こうして導電路が形成され、それらは上縁が誘電
体で封止され、即ち平坦な面が形成される。その上に熱
硬化性で感光性のポリイミド前駆体のもう１つの層を施
し、この層を接触孔を露出するため露光して構造化し、
次いで現像する。その後次の面を形成するために最初か
ら上述の工程を繰り返す。従って面から面への良好な平
坦化が得られるこの方法は比較的幅広の導電路を必要と
する場合に適しているが、しかしアスペクト比の高い導
電路の形成に適するものではない。
【００１２】もう１つの方法では感光性ポリイミド前駆
体を無電流の金属析出用触媒で前処理され粗面化された
基板上に施す（国際特許出願公開第８８／０５２５２号
明細書参照）。ポリイミド前駆体をマスクを介して露光
して構造化し、引続き現像する。そのため触媒層が所々
で露出され、それらの箇所に更に無電流の自触媒による
金属（銅、ニッケル又は金）の析出が行われる。この方
法でも比較的幅広の導電路を作る場合面から面への上載
せの良好な平坦化が達成可能である。しかしこの方法も
アスペクト比の高い導電路の形成にはやはり適していな
い。
体を無電流の金属析出用触媒で前処理され粗面化された
基板上に施す（国際特許出願公開第８８／０５２５２号
明細書参照）。ポリイミド前駆体をマスクを介して露光
して構造化し、引続き現像する。そのため触媒層が所々
で露出され、それらの箇所に更に無電流の自触媒による
金属（銅、ニッケル又は金）の析出が行われる。この方
法でも比較的幅広の導電路を作る場合面から面への上載
せの良好な平坦化が達成可能である。しかしこの方法も
アスペクト比の高い導電路の形成にはやはり適していな
い。
【００１３】≧１のアスペクト比（例えば１．５）を有
する導電路を構成する場合、導電路は幅の狭い方の面を
下にして配置されるので、同じ断面積で、即ち同じ周波
数依存抵抗でより緊密に詰め込まれ、接続パッドをチッ
プ面に比較的緊密に充填することを可能にし、導電路面
の数が削減されることになる。このことは導電路を（従
ってパルスの走行時間も）短縮しかねないことになる。
従ってチップの寸法が小型化するにつれてパルスの遅延
時間も短縮され、そのため電気信号の擾乱を来しかねな
い規模の走行時間となるので問題である。
する導電路を構成する場合、導電路は幅の狭い方の面を
下にして配置されるので、同じ断面積で、即ち同じ周波
数依存抵抗でより緊密に詰め込まれ、接続パッドをチッ
プ面に比較的緊密に充填することを可能にし、導電路面
の数が削減されることになる。このことは導電路を（従
ってパルスの走行時間も）短縮しかねないことになる。
従ってチップの寸法が小型化するにつれてパルスの遅延
時間も短縮され、そのため電気信号の擾乱を来しかねな
い規模の走行時間となるので問題である。
【００１４】更に導電路面はドライバの出力抵抗（チッ
プ出力）からか或は接合技術における多層系の形状から
生じる一定の波動インピーダンスを得られなければなら
ない。１以上のアスペクト比と約５〜１０μｍまでの幅
を有する導電路を作ることを可能にする接合及び構成技
術は従来公知の方法に比べて決定的な利点をもたらすも
のとなろう。しかし導電路のアスペクト比が高まれば多
数の面ではトポグラフィが焦点に関する間隙よりもすぐ
に高くなるので、平坦化に関しても高度の要件が設定さ
れることになる。従って上記形式の接合及び形成方法
は、幅の狭い面を下にしている導電路をも良好に平坦化
することができるものでなければならない。更に導電路
間にある誘電体は低い誘電率を有していなければならな
い。それというのもクロストークを来すことなく導電路
を緊密に充填することができる場合に限ってアスペクト
比が高いことが有利であるからである。
プ出力）からか或は接合技術における多層系の形状から
生じる一定の波動インピーダンスを得られなければなら
ない。１以上のアスペクト比と約５〜１０μｍまでの幅
を有する導電路を作ることを可能にする接合及び構成技
術は従来公知の方法に比べて決定的な利点をもたらすも
のとなろう。しかし導電路のアスペクト比が高まれば多
数の面ではトポグラフィが焦点に関する間隙よりもすぐ
に高くなるので、平坦化に関しても高度の要件が設定さ
れることになる。従って上記形式の接合及び形成方法
は、幅の狭い面を下にしている導電路をも良好に平坦化
することができるものでなければならない。更に導電路
間にある誘電体は低い誘電率を有していなければならな
い。それというのもクロストークを来すことなく導電路
を緊密に充填することができる場合に限ってアスペクト
比が高いことが有利であるからである。
【００１５】
【発明が解決しようとする課題】本発明は、導電路が埋
め込まれている誘電性物質からなる成層を有しかつ≧１
のアスペクト比を有する導電路を作ることを可能にする
マルチチップ・モジュールの接合及び組立て技術を提供
することを課題とする。
め込まれている誘電性物質からなる成層を有しかつ≧１
のアスペクト比を有する導電路を作ることを可能にする
マルチチップ・モジュールの接合及び組立て技術を提供
することを課題とする。
【００１６】
【課題を解決するための手段】この課題は本発明によ
り、誘電性物質として≦３の誘電率を有する温度安定で
塩基耐性のポリマーを使用し、これを非導電性基板上に
施し、導電路の無電流による自触媒形成のための縁部境
界としてこれを使用し、誘電性物質に有機溶剤に可溶の
物質から成る層（リフト・オフ層）を備え、誘電性物質
及びリフト・オフ層を唯一回のリソグラフィ工程で構造
化し、その際直接又は間接的に構造化を行い、誘電性物
質中にアスペクト比≧１のトレンチを形成し、誘電性物
質又はリフト・オフ層上に蒸着により指向的に金属種層
を施し、リフト・オフ層を有機溶剤で除去し、トレンチ
内に無電流の金属析出により導電路を形成してマルチチ
ップ・モジュールを製造することにより解決される。
り、誘電性物質として≦３の誘電率を有する温度安定で
塩基耐性のポリマーを使用し、これを非導電性基板上に
施し、導電路の無電流による自触媒形成のための縁部境
界としてこれを使用し、誘電性物質に有機溶剤に可溶の
物質から成る層（リフト・オフ層）を備え、誘電性物質
及びリフト・オフ層を唯一回のリソグラフィ工程で構造
化し、その際直接又は間接的に構造化を行い、誘電性物
質中にアスペクト比≧１のトレンチを形成し、誘電性物
質又はリフト・オフ層上に蒸着により指向的に金属種層
を施し、リフト・オフ層を有機溶剤で除去し、トレンチ
内に無電流の金属析出により導電路を形成してマルチチ
ップ・モジュールを製造することにより解決される。
【００１７】本発明方法においては適当な基板、例えば
シリコンウェハ又は金属被覆及び更にその上に誘電体を
有するセラミックス基板上に、付加技術により狭い面を
下にしている導電路又はほぼ正方形に近い横断面を有す
る導電路を上乗せする。これらの導電路は無電流の金属
析出により形成され、それにはそれ自体は公知の自触媒
浴を使用し、許容し得る析出率を有する延性の良好な金
属例えば銅製の導電路を作る。その際同時に複数のマル
チチップ・モジュール基板を、ポンプ循環で自動的に後
から配量される析出浴中に浸漬してもよい。
シリコンウェハ又は金属被覆及び更にその上に誘電体を
有するセラミックス基板上に、付加技術により狭い面を
下にしている導電路又はほぼ正方形に近い横断面を有す
る導電路を上乗せする。これらの導電路は無電流の金属
析出により形成され、それにはそれ自体は公知の自触媒
浴を使用し、許容し得る析出率を有する延性の良好な金
属例えば銅製の導電路を作る。その際同時に複数のマル
チチップ・モジュール基板を、ポンプ循環で自動的に後
から配量される析出浴中に浸漬してもよい。
【００１８】導電路及び場合によっては接触孔も無電流
による成長の幅を制限するには、側方境界として光構造
化された誘電体を使用する。それには以下に記載する措
置がとられる。 １．誘電体を直接又は間接に構造化し、その際誘電体中
のトレンチに導電路幅を前もって与える。 ２．この誘電体上に可溶性の、即ちリフト・オフ可能の
層があり、これが誘電層と同じ構造物を有しているよう
にする。これらの２つの重なり合う層を唯一回の工程で
同時にフォトリソグラフィにより構造化する（これは処
理法上極めて有利である）。 ３．リフト・オフ層及び誘電体の構造化後（その上にあ
る層と共に）基板に異方性で、即ち指向的に、即ち上か
ら垂直に薄い種層、例えば蒸着により作られるパラジウ
ム層を備える。 ４．リフト・オフ処理により誘電体上にある層をその上
にある種層と共に除去する。
による成長の幅を制限するには、側方境界として光構造
化された誘電体を使用する。それには以下に記載する措
置がとられる。 １．誘電体を直接又は間接に構造化し、その際誘電体中
のトレンチに導電路幅を前もって与える。 ２．この誘電体上に可溶性の、即ちリフト・オフ可能の
層があり、これが誘電層と同じ構造物を有しているよう
にする。これらの２つの重なり合う層を唯一回の工程で
同時にフォトリソグラフィにより構造化する（これは処
理法上極めて有利である）。 ３．リフト・オフ層及び誘電体の構造化後（その上にあ
る層と共に）基板に異方性で、即ち指向的に、即ち上か
ら垂直に薄い種層、例えば蒸着により作られるパラジウ
ム層を備える。 ４．リフト・オフ処理により誘電体上にある層をその上
にある種層と共に除去する。
【００１９】リフト・オフ処理に関しては構造物の側壁
が軽く突出していると側壁が種層で覆われるのを回避で
きるので有利である。従って無電流の金属析出のために
種層が誘電体中に露出しているトレンチの底面だけに存
在することが保証される。また一方では導電路を下から
成長させることができ、しかも上方部分では導電路が側
方から成長してそこに空洞を生じる危険がないことも保
障される。導電路のアスペクト比を≧１としなければな
らないので、専らトレンチの底面上だけに芽晶させるこ
とが特に重要である。即ち誘電体の上縁ができた時点に
導電路の無電流による形成を中止すれば、簡単な方法で
良好に導電路を平坦化することができる。
が軽く突出していると側壁が種層で覆われるのを回避で
きるので有利である。従って無電流の金属析出のために
種層が誘電体中に露出しているトレンチの底面だけに存
在することが保証される。また一方では導電路を下から
成長させることができ、しかも上方部分では導電路が側
方から成長してそこに空洞を生じる危険がないことも保
障される。導電路のアスペクト比を≧１としなければな
らないので、専らトレンチの底面上だけに芽晶させるこ
とが特に重要である。即ち誘電体の上縁ができた時点に
導電路の無電流による形成を中止すれば、簡単な方法で
良好に導電路を平坦化することができる。
【００２０】一つの面を次の層に対して絶縁分離するに
は上述の方法で形成された構造物上に誘電体のもう１つ
の層を施し、次いで相応の方法で接触孔を開ける。しか
し接触孔を形成するには、接触孔がその下にある銅層上
で終わることから、種層が省略できるので、リフト・オ
フ可能の層は必要でなくなる。誘電体の上方層により導
電路面の残りの小さな非平坦性が相殺されるので、マル
チチップ・モジュール面を完成後再びトポグラフィのな
い平滑な表面から始めることができる。
は上述の方法で形成された構造物上に誘電体のもう１つ
の層を施し、次いで相応の方法で接触孔を開ける。しか
し接触孔を形成するには、接触孔がその下にある銅層上
で終わることから、種層が省略できるので、リフト・オ
フ可能の層は必要でなくなる。誘電体の上方層により導
電路面の残りの小さな非平坦性が相殺されるので、マル
チチップ・モジュール面を完成後再びトポグラフィのな
い平滑な表面から始めることができる。
【００２１】無電流の金属析出特に銅の析出を可能にす
るために、誘電体は強アルカリ性浴に耐性を有するもの
でなければならない（析出条件はそのときの層厚により
７０℃、ｐＨ１２で数時間まで）。誘電体の主要成分を
アルカリ溶液に浸して洗浄することは浴の安定性及び層
特性に悪影響を及ぼしかねない。更に誘電体は下方の面
に対し良好な接着性を有していなければならない。とい
うのは接着性が悪いとイオンが個々の層間の亀裂内に侵
入し、後に部材に腐食を来すことになるからである。亀
裂を作る応力の発生を回避するには、誘電体の熱膨張係
数ができるだけ基板に適合していなければならない。こ
れに対して多層構造の際に回避し得えない応力の発生で
亀裂を生じないようにするには、誘電体の延性ができる
だけ大きくなければならない。
るために、誘電体は強アルカリ性浴に耐性を有するもの
でなければならない（析出条件はそのときの層厚により
７０℃、ｐＨ１２で数時間まで）。誘電体の主要成分を
アルカリ溶液に浸して洗浄することは浴の安定性及び層
特性に悪影響を及ぼしかねない。更に誘電体は下方の面
に対し良好な接着性を有していなければならない。とい
うのは接着性が悪いとイオンが個々の層間の亀裂内に侵
入し、後に部材に腐食を来すことになるからである。亀
裂を作る応力の発生を回避するには、誘電体の熱膨張係
数ができるだけ基板に適合していなければならない。こ
れに対して多層構造の際に回避し得えない応力の発生で
亀裂を生じないようにするには、誘電体の延性ができる
だけ大きくなければならない。
【００２２】基板は一般に金属及び誘電体で被覆された
シリコンウェハである。このシリコンウェハの代わりに
セラミックス、複合材料又はガラスから成る平板も使用
することができる。基板としてはその外に誘電体を備え
ている平坦な金属板も使用できる。≦３の誘電率を有す
る温度安定で塩基耐性のポリマーの誘電性材料としては
特にポリベンズオキサゾール及びポリイミドを使用す
る。しかしポリフェニルキノクザリン、ポリエーテル及
びポリベンゾシクロブテン並びに相応する特性を有する
他のポリマー材料も使用できる。
シリコンウェハである。このシリコンウェハの代わりに
セラミックス、複合材料又はガラスから成る平板も使用
することができる。基板としてはその外に誘電体を備え
ている平坦な金属板も使用できる。≦３の誘電率を有す
る温度安定で塩基耐性のポリマーの誘電性材料としては
特にポリベンズオキサゾール及びポリイミドを使用す
る。しかしポリフェニルキノクザリン、ポリエーテル及
びポリベンゾシクロブテン並びに相応する特性を有する
他のポリマー材料も使用できる。
【００２３】本発明方法では導電路用金属は水性の金属
塩溶液、好適には銅塩溶液から析出させると有利であ
る。金属としては例えばニッケル及び金も使用できる。
金属種層は蒸着により被着可能のパラジウムから成ると
有利である。その外に種層は例えば銀から成っていても
よい。種層を施す前に好適にはクロムから成るもう１つ
の薄い接着層を施すと有利である。しかし接着層は例え
ばニオブから成っていてもよい。種層の接着性及び導電
路の接着性は種層の金属をクラスター装置内で蒸着する
ことにより改善することができる。
塩溶液、好適には銅塩溶液から析出させると有利であ
る。金属としては例えばニッケル及び金も使用できる。
金属種層は蒸着により被着可能のパラジウムから成ると
有利である。その外に種層は例えば銀から成っていても
よい。種層を施す前に好適にはクロムから成るもう１つ
の薄い接着層を施すと有利である。しかし接着層は例え
ばニオブから成っていてもよい。種層の接着性及び導電
路の接着性は種層の金属をクラスター装置内で蒸着する
ことにより改善することができる。
【００２４】誘電体とリフト・オフ層の同時構造化は直
接又は間接法で行われる。直接構造化には誘電性材料及
びリフト・オフ層の材料が感光性である必要がある。間
接的構造化ではリフト・オフ層の材料としてシリコンを
含有しているか又はシリル化可能のフォトレジストを使
用し、酸素プラズマ中でのエッチング処理が行われる。
この場合レジストは次の構造化すべき面のエッチングス
トップ層としての作用もする。
接又は間接法で行われる。直接構造化には誘電性材料及
びリフト・オフ層の材料が感光性である必要がある。間
接的構造化ではリフト・オフ層の材料としてシリコンを
含有しているか又はシリル化可能のフォトレジストを使
用し、酸素プラズマ中でのエッチング処理が行われる。
この場合レジストは次の構造化すべき面のエッチングス
トップ層としての作用もする。
【００２５】本発明方法では構造化は主として次に記載
する方法で行われるが、それらはプロセスの良好な許容
誤差における最善の解決法を提供する。
する方法で行われるが、それらはプロセスの良好な許容
誤差における最善の解決法を提供する。
【００２６】（１）ポジレジスト処理による間接的構造
化法 この方法ではシリコンを含有するか或はシリル化可能の
フォトレジスト、リフト・オフ可能の中間層及びシリコ
ン不含の有機性誘電体から成る三層系をマスクを介して
露光し、次いでこのレジストを現像並びに場合によって
は気相又は溶液からシリル化し、レジスト構造物を酸素
による反応性イオンエッチング（Ｏ2／ＲＩＥ）により
中間層及び誘電体中に転写させる。その後種層を施し、
フォトレジスト並びに中間層を誘電体に作用しない溶剤
で除去する。
化法 この方法ではシリコンを含有するか或はシリル化可能の
フォトレジスト、リフト・オフ可能の中間層及びシリコ
ン不含の有機性誘電体から成る三層系をマスクを介して
露光し、次いでこのレジストを現像並びに場合によって
は気相又は溶液からシリル化し、レジスト構造物を酸素
による反応性イオンエッチング（Ｏ2／ＲＩＥ）により
中間層及び誘電体中に転写させる。その後種層を施し、
フォトレジスト並びに中間層を誘電体に作用しない溶剤
で除去する。
【００２７】（２）ネガレジスト処理による間接的構造
化法 この方法ではシリル化可能のＴＳＩ（Ｔｏｐ Ｓｕｒｆ
ａｃｅ Ｉｍａｇｉｎｇ）レジスト及びシリコン不含の
有機性誘電体から成る二層系をマスクを介して露光し、
次いでこのレジストを場合によっては気相又は溶液から
シリル化し、レジスト構造物をＯ2／ＲＩＥによる両層
の乾式現像により誘電体中に転写させる。その後種層を
施し、ＴＳＩレジストを誘電体に作用しない溶剤で除去
する。
化法 この方法ではシリル化可能のＴＳＩ（Ｔｏｐ Ｓｕｒｆ
ａｃｅ Ｉｍａｇｉｎｇ）レジスト及びシリコン不含の
有機性誘電体から成る二層系をマスクを介して露光し、
次いでこのレジストを場合によっては気相又は溶液から
シリル化し、レジスト構造物をＯ2／ＲＩＥによる両層
の乾式現像により誘電体中に転写させる。その後種層を
施し、ＴＳＩレジストを誘電体に作用しない溶剤で除去
する。
【００２８】（３）直接的構造化法 この方法では露光で褪食するフォトレジスト（例えば標
準ポジレジスト）及び直接構造化可能の誘電体（例えば
光活性成分としてジアゾナフトキノンを有するポリベン
ズオキサゾール前駆体）から成る二層系をマスクを介し
て露光し、次いでこれらの両層を例えばアルカリ性現像
剤で現像する。その後種層を施し、誘電体には作用しな
い溶剤でフォトレジストを除去する。引続き誘電体を更
に熱処理する。
準ポジレジスト）及び直接構造化可能の誘電体（例えば
光活性成分としてジアゾナフトキノンを有するポリベン
ズオキサゾール前駆体）から成る二層系をマスクを介し
て露光し、次いでこれらの両層を例えばアルカリ性現像
剤で現像する。その後種層を施し、誘電体には作用しな
い溶剤でフォトレジストを除去する。引続き誘電体を更
に熱処理する。
【００２９】しかし構造化はまたフォトレジスト、蒸着
又はスパッタリングによる（例えばアルミニウムから成
る）金属層及びシリコン不含の有機性誘電体から成る三
層系をマスクを介して露光し、次いでレジストを現像
し、金属を（湿式化学により又はハロゲンプラズマ中
で）エッチングする。引続き金属中の構造物をＯ2／Ｒ
ＩＥにより誘電体中に転写させ、その際フォトレジスト
を完全に灰化する。その後種層を施し、金属を適当な酸
又は塩基により除去する。構造化のもう１つの方法で
は、フォトレジスト及び有機性誘電体から成る二層系を
エキシマレーザによりマスクを介して露光し、それによ
り両層の露光された箇所を除去する。その後更に種層を
施し、フォトレジストを溶剤で除去する。
又はスパッタリングによる（例えばアルミニウムから成
る）金属層及びシリコン不含の有機性誘電体から成る三
層系をマスクを介して露光し、次いでレジストを現像
し、金属を（湿式化学により又はハロゲンプラズマ中
で）エッチングする。引続き金属中の構造物をＯ2／Ｒ
ＩＥにより誘電体中に転写させ、その際フォトレジスト
を完全に灰化する。その後種層を施し、金属を適当な酸
又は塩基により除去する。構造化のもう１つの方法で
は、フォトレジスト及び有機性誘電体から成る二層系を
エキシマレーザによりマスクを介して露光し、それによ
り両層の露光された箇所を除去する。その後更に種層を
施し、フォトレジストを溶剤で除去する。
【００３０】上述の構造化法により接触孔も問題なく最
上面から最下面まで層状に形成することができる。即ち
各々の新しい層は良好に平坦化された基層上に施され、
下方の接触孔における反射は問題にならないからであ
る。このことは他の構造化法の場合必ずしも該当しな
い。むしろしばしば接触孔は、トポグラフィを減少させ
反射を回避するために、複数の面を介して段状（いわゆ
る“ｓｔａｉｒ−ｓｔｅｐｐｅｄ−ｖｉａ’ｓ”）に配
設されている。しかしこの処置は接触孔のためにかなり
の所要面積を必要とする。
上面から最下面まで層状に形成することができる。即ち
各々の新しい層は良好に平坦化された基層上に施され、
下方の接触孔における反射は問題にならないからであ
る。このことは他の構造化法の場合必ずしも該当しな
い。むしろしばしば接触孔は、トポグラフィを減少させ
反射を回避するために、複数の面を介して段状（いわゆ
る“ｓｔａｉｒ−ｓｔｅｐｐｅｄ−ｖｉａ’ｓ”）に配
設されている。しかしこの処置は接触孔のためにかなり
の所要面積を必要とする。
【００３１】
【実施例】本発明をそれぞれ導電路のアスペクト比１．
５を有する２層から成るマルチチップ・モジュールの実
施例及び図面に基づき以下に詳述する。
５を有する２層から成るマルチチップ・モジュールの実
施例及び図面に基づき以下に詳述する。
【００３２】図１は上記の構造化法（２）の以下の工程
ａ）〜ｎ）を説明するものである。 ａ）非導電性基板上に誘電体を遠心塗布し、乾燥しかつ
熱処理する工程。 ｂ）誘電体上にシリル化可能のＴＳＩレジストを施し、
乾燥する工程。 ｃ）導電路を形成するためにレジストをマスクを介して
露光する工程。 ｄ）レジストをシリル化し、乾燥する工程。 ｅ）レジスト構造物をＯ2／ＲＩＥによる乾式現像で誘
電体に移行する工程。 ｆ）構造化された表面上に種層を施す工程。 ｇ）レジストをリフト・オフ法で除去する工程。 ｈ）無電流の金属析出により導電路を作る工程。 ｉ）平坦な表面上に誘電体を施し、乾燥する工程。 ｊ）誘電体上にシリル化可能のＴＳＩレジストを施し、
乾燥する工程。 ｋ）スルーホールを作るためにレジストをマスクを介し
て露光する工程。 ｌ）レジストをシリル化し、乾燥する工程。 ｍ）レジスト構造物をＯ2／ＲＩＥ法により乾式現像し
て誘電体中に移行し、熱処理する工程。 ｎ）無電流の金属析出によりスルーホールを作る工程。
ａ）〜ｎ）を説明するものである。 ａ）非導電性基板上に誘電体を遠心塗布し、乾燥しかつ
熱処理する工程。 ｂ）誘電体上にシリル化可能のＴＳＩレジストを施し、
乾燥する工程。 ｃ）導電路を形成するためにレジストをマスクを介して
露光する工程。 ｄ）レジストをシリル化し、乾燥する工程。 ｅ）レジスト構造物をＯ2／ＲＩＥによる乾式現像で誘
電体に移行する工程。 ｆ）構造化された表面上に種層を施す工程。 ｇ）レジストをリフト・オフ法で除去する工程。 ｈ）無電流の金属析出により導電路を作る工程。 ｉ）平坦な表面上に誘電体を施し、乾燥する工程。 ｊ）誘電体上にシリル化可能のＴＳＩレジストを施し、
乾燥する工程。 ｋ）スルーホールを作るためにレジストをマスクを介し
て露光する工程。 ｌ）レジストをシリル化し、乾燥する工程。 ｍ）レジスト構造物をＯ2／ＲＩＥ法により乾式現像し
て誘電体中に移行し、熱処理する工程。 ｎ）無電流の金属析出によりスルーホールを作る工程。
【００３３】例 １ 全面的に厚さ５μｍの銅層を備えている４インチシリコ
ンウェハ上にポリイミド前駆体を誘電体として遠心塗布
し、１００℃で乾燥し、窒素雰囲気下に３５０℃で熱処
理する（層厚９μｍ）。次いで厚さ０．２μｍの二酸化
シリコン層をエッチングストップ層としてスッパタリン
グする。こうして用意されたシリコンウェハは基板とし
て使用される。シリコンウェハの代わりにセラミックス
又はガラス層も基板として使用することができるが、し
かしシリコンウェハは比較的良好な平坦性を有し、シリ
コン技術で一般的な処理装置により保持及び搬送できる
という利点を有する。
ンウェハ上にポリイミド前駆体を誘電体として遠心塗布
し、１００℃で乾燥し、窒素雰囲気下に３５０℃で熱処
理する（層厚９μｍ）。次いで厚さ０．２μｍの二酸化
シリコン層をエッチングストップ層としてスッパタリン
グする。こうして用意されたシリコンウェハは基板とし
て使用される。シリコンウェハの代わりにセラミックス
又はガラス層も基板として使用することができるが、し
かしシリコンウェハは比較的良好な平坦性を有し、シリ
コン技術で一般的な処理装置により保持及び搬送できる
という利点を有する。
【００３４】基板上にポリベンズオキサゾール前駆体
（これに関しては欧州特許出願公開第０２９１７７８号
及び同第０２９１７７９号明細書参照）を遠心塗布し、
１００℃で乾燥し、窒素雰囲気下に３５０℃で熱処理す
る。熱処理により前駆体を塩基耐性の誘電体として作用
するポリベンズオキサゾール（ＰＢＯ）に移行させる。
この物質は２．８の誘電率を有し、層厚は９μｍであ
る。この誘電体上にポリグルタルイミドをベースとする
市販のレジストを遠心塗布し、１８０℃で乾燥後厚さ
０．５μｍのリフト・オフ可能の層が得られる。この層
上に厚さ０．８μｍの無水物基含有ポリマーをベースと
するシリル化可能なレジスト層を遠心塗布し（これに関
しては「エス・ピー・アイ・イー・プロシーディングス
（ＳＰＩＥ Ｐｒｏｃｅｅｄｉｎｇｓ）」、第１２６２
巻（１９９０年）、第５２８〜５３７頁参照）、更に１
００℃で乾燥し、マスクを介して６μｍの幅広の導電路
構造物（この構造物はマスク上で明色）を８０ｍＪ／ｃ
ｍ2で露光し（ズュース（Ｓｕｅｓｓ ＫＧ）社の３５
０ｎｍのマスク「Ａｌｉｇｎｅｒ ＭＡ５６」上で測
定）、水性アルカリ性現像剤（東京オーカ社製の「ＮＭ
Ｄ−Ｗ」２．３８％）中で２分間室温で現像した。こう
して形成されたレジスト構造物を室温で３分間オリゴマ
ーのジアミノシロキサンの水性アルコール溶液中でシリ
ル化（これに関しては「エス・ピー・アイ・イー・プロ
シーディングス（ＳＰＩＥ Ｐｒｏｃｅｅｄｉｎｇ
ｓ）」第１２６２巻（１９９０年）、第５２８〜５３７
頁参照）すると、層厚０．９μｍに成長し、更にプラズ
マエッチング装置（エム・アール・シー（ＭＲＣ）社製
「ＭＩＥ７２０」）により１５分間リフト・オフ層を通
してＰＢＯ層に転写させた（Ｏ2流量２０ｓｃｃｍ、出
力０．８ｋＷ、圧力１．５ｍトル）。その際約３００ｎ
ｍのアンダーエッチングを生じた。引続き構造化された
ＰＢＯ層を有する基板に蒸着装置（バルツァー（Ｂａｌ
ｚｅｒ）社製の「ＵＨＶ／ＭＵ５００」）内でクロムか
ら成る極めて薄い（約３ｎｍ）接着層及び厚さ２０ｎｍ
のパラジウム層を蒸着し、更に超音波浴中でレジスト及
びリフト・オフ層を除去した。無電流の銅浴（銅−ＥＤ
ＴＡ錯体（ＥＤＴＡ＝エチレンジアミンテトラ酢酸）、
ホルムアルデヒド及び水酸化ナトリウム、ｐＨ１２）中
でＰＢＯトレンチ内に７０℃で４時間以内で銅製導電路
を形成する。これはＰＢＯ層の上縁で正確に０．５μｍ
となる。
（これに関しては欧州特許出願公開第０２９１７７８号
及び同第０２９１７７９号明細書参照）を遠心塗布し、
１００℃で乾燥し、窒素雰囲気下に３５０℃で熱処理す
る。熱処理により前駆体を塩基耐性の誘電体として作用
するポリベンズオキサゾール（ＰＢＯ）に移行させる。
この物質は２．８の誘電率を有し、層厚は９μｍであ
る。この誘電体上にポリグルタルイミドをベースとする
市販のレジストを遠心塗布し、１８０℃で乾燥後厚さ
０．５μｍのリフト・オフ可能の層が得られる。この層
上に厚さ０．８μｍの無水物基含有ポリマーをベースと
するシリル化可能なレジスト層を遠心塗布し（これに関
しては「エス・ピー・アイ・イー・プロシーディングス
（ＳＰＩＥ Ｐｒｏｃｅｅｄｉｎｇｓ）」、第１２６２
巻（１９９０年）、第５２８〜５３７頁参照）、更に１
００℃で乾燥し、マスクを介して６μｍの幅広の導電路
構造物（この構造物はマスク上で明色）を８０ｍＪ／ｃ
ｍ2で露光し（ズュース（Ｓｕｅｓｓ ＫＧ）社の３５
０ｎｍのマスク「Ａｌｉｇｎｅｒ ＭＡ５６」上で測
定）、水性アルカリ性現像剤（東京オーカ社製の「ＮＭ
Ｄ−Ｗ」２．３８％）中で２分間室温で現像した。こう
して形成されたレジスト構造物を室温で３分間オリゴマ
ーのジアミノシロキサンの水性アルコール溶液中でシリ
ル化（これに関しては「エス・ピー・アイ・イー・プロ
シーディングス（ＳＰＩＥ Ｐｒｏｃｅｅｄｉｎｇ
ｓ）」第１２６２巻（１９９０年）、第５２８〜５３７
頁参照）すると、層厚０．９μｍに成長し、更にプラズ
マエッチング装置（エム・アール・シー（ＭＲＣ）社製
「ＭＩＥ７２０」）により１５分間リフト・オフ層を通
してＰＢＯ層に転写させた（Ｏ2流量２０ｓｃｃｍ、出
力０．８ｋＷ、圧力１．５ｍトル）。その際約３００ｎ
ｍのアンダーエッチングを生じた。引続き構造化された
ＰＢＯ層を有する基板に蒸着装置（バルツァー（Ｂａｌ
ｚｅｒ）社製の「ＵＨＶ／ＭＵ５００」）内でクロムか
ら成る極めて薄い（約３ｎｍ）接着層及び厚さ２０ｎｍ
のパラジウム層を蒸着し、更に超音波浴中でレジスト及
びリフト・オフ層を除去した。無電流の銅浴（銅−ＥＤ
ＴＡ錯体（ＥＤＴＡ＝エチレンジアミンテトラ酢酸）、
ホルムアルデヒド及び水酸化ナトリウム、ｐＨ１２）中
でＰＢＯトレンチ内に７０℃で４時間以内で銅製導電路
を形成する。これはＰＢＯ層の上縁で正確に０．５μｍ
となる。
【００３５】構造化されたＣｕ／ＰＢＯ層上にポリペン
ズオキサゾール前駆体の第２の層を遠心塗布し、上述の
ようにして乾燥し、熱処理する。その際得られた第２の
ＰＢＯ層（層厚９μｍ）上に上述のようにしてシリル化
可能の０．８μｍ厚のレジスト層を施し、乾燥並びに接
触孔構造物を有するマスクを介して露光し、次いで現像
する。その後得られた孔構造物を上述のようにしてシリ
ル化（層の成長０．９μｍ）し、次いでＰＢＯ層内に移
行させ、その際その下にある銅層に対するエッチング工
程を終了する。エッチング後に残留するレジスト層を３
５０℃の温度で熱処理した後この層は完全に不溶性とな
り、従って露出された接触孔上の表面の酸化銅膜を除去
する酸性エッチング溶液及び接触孔を無電流で銅で満た
す浴剤により腐食されることはない。
ズオキサゾール前駆体の第２の層を遠心塗布し、上述の
ようにして乾燥し、熱処理する。その際得られた第２の
ＰＢＯ層（層厚９μｍ）上に上述のようにしてシリル化
可能の０．８μｍ厚のレジスト層を施し、乾燥並びに接
触孔構造物を有するマスクを介して露光し、次いで現像
する。その後得られた孔構造物を上述のようにしてシリ
ル化（層の成長０．９μｍ）し、次いでＰＢＯ層内に移
行させ、その際その下にある銅層に対するエッチング工
程を終了する。エッチング後に残留するレジスト層を３
５０℃の温度で熱処理した後この層は完全に不溶性とな
り、従って露出された接触孔上の表面の酸化銅膜を除去
する酸性エッチング溶液及び接触孔を無電流で銅で満た
す浴剤により腐食されることはない。
【００３６】接触孔を銅で満たした後第１の面の形成が
終了し、次の層のためのＰＢＯ層の被着及び構造化のプ
ロセスが繰り返される。この層を酸素プラズマ中でエッ
チングする際その下にある熱処理されたレジスト層はエ
ッチングストップ層として作用する。接触孔が第２の面
から第１の面に通じる箇所では先行する構造化の際にシ
リコン含有レジスト層が露出されているので、両面間の
金属の接合は保証される。
終了し、次の層のためのＰＢＯ層の被着及び構造化のプ
ロセスが繰り返される。この層を酸素プラズマ中でエッ
チングする際その下にある熱処理されたレジスト層はエ
ッチングストップ層として作用する。接触孔が第２の面
から第１の面に通じる箇所では先行する構造化の際にシ
リコン含有レジスト層が露出されているので、両面間の
金属の接合は保証される。
【００３７】例 ２ 例１に相応する基板上にそこに記載したようにして誘電
体となる厚さ９μｍのＰＢＯ層を形成する。この誘電体
上に無水物基含有ポリマーをベースとするシリル化可能
の厚さ９μｍのトップレジスト層を施し（これに関して
は「マイクロエレクトロニク・エンジニアリング（Ｍｉ
ｃｒｏｅｌｅｃｔｒｏｎｉｃ Ｅｎｇｉｎｅｅｒｉｎ
ｇ）」第２０巻、（１９９３年）、第３０５〜３１９頁
参照）、次いで適当な方法で乾燥し、導電路構造物（こ
れらの構造物はマスク上で暗色）を有するマスクを介し
て２００ｍＪ／ｃｍ2で露光する。その後上述のように
して２分間室温でシリル化（層の成長０．９μｍ）し、
次いでその際得られた導電路構造物をプラズマエッチン
グ（Ｏ2流量６０ｓｃｃｍ、出力０．９ｋＷ、圧力３ｍ
トル）により１０分間レジスト層を通してＰＢＯ層内に
転写させる。その際約３００ｎｍのアンダーエッチング
が行われる。引続き上述のようにして構造化されたＰＢ
Ｏ層を有する基板にクロム及びパラジウムから成る接着
層を蒸着し、レジストを除去し、ＰＢＯトレンチ内に銅
の無電流析出により銅製導電路を形成する。
体となる厚さ９μｍのＰＢＯ層を形成する。この誘電体
上に無水物基含有ポリマーをベースとするシリル化可能
の厚さ９μｍのトップレジスト層を施し（これに関して
は「マイクロエレクトロニク・エンジニアリング（Ｍｉ
ｃｒｏｅｌｅｃｔｒｏｎｉｃ Ｅｎｇｉｎｅｅｒｉｎ
ｇ）」第２０巻、（１９９３年）、第３０５〜３１９頁
参照）、次いで適当な方法で乾燥し、導電路構造物（こ
れらの構造物はマスク上で暗色）を有するマスクを介し
て２００ｍＪ／ｃｍ2で露光する。その後上述のように
して２分間室温でシリル化（層の成長０．９μｍ）し、
次いでその際得られた導電路構造物をプラズマエッチン
グ（Ｏ2流量６０ｓｃｃｍ、出力０．９ｋＷ、圧力３ｍ
トル）により１０分間レジスト層を通してＰＢＯ層内に
転写させる。その際約３００ｎｍのアンダーエッチング
が行われる。引続き上述のようにして構造化されたＰＢ
Ｏ層を有する基板にクロム及びパラジウムから成る接着
層を蒸着し、レジストを除去し、ＰＢＯトレンチ内に銅
の無電流析出により銅製導電路を形成する。
【００３８】この構造化されたＣｕ／ＰＢＯ層上に、例
１に記載するようにして第２のＰＢＯ層を作る（層厚９
μｍ）。このＰＢＯ層上に厚さ１．２μｍのシリル化可
能のトップレジスト層を施し、前述のようにして乾燥
し、接触孔構造物を有するマスクを介して露光し、シリ
ル化する（層の成長０．９μｍ）。その際得られた構造
物を前述のようにしてＰＢＯ層内に転写させ、その際そ
の下にある銅層に対するエッチング工程を終了する。エ
ッチング後に残留するシリル化されたトップレジスト層
を熱処理することによりこの層は完全に不溶性となる。
接触孔を銅で充填した後適当な方法で更に例１のように
して処理する。
１に記載するようにして第２のＰＢＯ層を作る（層厚９
μｍ）。このＰＢＯ層上に厚さ１．２μｍのシリル化可
能のトップレジスト層を施し、前述のようにして乾燥
し、接触孔構造物を有するマスクを介して露光し、シリ
ル化する（層の成長０．９μｍ）。その際得られた構造
物を前述のようにしてＰＢＯ層内に転写させ、その際そ
の下にある銅層に対するエッチング工程を終了する。エ
ッチング後に残留するシリル化されたトップレジスト層
を熱処理することによりこの層は完全に不溶性となる。
接触孔を銅で充填した後適当な方法で更に例１のように
して処理する。
【００３９】例 ３ 例１に相応する基板上にポリベンズオキサゾール前駆体
（これに関しては欧州特許出願公開第０２９１７７８号
及び第０２９１７７９号明細書参照）及びＮメチルピロ
リドン中のビスフェノールＡ及びジアゾナフトキノン−
５−スルホン酸（感光性成分として）から成るジエステ
ルの溶液の形でレジスト溶液を遠心塗布し、１１０℃で
乾燥する。誘電体用前駆体として使用されるこのレジス
ト上に補助レジストとして作用するもう１つのレジスト
溶液を、ベンジルアルコール及び乳酸エステルから成る
混合物中の市販のクレゾールノボラック及びビスフェノ
ールＡ及びジアゾナフトキノン−５−スルホン酸（感光
性成分として）から成るジエステルの溶液の形で施し、
１００℃で乾燥する。これら２つの重なり合っているレ
ジストを、例１に記載されているようにして８μｍの幅
広の導電路構造物（これらの構造物はマスク上で明色）
をマスクを介して３５０ｍＪ／ｃｍ2で露光し、３分間
室温で現像する（現像剤ＮＭＤ−Ｗ２．１４％、水と
１：１の割合で希釈したもの）。その際下方のレジスト
（若干塩基に可溶性である）をより強く現像すると、約
５００ｎｍのアンダーエッチングができる。引続き構造
化されたレジスト層を有する基板に例１に記載されてい
るようにしてクロムから成る接着層及びパラジウム層を
蒸着し、上方のレジストをイソプロパノールで除去す
る。更にＰＢＯ前駆体である下方のレジストを３５０℃
で窒素雰囲気下に熱処理し、こうしてこの前駆体を塩基
耐性のポリベンズオキサゾールに移行させる（層厚９μ
ｍ、誘電率２．９）。基板を２０秒間例１に記載されて
いるようにして酸素プラズマ中で処理した後表面的に酸
化されたパラジウムを水性還元剤溶液で処理し、更に例
１のようにしてＰＢＯトレンチ内に銅製導電路を形成
し、ＰＢＯ層の上縁と共に正確に０．５μｍの厚さとす
る。
（これに関しては欧州特許出願公開第０２９１７７８号
及び第０２９１７７９号明細書参照）及びＮメチルピロ
リドン中のビスフェノールＡ及びジアゾナフトキノン−
５−スルホン酸（感光性成分として）から成るジエステ
ルの溶液の形でレジスト溶液を遠心塗布し、１１０℃で
乾燥する。誘電体用前駆体として使用されるこのレジス
ト上に補助レジストとして作用するもう１つのレジスト
溶液を、ベンジルアルコール及び乳酸エステルから成る
混合物中の市販のクレゾールノボラック及びビスフェノ
ールＡ及びジアゾナフトキノン−５−スルホン酸（感光
性成分として）から成るジエステルの溶液の形で施し、
１００℃で乾燥する。これら２つの重なり合っているレ
ジストを、例１に記載されているようにして８μｍの幅
広の導電路構造物（これらの構造物はマスク上で明色）
をマスクを介して３５０ｍＪ／ｃｍ2で露光し、３分間
室温で現像する（現像剤ＮＭＤ−Ｗ２．１４％、水と
１：１の割合で希釈したもの）。その際下方のレジスト
（若干塩基に可溶性である）をより強く現像すると、約
５００ｎｍのアンダーエッチングができる。引続き構造
化されたレジスト層を有する基板に例１に記載されてい
るようにしてクロムから成る接着層及びパラジウム層を
蒸着し、上方のレジストをイソプロパノールで除去す
る。更にＰＢＯ前駆体である下方のレジストを３５０℃
で窒素雰囲気下に熱処理し、こうしてこの前駆体を塩基
耐性のポリベンズオキサゾールに移行させる（層厚９μ
ｍ、誘電率２．９）。基板を２０秒間例１に記載されて
いるようにして酸素プラズマ中で処理した後表面的に酸
化されたパラジウムを水性還元剤溶液で処理し、更に例
１のようにしてＰＢＯトレンチ内に銅製導電路を形成
し、ＰＢＯ層の上縁と共に正確に０．５μｍの厚さとす
る。
【００４０】構造化されたＣｕ／ＰＢＯ層上にＰＢＯ前
駆体及び感光性成分から成る上記のレジストの第２層を
遠心塗布し、１１０℃で乾燥する。次に接触孔構造物を
有するマスクを介して前述のようにして３００ｍＪ／ｃ
ｍ2で露光し、２分間室温で現像する。現像工程はその
下にある銅層で停止する。引続きレジストを３５０℃で
窒素雰囲気下に熱処理し、その際ポリベンズオキサゾー
ルが形成される（層厚９μｍ）。露出された接触孔上の
表面的な酸化銅膜を酸性エッチング溶液により除去し、
次いで上述のようにして接触孔に無電流の金属析出によ
り銅を充填する。
駆体及び感光性成分から成る上記のレジストの第２層を
遠心塗布し、１１０℃で乾燥する。次に接触孔構造物を
有するマスクを介して前述のようにして３００ｍＪ／ｃ
ｍ2で露光し、２分間室温で現像する。現像工程はその
下にある銅層で停止する。引続きレジストを３５０℃で
窒素雰囲気下に熱処理し、その際ポリベンズオキサゾー
ルが形成される（層厚９μｍ）。露出された接触孔上の
表面的な酸化銅膜を酸性エッチング溶液により除去し、
次いで上述のようにして接触孔に無電流の金属析出によ
り銅を充填する。
【００４１】接触孔を銅で充填後第１の面の製造を終了
し、この工程を次の面の被着及び構造化のために繰り返
す。これらの層の現像の際下方の熱処理されかつアルカ
リに不溶性のＰＢＯ層はストップ層として使用される。
接触孔が第２の面から第１の面へ通じる箇所には現像後
下方の銅層が露出し、そのため両面間の金属的接続が保
証される。
し、この工程を次の面の被着及び構造化のために繰り返
す。これらの層の現像の際下方の熱処理されかつアルカ
リに不溶性のＰＢＯ層はストップ層として使用される。
接触孔が第２の面から第１の面へ通じる箇所には現像後
下方の銅層が露出し、そのため両面間の金属的接続が保
証される。
【図１】ａ）〜ｎ）は本発明方法によるマルチチップ・
モジュールの製造工程を説明する概略断面図。
モジュールの製造工程を説明する概略断面図。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 // Ｈ０５Ｋ 3/02 Ａ (72)発明者 ジークフリート ビルクレ ドイツ連邦共和国 91315 ヘヒシユタツ ト フアイト‐シユトツス‐シユトラーセ 46 (72)発明者 アルベルト ハンマーシユミツト ドイツ連邦共和国 91056 エルランゲン コブルガーシユトラーセ 47アー (72)発明者 レカイ ゼチ ドイツ連邦共和国 91341 レツテンバツ ハ ワイエルシユトラーセ 14 (72)発明者 トビアス ノル ドイツ連邦共和国 52072 アーヒエン プフアルツグラーフエンシユトラーセ 33 (72)発明者 アン ドウムリン ベルギー国 8020 オーストカンプ シヨ ールドレフ 25／２
Claims (9)
- 【請求項１】 導電路が埋め込まれている誘電性物質か
ら成る成層を有するマルチチップ・モジュールの製造方
法において、 −誘電性物質として≦３の誘電率を有する温度安定で塩
基耐性のポリマーを使用し、これを非導電性基板上に施
し、導電路の無電流かつ自触媒形成のための縁部境界と
して使用し、 −誘電性物質に有機溶剤に可溶の物質から成る層（リフ
ト・オフ層）を備え、 −誘電性物質及びリフト・オフ層を唯一回のリソグラフ
ィ工程で構造化し、その際直接又は間接的に構造化を行
い、誘電性物質中にアスペクト比≧１のトレンチを形成
し、 −誘電性物質又はリフト・オフ層上に蒸着により指向的
に金属種層を施し、 −リフト・オフ層を有機溶剤で除去し、 −トレンチ内に無電流の金属析出により導電路を形成す
ることを特徴とするマルチチップ・モジュールの製造方
法。 - 【請求項２】 誘電性物質及びリフト・オフ層の材料が
感光性であり、直接構造化されることを特徴とする請求
項１記載の方法。 - 【請求項３】 リフト・オフ層の材料としてシリコンを
含むか又はシリル化可能のフォトレジストを使用し、酸
素プラズマ中でのエッチングにより間接的に構造化する
ことを特徴とする請求項１記載の方法。 - 【請求項４】 誘電性物質がポリベンズオキサゾール又
はポリイミドであることを特徴とする請求項１ないし３
の１つに記載の方法。 - 【請求項５】 種層がパラジウムから成ることを特徴と
する請求項１ないし４の１つに記載の方法。 - 【請求項６】 種層の形成前に薄い接着層、特にクロム
から成る接着層を施すことを特徴とする請求項１ないし
５の１つに記載の方法。 - 【請求項７】 トレンチ中に水性金属塩溶液特に銅塩溶
液から金属を析出することを特徴とする請求項１ないし
６の１つに記載の方法。 - 【請求項８】 基板として薄い金属層及び誘電体の薄層
を備えているシリコンウェハを使用することを特徴とす
る請求項１ないし７の１つに記載の方法。 - 【請求項９】 適当な方法でスルーホールを形成するこ
とを特徴とする請求項１ないし８の１つに記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4422345 | 1994-06-27 | ||
| DE4422345.5 | 1994-06-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0818227A true JPH0818227A (ja) | 1996-01-19 |
| JP3630777B2 JP3630777B2 (ja) | 2005-03-23 |
Family
ID=6521543
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17688195A Expired - Lifetime JP3630777B2 (ja) | 1994-06-27 | 1995-06-21 | マルチチップ・モジュールの製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5556812A (ja) |
| EP (1) | EP0690494B1 (ja) |
| JP (1) | JP3630777B2 (ja) |
| DE (1) | DE59510873D1 (ja) |
| FI (1) | FI116867B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007531897A (ja) * | 2003-04-24 | 2007-11-08 | Ａｚエレクトロニックマテリアルズ株式会社 | レジスト組成物およびレジストを除去するための有機溶剤 |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5550405A (en) * | 1994-12-21 | 1996-08-27 | Advanced Micro Devices, Incorporated | Processing techniques for achieving production-worthy, low dielectric, low interconnect resistance and high performance ICS |
| JPH11501457A (ja) * | 1995-08-09 | 1999-02-02 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | 導電体の導体パターンを有する基部を具える装置の製造方法 |
| US6037248A (en) * | 1997-06-13 | 2000-03-14 | Micron Technology, Inc. | Method of fabricating integrated circuit wiring with low RC time delay |
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|---|---|
| JP3630777B2 (ja) | 2005-03-23 |
| EP0690494B1 (de) | 2004-03-17 |
| EP0690494A2 (de) | 1996-01-03 |
| FI953174A0 (fi) | 1995-06-27 |
| DE59510873D1 (de) | 2004-04-22 |
| US5556812A (en) | 1996-09-17 |
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| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071224 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081224 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081224 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091224 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101224 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101224 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111224 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111224 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121224 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131224 Year of fee payment: 9 |
|
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