JPH08185386A - 音響処理用集積回路 - Google Patents

Abstract

(57)【要約】 【目的】 音響信号を処理する音響処理用集積回路に関
し、少ないピン数で複数の機能ブロックの各々に対応し
た外付けメモリを接続できる、最適構成のＬＳＩシステ
ムを提供することを目的とする。 【構成】 ＬＳＩ内の音源ブロック１０７とマイクロコ
ンピュータ１０６は、メモリコントローラ１０５を介し
て、データバス１１１及びアドレスバス１１２を共有す
る。そして、音源ブロック１０７とマイクロコンピュー
タ１０６とで、上記バスに接続されるＲＯＭ１０３又は
ＲＡＭ１０４を共有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電子楽器に用いられる
楽音生成用集積回路等の、音響信号を処理する音響処理
用集積回路に関する。

【０００２】

【従来の技術】従来、電子楽器の楽音生成システム等の
音響処理システムでは、鍵盤やスイッチ等の操作状態の
検出、楽音発生の制御、又は各種エフェクト処理などの
音響処理の設定等は汎用のマイクロコンピュータ（マイ
コン）で行い、実際の楽音波形の生成又はエフェクト処
理等の音響処理は専用の音源ＬＳＩ又はＤＳＰ（信号処
理プロセッサ）等で行っている。また、例えば、音源Ｌ
ＳＩによる波形生成方式としては、外付けのＰＣＭ波形
ＲＯＭから読み出した波形に、フィルタ等の演算処理を
施して楽音波形とするのが一般的である。また、ＤＳＰ
によるエフェクト処理としては、外付けのディレイ用Ｒ
ＡＭに対して波形データをリード及びライトしてエフェ
クト処理された楽音波形を得るのが一般的である。

【０００３】図９に、従来技術のブロック図を示す。図
９において、データバス９１１及びアドレスバス９１２
に接続されるマイクロコンピュータ９０３は、プログラ
ムＲＯＭは内蔵しているが、データ用ＲＯＭ及びワーク
用ＲＡＭは、データバス９１１及びアドレスバス９１２
に、ＲＯＭ９０４及びＲＡＭ９０５として接続されてい
る。マイクロコンピュータ９０３は、マイクロコンピュ
ータ９０３に接続されるスイッチ９０２の設定状態によ
り決定される楽音を、マイクロコンピュータ９０３に接
続される鍵盤９０１の押鍵に応じて発生するように、デ
ータバス９１１に接続される音源ＬＳＩ（ＤＳＰ）９０
７を制御する。音源ＬＳＩ（ＤＳＰ）９０７は、ＰＣＭ
波形データを、ＰＣＭＲＯＭ９０６から、発生されるべ
き音高に応じた歩進幅で読み出し、それを加工して楽音
波形データを生成する。更に、音源ＬＳＩ（ＤＳＰ）９
０７は、生成された楽音波形データを、ディレイ用ＲＡ
Ｍに対してリード及びライトすることにより、所望のエ
フェクト処理を施す。エフェクト処理された楽音波形デ
ータは、Ｄ／Ａ変換器９０８、アンプ９０９を介して、
スピーカ９１０から、楽音として放音される。

【０００４】

【発明が解決しようとする課題】ここで、近年のＬＳＩ
技術の進展により、１チップのＬＳＩ上にマイクロコン
ピュータと音源ブロック等の複数の機能ブロックを集積
させることが可能になっていきた。

【０００５】しかし、その場合においても、大容量のメ
モリはＬＳＩに内蔵できないため、外付け部品として、
マイクロコンピュータ用のＲＯＭ／ＲＡＭ、音源用ＲＯ
Ｍ、及びディレイ用ＲＡＭ等が必要になってしまう。そ
のため、マイクロコンピュータと音源ブロックをそのま
ま１チップ化したのでは、ＬＳＩのピン数が非常に多く
なってしまい、その結果、ＬＳＩの単価のアップ、及び
実装コストのアップを招いてしまうという問題点を有し
ている。

【０００６】本発明の課題は、少ないピン数で複数の機
能ブロックの各々に対応した外付けメモリを接続でき
る、最適構成のＬＳＩシステムを提供することにある。

【０００７】

【課題を解決するための手段】本発明による音響処理用
集積回路は、以下の各回路を内蔵する。まず、音響デー
タを処理するための音響処理回路を内蔵する。この音響
処理回路は、例えば、外部バスに接続され後述するマイ
クロコンピュータ回路がアクセスするデータを混在して
記憶する記憶装置（ＲＯＭ１０３）から波形データを読
み込むことによって音響波形データを生成する回路（音
源ブロック１０７）である。或いは、この音響処理回路
は、外部バスに接続されマイクロコンピュータ回路がア
クセスするデータを混在して記憶する記憶装置（ＲＡＭ
１０４）に対して波形データをリード及びライトするこ
とにより、音響波形データに対して音響処理を実行する
回路（ＤＳＰ５０２）である。

【０００８】次に、音響処理回路を制御するマイクロコ
ンピュータ回路（マイクロコンピュータ１０６）を内蔵
する。そして、マイクロコンピュータ回路から外部バス
に接続される記憶装置に対するメモリアクセスと、音響
処理回路から外部バスに接続され上記記憶装置と同一又
は異なる記憶装置に対するメモリアクセスを制御するメ
モリアクセス制御回路（メモリコントローラ１０５、５
０１）を有する。このメモリアクセス制御回路は、音響
処理回路が外部バスに接続される記憶装置をアクセスし
ていないときには、マイクロコンピュータ回路が外部バ
スに接続される記憶装置をアクセスできる状態に設定
し、音響処理回路が外部バスに接続される記憶装置をア
クセスするときには、所定メモリサイクル（例えば１メ
モリサイクル）の期間だけ、マイクロコンピュータ回路
を停止状態にすると共に音響処理回路が外部バスに接続
される記憶装置をアクセスできる状態に設定する。

【０００９】

【作用】集積回路内の音響処理回路及びマイクロコンピ
ュータ回路は、メモリアクセス制御回路を介して、外部
バスを共有することができる。このため、音響処理回路
とマイクロコンピュータ回路とで、外部バスに接続され
る同一の記憶装置を共有することができ、最小の部品構
成でシステムを構成することができる。

【００１０】

【実施例】以下、図面を参照しながら本発明の実施例に
つき詳細に説明する。 ＜第１の実施例＞図１は、本発明の第１の実施例の全体
ブロック図である。この実施例は、本発明を電子楽器に
適用したものである。

【００１１】破線で囲まれた部分がＬＳＩに１チップ化
された部分である。マイクロコンピュータ１０６は、Ｒ
ＯＭ１０３に内蔵された制御プログラムを、データバス
１１１、アドレスバス１１２、及びメモリコントローラ
１０５を介して読み出し、その制御プログラムに従っ
て、スイッチ１０２、鍵盤１０１を走査して、音源ブロ
ック１０７を制御線群１１３を介して制御する。音源ブ
ロック１０７は、ＰＣＭ波形データを、データバス１１
１、アドレスバス１１２、及びメモリコントローラ１０
５を介してＲＯＭ１０３から、発生されるべき音高に対
応する歩進幅で読み出して、それを加工して楽音波形デ
ータとして出力する。その楽音波形データは、Ｄ／Ａ変
換器１０８、アンプ１０９を介してスピーカ１１０から
楽音として放音される。

【００１２】メモリコントローラ１０５は、通常、マイ
クロコンピュータ１０６から出力されるデータＭＤＢ及
びアドレスＭＡＤを、データバス１１１及びアドレスバ
ス１１２に出力することにより、ＲＯＭ１０３又はＲＡ
Ｍ１０４をアクセスする。この結果、マイクロコンピュ
ータ１０６は、メモリコントローラ１０５を介して、Ｒ
ＯＭ１０３からデータＭＤＢを読み出し、或いは、ＲＡ
Ｍ１０４に対してデータＭＤＢを読み出し又は書き込む
ことができる。

【００１３】一方、音源ブロック１０７は、ＲＯＭ１０
３から波形データを読み出す場合には、リクエスト信号
ＲＥＱをメモリコントローラ１０５に出力する。これを
受けて、メモリコントローラ１０５は、音源ブロック１
０７から出力される波形アドレスＷＡＤを、アドレスバ
ス１１２に出力することにより、ＲＯＭ１０３をアクセ
スする。この結果、音源ブロック１０７は、メモリコン
トローラ１０５を介して、ＲＯＭ１０３から波形データ
ＷＤＴを読み出すことができる。この際、メモリコント
ローラ１０５は、マイクロコンピュータ１０６にウエイ
ト信号ＷＡＩＴ出力する。マイクロコンピュータ１０６
は、ウエイト信号ＷＡＩＴが出力されている間、停止状
態（ＮＯＰ状態）となる。

【００１４】図２は、図１のマイクロコンピュータ１０
６の構成図である。マイクロコンピュータ１０６は、中
央の破線で囲まれたＣＰＵ部と、ＲＡＭ２０３、タイマ
２０６、ポート２０９、及びバスコントローラ２０１に
よって構成される。

【００１５】ＣＰＵ部は、オペコードを保持するための
レジスタ（ＯＰＲ）２０４、ＣＰＵ動作の基本となるス
テートカウンタ（ＳＴＣＮＴ）２０８、インストラクシ
ョンデコーダ（ＩＮＳＤＥＣ）２０５、アンドゲート２
０７、及び算術論理演算を実行する演算ブロック２０２
から構成される。

【００１６】アンドゲート２０７は、図１のメモリコン
トローラ１０５から入力されるウエイト信号ＷＡＩＴが
ハイレベルのアクティブ状態になったときに、クロック
ＣＫ０がクロックＣＫＳＴとしてステートカウンタ２０
８に入力されるのを阻止することにより、ＣＰＵ動作を
ウエイト状態にさせる。

【００１７】図４に、第１の実施例の動作タイミングチ
ャートを示す。図４(a) の基本クロック群において、ク
ロックＸＴＡＬは水晶発振クロックである。クロックＣ
Ｋ０、ＣＫ０Ｄは、クロックＸＴＡＬを分周したクロッ
クである。クロックＴ１、Ｔ２は、クロックＣＫ０を分
周したクロック、クロックＴ１Ｄは、クロックＴ１をク
ロックＣＫ０Ｄの立ち下がりに同期してセットされる特
には図示しないフリップフロップから出力されるクロッ
クである。

【００１８】図４(b) は、図１の音源ブロック１０７か
らリクエスト信号ＲＥＱが出力されていない場合（ロー
レベルの場合）におけるタイミングである。この場合に
は、図２のステートカウンタ２０８には、アンドゲート
２０７を介してクロックＣＫＳＴが常に入力している。
そして、図４(b) の例においては、図４(b) の「ＳＴＡ
ＴＥ」として示されるように、Ｎステート命令の次に２
ステート命令が実行されている。本実施例においては、
各命令の最終ステートにおいてその次に実行される命令
のオペコードがフェッチされるため、メモリサイクルＭ
ＣＹＣＬは図４(b) に示される如くとなる。従って、オ
ペコードを保持するためのレジスタ（ＯＰＲ）２０４の
内容は、それに入力する図４(b) に示されるクロックＣ
ＫＯＰに同期して、図４(b) に示されるように変化す
る。

【００１９】図４(c) は、図２の音源ブロック１０７か
らリクエスト信号ＲＥＱが出力されている場合（ハイレ
ベルの場合）におけるタイミングである。また、図３
は、図１のメモリコントローラ１０５の構成図である。

【００２０】音源ブロック１０７から出力されるリクエ
スト信号ＲＥＱと波形アドレスＷＡＤは、図４(a) 、
(c) に示されるように、クロックＴ１に同期して変化す
る。リクエスト信号ＲＥＱによって図３のアドレスセレ
クタ（ＡＤＳ）３０１が切り替えられ、図４(c) に示さ
れるように、リクエスト信号ＲＥＱがハイレベルの期間
だけ波形アドレスＷＡＤが図１のアドレスバス１１２に
出力される。

【００２１】リクエスト信号ＲＥＱは、図４(a) に示さ
れるクロックＣＫ０Ｄが図３のインバータ３０２によっ
て反転されて得られるクロックによってセットされるフ
リップフロップ（ＦＦ）３０３によって遅延させられ
る。この結果、フリップフロップ３０３から、図１のマ
イクロコンピュータ１０６に、図４(c) に示されるウエ
イト信号ＷＡＩＴが出力される。

【００２２】波形データレジスタ（ＷＶＲ）３０５は、
図４(c) に示されるように、アンドゲート３０４からウ
エイト信号ＷＡＩＴとクロックＴ１ＤとクロックＣＫ０
の論理積の出力として得られるクロックＣＫＷＶに同期
して、図１のＲＯＭ１０３からデータバス１１１を介し
て、波形データＷＤＴを取り込む。

【００２３】一方、図３のフリップフロップ３０３から
ハイレベルのウエイト信号ＷＡＩＴを受信した図２の構
成を有するマイクロコンピュータ１０６では、アンドゲ
ート２０７がクロックＣＫＳＴの出力を阻止する。この
ため、この期間においては、図４(c) の「ＳＴＡＴＥ」
のハッチング部として示されるように、ＣＰＵ動作はＮ
ＯＰ状態となる。なお、マイクロコンピュータ１０６
は、ステートカウンタ２０８に入力されるクロックＣＫ
ＳＴに基づいて動作するため、２ステート分だけＣＰＵ
動作が凍結されることになる。従って、図４(c) の「Ｗ
ＡＶＥ」として示されるように、図１のＲＯＭ１０３に
対するアクセスは、リクエスト信号ＲＥＱがハイレベル
の期間のみ波形データＷＤＴのアクセスとなり、それ以
外の期間ではマイクロコンピュータ１０６による通常の
オペコード等のアクセスとなる。この結果、マイクロコ
ンピュータ１０６に対する最小限のウエイトで、波形デ
ータＷＤＴを音源ブロック１０７に読み込むことができ
る。

【００２４】なお、音源ブロック１０７においては、そ
れが出力するリクエスト信号ＲＥＱと波形アドレスＷＡ
Ｄが図４(a) 、(c) に示されるようにクロックＴ１に同
期するという条件が満たされれば、従来の音源ブロック
をそのまま図１の音源ブロック１０７として使用するこ
とができる。 ＜第２の実施例＞図５は、本発明の第２の実施例の全体
ブロック図である。図５の構成が、図１の第１の実施例
の構成と異なる点は、図１の構成が電子楽器として実現
されているのに対し、図５の構成はＡ／Ｄ変換器５０３
を介して入力される入力音声信号にディレイ効果を付加
するエフェクタとして実現されている点である。そし
て、音源ブロック１０７がＤＳＰ（信号処理プロセッ
サ）５０２に置き換わり、図５のメモリコントローラ５
０１の構成が、図１のメモリコントローラ１０５の構成
と若干異なる。図５において、図１における場合と同じ
番号が付された部分は、図１における場合と同じ機能を
有する。

【００２５】図５において、破線で囲まれた部分がＬＳ
Ｉに１チップ化された部分である。マイクロコンピュー
タ１０６は、ＲＯＭ１０３に内蔵された制御プログラム
を、データバス１１１、アドレスバス１１２、及びメモ
リコントローラ１０５を介して読み出し、その制御プロ
グラムに従って、スイッチ１０２を走査し、ＤＳＰ５０
２を制御線群５０４を介して制御する。ＤＳＰ５０２
は、データバス１１１、アドレスバス１１２、及びメモ
リコントローラ１０５を介してＲＡＭ１０４のディレイ
用エリアから遅延させられた波形データをリードし、新
たな波形データをＲＡＭ１０４のディレイ用エリアにラ
イトすると共に、リードした波形データをＡ／Ｄ変換器
５０３から入力される波形データと混合する。混合され
た波形データは、Ｄ／Ａ変換器１０８、アンプ１０９を
介してスピーカ１１０からエフェクト処理された音声と
して放音される。

【００２６】メモリコントローラ１０５は、通常、マイ
クロコンピュータ１０６から出力されるデータＭＤＢ及
びアドレスＭＡＤを、データバス１１１及びアドレスバ
ス１１２に出力することにより、ＲＯＭ１０３又はＲＡ
Ｍ１０４をアクセスする。この結果、マイクロコンピュ
ータ１０６は、メモリコントローラ１０５を介して、Ｒ
ＯＭ１０３からデータＭＤＢを読み出し、或いは、ＲＡ
Ｍ１０４に対してデータＭＤＢを読み出し又は書き込む
ことができる。

【００２７】一方、ＤＳＰ５０２は、ＲＡＭ１０４に対
して波形データをリード又はライトする場合には、リク
エスト信号ＲＥＱ及びリード又はライトを指示するリー
ド／ライト信号Ｒ／Ｗをメモリコントローラ１０５に出
力する。これを受けて、メモリコントローラ１０５は、
ＤＳＰ５０２から出力される波形アドレスＷＡＤを、ア
ドレスバス１１２に出力することによって、ＲＡＭ１０
４をアクセスする。この結果、ＤＳＰ５０２は、メモリ
コントローラ１０５を介して、ＲＡＭ１０４のディレイ
用エリアに対して波形データをリード又はライトするこ
とができる。この際、メモリコントローラ１０５は、マ
イクロコンピュータ１０６にウエイト信号ＷＡＩＴ出力
する。マイクロコンピュータ１０６は、ウエイト信号Ｗ
ＡＩＴが出力されている間、停止状態（ＮＯＰ状態）と
なる。

【００２８】図１のマイクロコンピュータ１０６の構成
は、第１の実施例に関する図２の構成と同様である。図
７及び図８に、第２の実施例の動作タイミングチャート
を示す。図７及び図８において、第１の実施例に関する
図４における記号と同じ記号が付された信号は、図４の
場合と同じ機能を有する。

【００２９】まず、図７(a) 又は図８(a) の基本クロッ
ク群は、図４(a) の基本クロック群と同じである。次
に、図７(b) は、図５のＤＳＰ５０２からリクエスト信
号ＲＥＱが出力されていない場合（ローレベルの場合）
におけるタイミングであり、図４(b) の場合と同じであ
る。

【００３０】図７(c) は、図２のＤＳＰ５０２からリク
エスト信号ＲＥＱが出力されており（ハイレベルで）、
かつリード／ライト信号Ｒ／Ｗがハイレベルの場合（Ｄ
ＳＰ５０２がＲＡＭ１０４に対してリードアクセスを行
う場合）におけるタイミングである。また、図６は、図
５のメモリコントローラ５０１の構成図である。図６に
おいて、図３における場合と同じ番号が付された部分
は、図３における場合と同じ機能を有する。

【００３１】ＤＳＰ５０２から出力されるリクエスト信
号ＲＥＱ、リード／ライト信号Ｒ／Ｗ、及び波形アドレ
スＷＡＤは、図７(a) 、(c) に示されるように、クロッ
クＴ１に同期して変化する。

【００３２】リクエスト信号ＲＥＱによって図６のアド
レスセレクタ（ＡＤＳ）３０１が切り替えられ、図７
(c) に示されるように、リクエスト信号ＲＥＱがハイレ
ベルの期間だけ波形アドレスＷＡＤが図５のアドレスバ
ス１１２に出力される。

【００３３】リクエスト信号ＲＥＱは、図７(a) に示さ
れるクロックＣＫ０Ｄが図６のインバータ３０２によっ
て反転されて得られるクロックによってセットされるフ
リップフロップ（ＦＦ）３０３によって遅延させられ
る。この結果、フリップフロップ３０３から、図５のマ
イクロコンピュータ１０６に、図７(c) に示されるウエ
イト信号ＷＡＩＴが出力される。

【００３４】波形データレジスタ（ＷＶＲ）３０５は、
図７(c) に示されるように、アンドゲート６０２からウ
エイト信号ＷＡＩＴとクロックＴ１ＤとクロックＣＫ０
とリード／ライト信号Ｒ／Ｗの反転信号の論理積の出力
として得られるクロックＣＫＷＶに同期して、図５のＲ
ＡＭ１０４からデータバス１１１を介して、波形データ
ＷＤＴＩを取り込む。

【００３５】一方、図６のフリップフロップ３０３から
ハイレベルのウエイト信号ＷＡＩＴを受信した図２の構
成を有するマイクロコンピュータ１０６がＮＯＰ状態と
なる動作は、図７(c) に示されるように、第１の実施例
に関する図４(c) の場合と全く同様になる。この結果、
マイクロコンピュータ１０６に対する最小限のウエイト
で、波形データＷＤＴＩをＲＡＭ１０４からＤＳＰ５０
２に読み込むことができる。

【００３６】図８(b) は、図２のＤＳＰ５０２からリク
エスト信号ＲＥＱが出力されており（ハイレベルで）、
かつリード／ライト信号Ｒ／Ｗがローレベルの場合（Ｄ
ＳＰ５０２がＲＡＭ１０４に対してライトアクセスを行
う場合）におけるタイミングである。

【００３７】基本的な動作は、図７(c) のリードアクセ
スの場合と同様であるが、ライトアクセスの場合には、
ローレベルのリード／ライト信号Ｒ／Ｗとローレベルの
クロックＴ１（図８(a) ）に基づいてアンドゲート６０
１から出力されるハイレベル信号に同期してオンとなる
ゲート６０３と、データバス１１１を介して、ＤＳＰ５
０２からＲＡＭ１０４に波形データＷＤＴＯが、図８
(b) の「ＷＲＩＴＥ ＤＡＴＡ」として示されるタイミ
ングで出力される。この波形データＷＤＴＯは、図８
(b) の「ＷＲＢ」として示される信号の立ち上がりタイ
ミングで、ＲＡＭ１０４のディレイ用エリアに書き込ま
れる。図６のフリップフロップ３０３からハイレベルの
ウエイト信号ＷＡＩＴを受信した図２の構成を有するマ
イクロコンピュータ１０６がＮＯＰ状態となる動作は、
図８(b) に示されるように、図８(c)又は第１の実施例
に関する図４(c) の場合と全く同様になる。この結果、
マイクロコンピュータ１０６に対する最小限のウエイト
で、波形データＷＤＴＯをＤＳＰ５０２からＲＡＭ１０
４に書き込むことができる。

【００３８】なお、第１の実施例における音源ブロック
１０７の場合と同様に、第２の実施例におけるＤＳＰ５
０２においては、それが出力するリクエスト信号ＲＥ
Ｑ、リード／ライト信号Ｒ／Ｗ、及び波形アドレスＷＡ
ＤがクロックＴ１に同期するという条件が満たされれ
ば、従来のＤＳＰブロックをそのまま図５のＤＳＰ５０
２として使用することができる。

【００３９】

【発明の効果】本発明によれば、集積回路内の音響処理
回路とマイクロコンピュータ回路は、メモリアクセス制
御回路を介して、外部バスを共有することが可能とな
る。このため、少ないピン数でそれぞれに必要なデータ
を、外部の大容量メモリに保持させることが可能とな
る。

【００４０】この結果、ＬＳＩのピン数が少なく、部品
点数も少ない安価な音響処理システムを実現することが
可能となる。

【図面の簡単な説明】

【図１】第１の実施例の全体ブロック図である。

【図２】マイクロコンピュータ１０６の構成図である。

【図３】メモリコントローラ１０５の構成図である。

【図４】第１の実施例の動作タイミングチャートであ
る。

【図５】第２の実施例の全体ブロック図である。

【図６】メモリコントローラ５０１の構成図である。

【図７】第２の実施例の動作タイミングチャート（その
１）である。

【図８】第２の実施例の動作タイミングチャート（その
２）である。

【図９】従来技術のブロック図である。

【符号の説明】

１０１ 鍵盤 １０２ スイッチ １０３ ＲＯＭ １０４ ＲＡＭ １０５、５０１ メモリコントローラ １０６ マイクロコンピュータ １０７ 音源ブロック １０８ Ｄ／Ａ変換器 １０９ アンプ １１０ スピーカ ２０１ バスコントローラ ２０２ 演算ブロック ２０３ ＲＡＭ ２０４ レジスタ（ＯＰＲ） ２０５ インストラクションデコーダ（ＩＮＳＤＥ
Ｃ） ２０６ タイマ ２０７、６０１、６０２ アンドゲート ２０８ ステートカウンタ（ＳＴＣＮＴ） ２０９ ポート ３０１ アドレスセレクタ（ＡＤＳ） ３０２ インバータ ３０３ フリップフロップ（ＦＦ） ３０４ アンドゲート ３０５ 波形データレジスタ（ＷＶＲ） ５０２ ＤＳＰ ５０３ Ａ／Ｄ変換器 ６０３ ゲート ＭＡＤ アドレス ＭＤＢ データ ＷＡＩＴ ウエイト信号 ＷＡＤ 波形アドレス ＷＤＴ 波形データ ＲＥＱ リクエスト信号 Ｒ／Ｗ リード／ライト信号

Claims (4)

【特許請求の範囲】
1. 【請求項１】 音響データを処理するための音響処理回
   路と、 前記音響処理回路を制御するマイクロコンピュータ回路
   と、 前記マイクロコンピュータ回路から外部バスに接続され
   る記憶装置に対するメモリアクセスと、前記音響処理回
   路から前記外部バスに接続され前記記憶装置と同一又は
   異なる記憶装置に対するメモリアクセスを制御するメモ
   リアクセス制御回路と、 を内蔵することを特徴とする音響処理用集積回路。
2. 【請求項２】 前記メモリアクセス制御回路は、前記音
   響処理回路が前記外部バスに接続される記憶装置をアク
   セスしていないときには、前記マイクロコンピュータ回
   路が前記外部バスに接続される記憶装置をアクセスでき
   る状態に設定し、前記音響処理回路が前記外部バスに接
   続される記憶装置をアクセスするときには、所定メモリ
   サイクルの期間だけ、前記マイクロコンピュータ回路を
   停止状態にすると共に前記音響処理回路が前記外部バス
   に接続される記憶装置をアクセスできる状態に設定す
   る、 ことを特徴とする請求項１に記載の音響処理用集積回
   路。
3. 【請求項３】 前記音響処理回路は、前記外部バスに接
   続され前記マイクロコンピュータ回路がアクセスするデ
   ータを混在して記憶する記憶装置から波形データを読み
   込むことにより音響波形データを生成する、 ことを特徴とする請求項１又は２の何れか１項に記載の
   音響処理用集積回路。
4. 【請求項４】 前記音響処理回路は、前記外部バスに接
   続され前記マイクロコンピュータ回路がアクセスするデ
   ータを混在して記憶する記憶装置に対して波形データを
   リード及びライトすることにより、音響波形データに対
   して音響処理を実行する、 ことを特徴とする請求項１又は２の何れか１項に記載の
   音響処理用集積回路。