JPH1069460A - バス制御装置 - Google Patents
バス制御装置Info
- Publication number
- JPH1069460A JPH1069460A JP8228116A JP22811696A JPH1069460A JP H1069460 A JPH1069460 A JP H1069460A JP 8228116 A JP8228116 A JP 8228116A JP 22811696 A JP22811696 A JP 22811696A JP H1069460 A JPH1069460 A JP H1069460A
- Authority
- JP
- Japan
- Prior art keywords
- central processing
- processing unit
- peripheral device
- access
- access cycle
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Information Transfer Systems (AREA)
Abstract
(57)【要約】
【課題】 中央処理装置とそれに接続される周辺装置を
１チップに集積した場合に、周辺装置のアクセスサイク
ルを使用条件に応じた最適なアクセスサイクルを自動的
に設定する。 【解決手段】 中央処理装置１が疑似アクセス回路５、
７、９を有する周辺装置４、６、８にアクセスを行な
い、周辺装置の疑似アクセス回路５、７、９がデータを
出力するまでの時間を中央処理装置のクロック１４でカ
ウントされるカウンタ２で計測し、その値を各周辺装置
ごとに有するアクセスサイクルレジスタ１０〜１２に設
定する。以後中央処理装置１と各周辺装置４、６、８と
のアクセス時にはレジスタ１０〜１２に設定されたアク
セスサイクルでアクセスを行なう。このアクセスサイク
ル設定動作はリセット解除直後、あるいは中央処理装置
のクロックが切替えられた直後におこなう。
１チップに集積した場合に、周辺装置のアクセスサイク
ルを使用条件に応じた最適なアクセスサイクルを自動的
に設定する。 【解決手段】 中央処理装置１が疑似アクセス回路５、
７、９を有する周辺装置４、６、８にアクセスを行な
い、周辺装置の疑似アクセス回路５、７、９がデータを
出力するまでの時間を中央処理装置のクロック１４でカ
ウントされるカウンタ２で計測し、その値を各周辺装置
ごとに有するアクセスサイクルレジスタ１０〜１２に設
定する。以後中央処理装置１と各周辺装置４、６、８と
のアクセス時にはレジスタ１０〜１２に設定されたアク
セスサイクルでアクセスを行なう。このアクセスサイク
ル設定動作はリセット解除直後、あるいは中央処理装置
のクロックが切替えられた直後におこなう。
Description
【０００１】
【発明の属する技術分野】本発明は中央処理装置（以下
ＣＰＵと称する）を含む半導体集積回路に係わり、特に
半導体集積回路に１チップに集積されたＣＰＵと接続さ
れる周辺装置のＣＰＵからのアクセスサイクルを決定す
るためのバス制御装置に関するものである。
ＣＰＵと称する）を含む半導体集積回路に係わり、特に
半導体集積回路に１チップに集積されたＣＰＵと接続さ
れる周辺装置のＣＰＵからのアクセスサイクルを決定す
るためのバス制御装置に関するものである。
【０００２】
【従来の技術】ＣＰＵとＣＰＵに接続される周辺装置が
１チップに集積された場合に、ＣＰＵから周辺装置への
アクセスサイクルは従来は次の３つの方法で対応してい
た。一つはアクセスサイクル数をソフトウェアで対応す
る方法である。もう一つはハンドシェイクで動作させる
方法がある。最後の一つはハードウェア的に固定化して
設定する方法である。ソフトウェアで対応する方法では
マイコンに搭載しているプログラム（通常は読み出し専
用メモリに書き込まれている）で、固定化して動作させ
ている。この場合通常の仕様では余裕をもってアクセス
サイクルを設定しておくため、集積回路の動作時に、最
適なアクセスサイクルで動作させることができず、リア
ルタイム性を要望される応用分野では性能の向上は図れ
ない。ハンドシェイクで動作させる場合は、各周辺装置
にハンドシェイク用の回路を付加する必要があり、集積
回路の面積増大の原因となる。ハードウェア的に固定し
ておく場合、ソフトウェアでの設定の場合と同じくアク
セスサイクル数を動作状態での最適なものには設定する
のが困難である。また、周辺装置を置き換える場合バス
制御装置も設計し直さなければならず、開発工数の増大
となる。
１チップに集積された場合に、ＣＰＵから周辺装置への
アクセスサイクルは従来は次の３つの方法で対応してい
た。一つはアクセスサイクル数をソフトウェアで対応す
る方法である。もう一つはハンドシェイクで動作させる
方法がある。最後の一つはハードウェア的に固定化して
設定する方法である。ソフトウェアで対応する方法では
マイコンに搭載しているプログラム（通常は読み出し専
用メモリに書き込まれている）で、固定化して動作させ
ている。この場合通常の仕様では余裕をもってアクセス
サイクルを設定しておくため、集積回路の動作時に、最
適なアクセスサイクルで動作させることができず、リア
ルタイム性を要望される応用分野では性能の向上は図れ
ない。ハンドシェイクで動作させる場合は、各周辺装置
にハンドシェイク用の回路を付加する必要があり、集積
回路の面積増大の原因となる。ハードウェア的に固定し
ておく場合、ソフトウェアでの設定の場合と同じくアク
セスサイクル数を動作状態での最適なものには設定する
のが困難である。また、周辺装置を置き換える場合バス
制御装置も設計し直さなければならず、開発工数の増大
となる。
【０００３】
【発明が解決しようとする課題】少なくともＣＰＵとＣ
ＰＵにバス接続された周辺装置を含む１チップに集積さ
れた半導体集積回路では、内蔵されたＣＰＵがバスで接
続された周辺装置へのアクセスサイクルで処理能力が支
配されることがある。例えば、内蔵されたＲＯＭでは高
速での読み出し時間がＣＰＵのマシンサイクルより大き
くなることがある。本来ならば１サイクルアクセスを前
提にしていれば性能を律則することはないが、ＣＰＵの
マシンサイクルが高速化されれば、内蔵されたＲＯＭの
読み出しの速度が追従出来なくなりアクセスに２サイク
ル以上かかるようになる。このように本来１サイクルで
実現することで性能向上を実現してきたが、高速化に対
して追従できる回路と追従できない回路が存在するため
に、周波数に応じたサイクル数の最適化が出来なくな
り、処理能力の向上を阻害する要因となる。
ＰＵにバス接続された周辺装置を含む１チップに集積さ
れた半導体集積回路では、内蔵されたＣＰＵがバスで接
続された周辺装置へのアクセスサイクルで処理能力が支
配されることがある。例えば、内蔵されたＲＯＭでは高
速での読み出し時間がＣＰＵのマシンサイクルより大き
くなることがある。本来ならば１サイクルアクセスを前
提にしていれば性能を律則することはないが、ＣＰＵの
マシンサイクルが高速化されれば、内蔵されたＲＯＭの
読み出しの速度が追従出来なくなりアクセスに２サイク
ル以上かかるようになる。このように本来１サイクルで
実現することで性能向上を実現してきたが、高速化に対
して追従できる回路と追従できない回路が存在するため
に、周波数に応じたサイクル数の最適化が出来なくな
り、処理能力の向上を阻害する要因となる。
【０００４】そこで、本発明は、使用するクロック周波
数などの条件に応じて１チップに集積された内蔵資産の
アクセスサイクルを自動的に最適化を図ることで、処理
能力の劣化を防ぐことを可能とするバス制御装置を提供
することを目的とする。
数などの条件に応じて１チップに集積された内蔵資産の
アクセスサイクルを自動的に最適化を図ることで、処理
能力の劣化を防ぐことを可能とするバス制御装置を提供
することを目的とする。
【０００５】
【課題を解決するための手段】上記の目的を達成するた
め、請求項１の発明はＣＰＵと、前記ＣＰＵからアクセ
ス可能な少なくとも１個以上の周辺装置と、バス制御装
置と、前記ＣＰＵのクロックをカウントするカウンタ装
置を１チップに集積した半導体集積回路において、前記
バス制御装置は前記周辺装置のアクセスサイクルを規定
するアクセスサイクルレジスタを有し、前記ＣＰＵが前
記周辺装置にアクセスを発生したときに、前記周辺装置
は前記ＣＰＵからのアドレスを用いて疑似アクセスを発
生させる経路を有していて、前記周辺装置のデータ出力
に相当するタイミングで制御信号を発生して、前記制御
信号で前記ＣＰＵのクロックでカウントアップされる前
記カウンタ装置のカウント値を前記アクセスサイクルレ
ジスタに書き込み、前記アクセスサイクルレジスタを用
いて前記周辺装置のアクセスサイクルを制御することを
特徴とするバス制御装置である。
め、請求項１の発明はＣＰＵと、前記ＣＰＵからアクセ
ス可能な少なくとも１個以上の周辺装置と、バス制御装
置と、前記ＣＰＵのクロックをカウントするカウンタ装
置を１チップに集積した半導体集積回路において、前記
バス制御装置は前記周辺装置のアクセスサイクルを規定
するアクセスサイクルレジスタを有し、前記ＣＰＵが前
記周辺装置にアクセスを発生したときに、前記周辺装置
は前記ＣＰＵからのアドレスを用いて疑似アクセスを発
生させる経路を有していて、前記周辺装置のデータ出力
に相当するタイミングで制御信号を発生して、前記制御
信号で前記ＣＰＵのクロックでカウントアップされる前
記カウンタ装置のカウント値を前記アクセスサイクルレ
ジスタに書き込み、前記アクセスサイクルレジスタを用
いて前記周辺装置のアクセスサイクルを制御することを
特徴とするバス制御装置である。
【０００６】請求項２の発明はＣＰＵと、前記ＣＰＵか
らアクセス可能な少なくとも１個以上の周辺装置と、バ
ス制御装置と、前記ＣＰＵのクロックをカウントするカ
ウンタ装置を１チップに集積した半導体集積回路におい
て、前記バス制御装置は前記周辺装置のアクセスサイク
ルを規定するアクセスサイクルレジスタを有し、リセッ
ト状態を解除後に直ちに前記ＣＰＵが前記周辺装置にア
クセスを発生して、前記周辺装置は前記ＣＰＵからのア
ドレスを用いて疑似アクセスを発生させる経路を有して
いて、前記周辺装置のデータ出力に相当するタイミング
で制御信号を発生して、前記制御信号で前記ＣＰＵのク
ロックでカウントアップされる前記カウンタ装置のカウ
ント値を前記アクセスサイクルレジスタに書き込み、前
記アクセスサイクルレジスタを用いて前記周辺装置のア
クセスサイクルを制御することを特徴とするバス制御装
置である。
らアクセス可能な少なくとも１個以上の周辺装置と、バ
ス制御装置と、前記ＣＰＵのクロックをカウントするカ
ウンタ装置を１チップに集積した半導体集積回路におい
て、前記バス制御装置は前記周辺装置のアクセスサイク
ルを規定するアクセスサイクルレジスタを有し、リセッ
ト状態を解除後に直ちに前記ＣＰＵが前記周辺装置にア
クセスを発生して、前記周辺装置は前記ＣＰＵからのア
ドレスを用いて疑似アクセスを発生させる経路を有して
いて、前記周辺装置のデータ出力に相当するタイミング
で制御信号を発生して、前記制御信号で前記ＣＰＵのク
ロックでカウントアップされる前記カウンタ装置のカウ
ント値を前記アクセスサイクルレジスタに書き込み、前
記アクセスサイクルレジスタを用いて前記周辺装置のア
クセスサイクルを制御することを特徴とするバス制御装
置である。
【０００７】請求項３の発明はＣＰＵと、前記ＣＰＵか
らアクセス可能な少なくとも１個以上の周辺装置と、バ
ス制御装置と、前記ＣＰＵのクロックをカウントするカ
ウンタ装置を１チップに集積した半導体集積回路におい
て、前記バス制御装置は前記周辺装置のアクセスサイク
ルを規定するアクセスサイクルレジスタを有し、リセッ
ト状態を解除後に直ちに前記ＣＰＵが前記少なくとも１
個以上の周辺装置の共通にアクセスできるアドレスを発
生して、前記周辺装置は前記ＣＰＵからのアドレスを用
いて疑似アクセスを発生させる経路を有していて、前記
周辺装置のデータ出力に相当するタイミングで制御信号
を発生して、前記制御信号で前記ＣＰＵのクロックでカ
ウントアップされる前記カウンタ装置のカウント値を前
記アクセスサイクルレジスタに書き込み、前記アクセス
サイクルレジスタを用いて前記周辺装置のアクセスサイ
クルを制御することを特徴とするバス制御装置である。
らアクセス可能な少なくとも１個以上の周辺装置と、バ
ス制御装置と、前記ＣＰＵのクロックをカウントするカ
ウンタ装置を１チップに集積した半導体集積回路におい
て、前記バス制御装置は前記周辺装置のアクセスサイク
ルを規定するアクセスサイクルレジスタを有し、リセッ
ト状態を解除後に直ちに前記ＣＰＵが前記少なくとも１
個以上の周辺装置の共通にアクセスできるアドレスを発
生して、前記周辺装置は前記ＣＰＵからのアドレスを用
いて疑似アクセスを発生させる経路を有していて、前記
周辺装置のデータ出力に相当するタイミングで制御信号
を発生して、前記制御信号で前記ＣＰＵのクロックでカ
ウントアップされる前記カウンタ装置のカウント値を前
記アクセスサイクルレジスタに書き込み、前記アクセス
サイクルレジスタを用いて前記周辺装置のアクセスサイ
クルを制御することを特徴とするバス制御装置である。
【０００８】請求項４の発明はＣＰＵと、前記ＣＰＵが
第一のバスで接続される少なくとも１個以上の周辺装置
と、前記ＣＰＵと第二のバスで接続される少なくとも１
個以上の周辺装置と、前記第一のバスおよび第二のバス
を制御するバス制御装置と、前記ＣＰＵのクロックをカ
ウントするカウンタ装置を１チップに集積した半導体集
積回路において、前記バス制御装置は前記周辺装置のア
クセスサイクルを規定するアクセスサイクルレジスタを
有し、前記ＣＰＵが前記周辺装置にアクセスを発生した
ときに、前記周辺装置は前記ＣＰＵからのアドレスを用
いて疑似アクセスを発生させる経路を有していて、前記
周辺装置のデータ出力に相当するタイミングで制御信号
を発生して、前記制御信号で前記ＣＰＵのクロックでカ
ウントアップされる前記カウンタ装置のカウント値を前
記アクセスサイクルレジスタに書き込み、前記アクセス
サイクルレジスタを用いて前記周辺装置のアクセスサイ
クルを制御することを特徴とするバス制御装置である。
第一のバスで接続される少なくとも１個以上の周辺装置
と、前記ＣＰＵと第二のバスで接続される少なくとも１
個以上の周辺装置と、前記第一のバスおよび第二のバス
を制御するバス制御装置と、前記ＣＰＵのクロックをカ
ウントするカウンタ装置を１チップに集積した半導体集
積回路において、前記バス制御装置は前記周辺装置のア
クセスサイクルを規定するアクセスサイクルレジスタを
有し、前記ＣＰＵが前記周辺装置にアクセスを発生した
ときに、前記周辺装置は前記ＣＰＵからのアドレスを用
いて疑似アクセスを発生させる経路を有していて、前記
周辺装置のデータ出力に相当するタイミングで制御信号
を発生して、前記制御信号で前記ＣＰＵのクロックでカ
ウントアップされる前記カウンタ装置のカウント値を前
記アクセスサイクルレジスタに書き込み、前記アクセス
サイクルレジスタを用いて前記周辺装置のアクセスサイ
クルを制御することを特徴とするバス制御装置である。
【０００９】請求項５の発明は、動作中に動作周波数を
切り替え可能なＣＰＵと、前記ＣＰＵからアクセス可能
な少なくとも１個以上の周辺装置と、バス制御装置と、
前記ＣＰＵのクロックをカウントするカウンタ装置を１
チップに集積した半導体集積回路において、前記バス制
御装置は前記周辺装置のアクセスサイクルを規定するア
クセスサイクルレジスタを有し、前記ＣＰＵの動作周波
数の変化後直ちに前記カウンタを初期化し、前記ＣＰＵ
が前記周辺装置にアクセスを行い、前記周辺装置は前記
ＣＰＵからのアドレスを用いて疑似アクセスを発生させ
る経路を有していて、前記周辺装置のデータ出力に相当
するタイミングで制御信号を発生して、前記制御信号で
前記ＣＰＵのクロックでカウントアップされる前記カウ
ンタ装置のカウント値を前記アクセスサイクルレジスタ
に書き込み、前記アクセスサイクルレジスタを用いて前
記周辺装置のアクセスサイクルを制御することを特徴と
するバス制御装置である。
切り替え可能なＣＰＵと、前記ＣＰＵからアクセス可能
な少なくとも１個以上の周辺装置と、バス制御装置と、
前記ＣＰＵのクロックをカウントするカウンタ装置を１
チップに集積した半導体集積回路において、前記バス制
御装置は前記周辺装置のアクセスサイクルを規定するア
クセスサイクルレジスタを有し、前記ＣＰＵの動作周波
数の変化後直ちに前記カウンタを初期化し、前記ＣＰＵ
が前記周辺装置にアクセスを行い、前記周辺装置は前記
ＣＰＵからのアドレスを用いて疑似アクセスを発生させ
る経路を有していて、前記周辺装置のデータ出力に相当
するタイミングで制御信号を発生して、前記制御信号で
前記ＣＰＵのクロックでカウントアップされる前記カウ
ンタ装置のカウント値を前記アクセスサイクルレジスタ
に書き込み、前記アクセスサイクルレジスタを用いて前
記周辺装置のアクセスサイクルを制御することを特徴と
するバス制御装置である。
【００１０】上記の構成により、ＣＰＵとＣＰＵにバス
接続された周辺装置を１チップに集積した半導体集積回
路において、ＣＰＵから周辺装置をアクセスする場合に
周辺装置のアクセススピードに応じた最適なアクセスサ
イクルを自動的に設定できるので、特にリアルタイム処
理の最適化を実現することができる。
接続された周辺装置を１チップに集積した半導体集積回
路において、ＣＰＵから周辺装置をアクセスする場合に
周辺装置のアクセススピードに応じた最適なアクセスサ
イクルを自動的に設定できるので、特にリアルタイム処
理の最適化を実現することができる。
【００１１】
【発明の実施の形態】図１は本発明の第一の実施の形態
に係るハードウェア構成を示すブロック図である。１は
ＣＰＵ、２はＣＰＵのクロックを用いてクロック数をカ
ウントするカウンタ、３はＣＰＵに接続されるバスを制
御するバス制御装置、４は第一の周辺装置、６は第二の
周辺装置、８は第三の周辺装置、１０は第一の周辺装置
のアクセスサイクルレジスタ、１１は第二の周辺装置の
アクセスサイクルレジスタ、１２は第三の周辺装置のア
クセスサイクルレジスタである。例えば、図１は第一の
周辺装置４をＲＯＭと、第二の周辺装置６をＲＡＭと、
第三の周辺装置８をＩＯデバイスとし、その各々がＣＰ
Ｕ１にバスを介して接続されている場合を示している。
に係るハードウェア構成を示すブロック図である。１は
ＣＰＵ、２はＣＰＵのクロックを用いてクロック数をカ
ウントするカウンタ、３はＣＰＵに接続されるバスを制
御するバス制御装置、４は第一の周辺装置、６は第二の
周辺装置、８は第三の周辺装置、１０は第一の周辺装置
のアクセスサイクルレジスタ、１１は第二の周辺装置の
アクセスサイクルレジスタ、１２は第三の周辺装置のア
クセスサイクルレジスタである。例えば、図１は第一の
周辺装置４をＲＯＭと、第二の周辺装置６をＲＡＭと、
第三の周辺装置８をＩＯデバイスとし、その各々がＣＰ
Ｕ１にバスを介して接続されている場合を示している。
【００１２】ＣＰＵ１はそれぞれの周辺装置４、６、８
に疑似アクセスを発生させるためのアドレスを発行し
て、周辺装置４、６、８のアクセスを行なう。一方、カ
ウンタ２はＣＰＵ１のクロック１４によってカウントア
ップされる。アドレスを発行したサイクルではカウンタ
の値は”０”であるが、１クロックサイクルに同期し
て、カウントアップが行なわれる。このカウンタの値が
それぞれの周辺装置のアクセスサイクルを定義すること
になる。各周辺装置４、６、８で疑似アクセスによって
生成される制御信号２０、２１、２２は各周辺装置のア
クセスサイクルレジスタ１０、１１、１２にそれぞれ送
られてカウンタ２のカウント値２３の読み込みクロック
として使われる。制御信号は各周辺装置４、６、８によ
って通常のＣＰＵ１からのアクセスパスと同等の回路構
成で作成された疑似アクセス回路５、７、９を付加して
いるため、読みだしアクセスに対して本来のデータ出力
と同じタイミングで該制御信号を発生することができ
る。これによって、ＣＰＵ１からのアクセスに対して使
用条件での最適なアクセスサイクル数を規定することが
できる。バス制御装置３では各周辺装置のアクセスサイ
クルレジスタ１０、１１、１２の値１７、１８、１９を
基にバス制御信号１６を発生して、ＣＰＵ１と各周辺装
置４、６、８とのデータ転送の制御を効率よく実行して
いる。
に疑似アクセスを発生させるためのアドレスを発行し
て、周辺装置４、６、８のアクセスを行なう。一方、カ
ウンタ２はＣＰＵ１のクロック１４によってカウントア
ップされる。アドレスを発行したサイクルではカウンタ
の値は”０”であるが、１クロックサイクルに同期し
て、カウントアップが行なわれる。このカウンタの値が
それぞれの周辺装置のアクセスサイクルを定義すること
になる。各周辺装置４、６、８で疑似アクセスによって
生成される制御信号２０、２１、２２は各周辺装置のア
クセスサイクルレジスタ１０、１１、１２にそれぞれ送
られてカウンタ２のカウント値２３の読み込みクロック
として使われる。制御信号は各周辺装置４、６、８によ
って通常のＣＰＵ１からのアクセスパスと同等の回路構
成で作成された疑似アクセス回路５、７、９を付加して
いるため、読みだしアクセスに対して本来のデータ出力
と同じタイミングで該制御信号を発生することができ
る。これによって、ＣＰＵ１からのアクセスに対して使
用条件での最適なアクセスサイクル数を規定することが
できる。バス制御装置３では各周辺装置のアクセスサイ
クルレジスタ１０、１１、１２の値１７、１８、１９を
基にバス制御信号１６を発生して、ＣＰＵ１と各周辺装
置４、６、８とのデータ転送の制御を効率よく実行して
いる。
【００１３】各周辺装置へのアクセス順序については次
のような方法がある。第一の方法は、ＣＰＵ１から転送
されるアドレスが最初に第一の周辺装置４に対して行な
い、第一の周辺装置４の疑似アクセスに対する制御信号
２０がアクセスサイクルレジスタ１０に戻ってきた時点
で、第二の周辺装置６に対してのアドレスをＣＰＵ１が
発行して、第二の周辺装置６の疑似アクセスに対する制
御信号２１がアクセスサイクルレジスタ１１に戻ってき
た時点で、第三の周辺装置８に対してのアドレスをＣＰ
Ｕ１が発行して、第三の周辺装置８の疑似アクセスに対
する制御信号２２がアクセスサイクルレジスタ１２に戻
ってきた時点で、アクセスサイクルレジスタ１０、１
１、１２の設定の完了して、通常の動作に移行すること
が可能である。このように、各周辺装置毎に個別に疑似
アクセスを発生させて、シーケンシャルにアクセスサイ
クルレジスタを順次設定する方法である。
のような方法がある。第一の方法は、ＣＰＵ１から転送
されるアドレスが最初に第一の周辺装置４に対して行な
い、第一の周辺装置４の疑似アクセスに対する制御信号
２０がアクセスサイクルレジスタ１０に戻ってきた時点
で、第二の周辺装置６に対してのアドレスをＣＰＵ１が
発行して、第二の周辺装置６の疑似アクセスに対する制
御信号２１がアクセスサイクルレジスタ１１に戻ってき
た時点で、第三の周辺装置８に対してのアドレスをＣＰ
Ｕ１が発行して、第三の周辺装置８の疑似アクセスに対
する制御信号２２がアクセスサイクルレジスタ１２に戻
ってきた時点で、アクセスサイクルレジスタ１０、１
１、１２の設定の完了して、通常の動作に移行すること
が可能である。このように、各周辺装置毎に個別に疑似
アクセスを発生させて、シーケンシャルにアクセスサイ
クルレジスタを順次設定する方法である。
【００１４】第二の方法は、アクセスサイクルを規定す
るために疑似アクセスのための共通のアドレス空間を定
義する場合である。この場合は、各周辺装置４、６、８
が共通にアクセスされるアドレス空間を有していて同時
にアクセスされる。図２は周辺装置のメモリアップを示
している。各周辺装置４、６、８の本来使用するアドレ
ス空間は異なっているが、ある特定のアドレス空間２７
に対して同時アクセスが可能な設定にしている。ＣＰＵ
１から各周辺装置４、６、８を共通にアクセスできるア
ドレス空間２７の中のアドレスを発行して、同時にアク
セスが行なわれる。各周辺装置４、６、８ではアクセス
に応じ、出力されるデータは疑似アクセスのタイミング
を規定している信号になる。
るために疑似アクセスのための共通のアドレス空間を定
義する場合である。この場合は、各周辺装置４、６、８
が共通にアクセスされるアドレス空間を有していて同時
にアクセスされる。図２は周辺装置のメモリアップを示
している。各周辺装置４、６、８の本来使用するアドレ
ス空間は異なっているが、ある特定のアドレス空間２７
に対して同時アクセスが可能な設定にしている。ＣＰＵ
１から各周辺装置４、６、８を共通にアクセスできるア
ドレス空間２７の中のアドレスを発行して、同時にアク
セスが行なわれる。各周辺装置４、６、８ではアクセス
に応じ、出力されるデータは疑似アクセスのタイミング
を規定している信号になる。
【００１５】第三の方法は、上記の疑似アクセスサイク
ルに入るシーケンスについて述べる。ＣＰＵ１はリセッ
ト状態から、リセット信号を解除した段階で動作状態に
移行するが、リセット解除後に直ちに疑似アクセスを発
生させるアドレスを生成する。各周辺装置は図中のよう
にアクセスに応じた制御信号を出力し、アクセスサイク
ルレジスタを設定する。例えば図３において、第一の周
辺装置の制御信号が出力された際、カウンタの値は
「２」であるため、アクセスサイクルレジスタ１０には
「２」が設定される。同様に図中の例では第二の周辺装
置、第三の周辺装置のアクセスサイクルレジスタにはそ
れぞれ「３」、「４」の値が設定される。このようにし
ておけば、リセット状態の解除から初期設定の段階でア
クセスサイクルレジスタ１０、１１、１２の設定が可能
になり、動作状態ではＣＰＵ１から周辺装置４、６、８
へのアクセスが使用条件に応じて最適なサイクル数で動
作することができるため、処理能力の向上が図れると共
に、ユーザが集積回路内部の周辺装置４、６、８に対す
るアクセスサイクル数を考慮する必要がないのでプログ
ラム開発が容易に行なうことができる。
ルに入るシーケンスについて述べる。ＣＰＵ１はリセッ
ト状態から、リセット信号を解除した段階で動作状態に
移行するが、リセット解除後に直ちに疑似アクセスを発
生させるアドレスを生成する。各周辺装置は図中のよう
にアクセスに応じた制御信号を出力し、アクセスサイク
ルレジスタを設定する。例えば図３において、第一の周
辺装置の制御信号が出力された際、カウンタの値は
「２」であるため、アクセスサイクルレジスタ１０には
「２」が設定される。同様に図中の例では第二の周辺装
置、第三の周辺装置のアクセスサイクルレジスタにはそ
れぞれ「３」、「４」の値が設定される。このようにし
ておけば、リセット状態の解除から初期設定の段階でア
クセスサイクルレジスタ１０、１１、１２の設定が可能
になり、動作状態ではＣＰＵ１から周辺装置４、６、８
へのアクセスが使用条件に応じて最適なサイクル数で動
作することができるため、処理能力の向上が図れると共
に、ユーザが集積回路内部の周辺装置４、６、８に対す
るアクセスサイクル数を考慮する必要がないのでプログ
ラム開発が容易に行なうことができる。
【００１６】第四の方法ではクロックの周波数が切替え
可能な場合について述べる。ＣＰＵのクロック周波数を
動作状態で変更する場合が携帯機器などで見られるが、
割り込みなどの入力がない場合には低速クロックで動作
させ、何らかの処理を実行する場合は高速クロックに切
り替えることが行なわれている。これは、動作状態での
消費電力を削減する有効な手段である。図４にはクロッ
クが高速から低速に切替えられた場合のシーケンスを示
している。クロックが切り替わる際に、クロック切替え
制御信号が出力される。この直後にカウンタ２を初期化
し、一旦、共通のアドレス空間２７をアクセスして疑似
アクセスを発生させて実施例３と同様のシーケンスでそ
れぞれのクロック周波数に応じたアクセスサイクルを規
定してから、実際の動作状態に移行することでクロック
周波数に応じた最適なアクセスサイクルが自動的に設定
可能である。
可能な場合について述べる。ＣＰＵのクロック周波数を
動作状態で変更する場合が携帯機器などで見られるが、
割り込みなどの入力がない場合には低速クロックで動作
させ、何らかの処理を実行する場合は高速クロックに切
り替えることが行なわれている。これは、動作状態での
消費電力を削減する有効な手段である。図４にはクロッ
クが高速から低速に切替えられた場合のシーケンスを示
している。クロックが切り替わる際に、クロック切替え
制御信号が出力される。この直後にカウンタ２を初期化
し、一旦、共通のアドレス空間２７をアクセスして疑似
アクセスを発生させて実施例３と同様のシーケンスでそ
れぞれのクロック周波数に応じたアクセスサイクルを規
定してから、実際の動作状態に移行することでクロック
周波数に応じた最適なアクセスサイクルが自動的に設定
可能である。
【００１７】
【発明の効果】上述のように、本発明によれば、ＣＰＵ
からアクセスされる周辺装置がアクセスサイクル数とし
て使用条件（温度、電圧など）に応じて最適なアクセス
数を自動的に設定することが可能であり、これによって
処理性能の向上を実現することができる。さらに、ユー
ザが集積回路内部の周辺装置に対するアクセスサイクル
数を配慮する必要がないのでプログラム開発が容易に行
なうことができる。
からアクセスされる周辺装置がアクセスサイクル数とし
て使用条件（温度、電圧など）に応じて最適なアクセス
数を自動的に設定することが可能であり、これによって
処理性能の向上を実現することができる。さらに、ユー
ザが集積回路内部の周辺装置に対するアクセスサイクル
数を配慮する必要がないのでプログラム開発が容易に行
なうことができる。
【図１】本発明の第一の実施の形態に係るアクセスサイ
クル決定装置の構成図
クル決定装置の構成図
【図２】本発明のアドレス空間マップの一例を示した図
【図３】本発明の一例となる動作タイミング図
【図４】本発明の他の例となる動作タイミング図
１ 中央処理装置 ２ カウンタ ３ バス制御装置 ４ 第一の周辺装置 ６ 第二の周辺装置 ８ 第三の周辺装置 １０ 第一の周辺装置のアクセスサイクルレジスタ １１ 第二の周辺装置のアクセスサイクルレジスタ １２ 第三の周辺装置のアクセスサイクルレジスタ ５ 第一の周辺装置の疑似アクセス発生部 ７ 第二の周辺装置の疑似アクセス発生部 ９ 第三の周辺装置の疑似アクセス発生部 ２０ 第一の周辺装置の疑似アクセスに対する制御信号 ２１ 第二の周辺装置の疑似アクセスに対する制御信号 ２２ 第三の周辺装置の疑似アクセスに対する制御信号
Claims (5)
- 【請求項１】 中央処理装置と、前記中央処理装置から
アクセス可能な少なくとも１個以上の周辺装置と、バス
制御装置と、前記中央処理装置のクロックをカウントす
るカウンタ装置を１チップに集積した半導体集積回路に
おいて、前記バス制御装置は前記周辺装置のアクセスサ
イクルを規定するアクセスサイクルレジスタを有し、前
記中央処理装置が前記周辺装置にアクセスを発生したと
きに、前記周辺装置は前記中央処理装置からのアドレス
を用いて疑似アクセスを発生させる経路を有していて、
前記周辺装置のデータ出力に相当するタイミングで制御
信号を発生して、前記制御信号で前記中央処理装置のク
ロックでカウントアップされる前記カウンタ装置のカウ
ント値を前記アクセスサイクルレジスタに書き込み、前
記アクセスサイクルレジスタを用いて前記周辺装置のア
クセスサイクルを制御することを特徴とするバス制御装
置。 - 【請求項２】 中央処理装置と、前記中央処理装置から
アクセス可能な少なくとも１個以上の周辺装置と、バス
制御装置と、前記中央処理装置のクロックをカウントす
るカウンタ装置を１チップに集積した半導体集積回路に
おいて、前記バス制御装置は前記周辺装置のアクセスサ
イクルを規定するアクセスサイクルレジスタを有し、リ
セット状態を解除後に直ちに前記中央処理装置が前記周
辺装置にアクセスを発生して、前記周辺装置は前記中央
処理装置からのアドレスを用いて疑似アクセスを発生さ
せる経路を有していて、前記周辺装置のデータ出力に相
当するタイミングで制御信号を発生して、前記制御信号
で前記中央処理装置のクロックでカウントアップされる
前記カウンタ装置のカウント値を前記アクセスサイクル
レジスタに書き込み、前記アクセスサイクルレジスタを
用いて前記周辺装置のアクセスサイクルを制御すること
を特徴とするバス制御装置。 - 【請求項３】 中央処理装置と、前記中央処理装置から
アクセス可能な少なくとも１個以上の周辺装置と、バス
制御装置と、前記中央処理装置のクロックをカウントす
るカウンタ装置を１チップに集積した半導体集積回路に
おいて、前記バス制御装置は前記周辺装置のアクセスサ
イクルを規定するアクセスサイクルレジスタを有し、リ
セット状態を解除後に直ちに前記中央処理装置が前記少
なくとも１個以上の周辺装置の共通にアクセスできるア
ドレスを発生して、前記周辺装置は前記中央処理装置か
らのアドレスを用いて疑似アクセスを発生させる経路を
有していて、前記周辺装置のデータ出力に相当するタイ
ミングで制御信号を発生して、前記制御信号で前記中央
処理装置のクロックでカウントアップされる前記カウン
タ装置のカウント値を前記アクセスサイクルレジスタに
書き込み、前記アクセスサイクルレジスタを用いて前記
周辺装置のアクセスサイクルを制御することを特徴とす
るバス制御装置。 - 【請求項４】 中央処理装置と、前記中央処理装置が第
一のバスで接続される少なくとも１個以上の周辺装置
と、前記中央処理装置と第二のバスで接続される少なく
とも１個以上の周辺装置と、前記第一のバスおよび第二
のバスを制御するバス制御装置と、前記中央処理装置の
クロックをカウントするカウンタ装置を１チップに集積
した半導体集積回路において、前記バス制御装置は前記
周辺装置のアクセスサイクルを規定するアクセスサイク
ルレジスタを有し、前記中央処理装置が前記周辺装置に
アクセスを発生したときに、前記周辺装置は前記中央処
理装置からのアドレスを用いて疑似アクセスを発生させ
る経路を有していて、前記周辺装置のデータ出力に相当
するタイミングで制御信号を発生して、前記制御信号で
前記中央処理装置のクロックでカウントアップされる前
記カウンタ装置のカウント値を前記アクセスサイクルレ
ジスタに書き込み、前記アクセスサイクルレジスタを用
いて前記周辺装置のアクセスサイクルを制御することを
特徴とするバス制御装置。 - 【請求項５】 動作中に動作周波数を切り替えることの
可能な中央処理装置と、前記中央処理装置からアクセス
可能な少なくとも１個以上の周辺装置と、バス制御装置
と、前記中央処理装置のクロックをカウントするカウン
タ装置を１チップに集積した半導体集積回路において、
前記バス制御装置は前記周辺装置のアクセスサイクルを
規定するアクセスサイクルレジスタを有し、前記中央処
理装置の動作周波数の変化後直ちに前記カウンタ装置を
初期化し、前記中央処理装置が前記周辺装置にアクセス
を行い、前記周辺装置は前記中央処理装置からのアドレ
スを用いて疑似アクセスを発生させる経路を有してい
て、前記周辺装置のデータ出力に相当するタイミングで
制御信号を発生して、前記制御信号で前記中央処理装置
のクロックでカウントアップされる前記カウンタ装置の
カウント値を前記アクセスサイクルレジスタに書き込
み、前記アクセスサイクルレジスタを用いて前記周辺装
置のアクセスサイクルを制御することを特徴とするバス
制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8228116A JPH1069460A (ja) | 1996-08-29 | 1996-08-29 | バス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8228116A JPH1069460A (ja) | 1996-08-29 | 1996-08-29 | バス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1069460A true JPH1069460A (ja) | 1998-03-10 |
Family
ID=16871463
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8228116A Pending JPH1069460A (ja) | 1996-08-29 | 1996-08-29 | バス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1069460A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003099397A (ja) * | 2001-09-21 | 2003-04-04 | Pacific Design Kk | データ処理システム |
-
1996
- 1996-08-29 JP JP8228116A patent/JPH1069460A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003099397A (ja) * | 2001-09-21 | 2003-04-04 | Pacific Design Kk | データ処理システム |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4870562A (en) | Microcomputer capable of accessing internal memory at a desired variable access time | |
| US8531893B2 (en) | Semiconductor device and data processor | |
| JP3638271B2 (ja) | 情報処理装置 | |
| US5832251A (en) | Emulation device | |
| JP3467631B2 (ja) | ロジックｌｓｉ | |
| JPH04233059A (ja) | 情報処理装置 | |
| US20070038795A1 (en) | Asynchronous bus interface and processing method thereof | |
| US6604163B1 (en) | Interconnection of digital signal processor with program memory and external devices using a shared bus interface | |
| JPH1069460A (ja) | バス制御装置 | |
| JP4176920B2 (ja) | データ処理装置 | |
| US6076170A (en) | Method and apparatus for selectively programming access time in a data processor | |
| US10180847B2 (en) | Circuitry for configuring entities | |
| JPH11306074A (ja) | 情報処理装置 | |
| JP3028779B2 (ja) | 半導体装置 | |
| JP3245903B2 (ja) | 半導体周辺デバイス | |
| JP2912090B2 (ja) | タイムスロットインタチェンジ回路 | |
| JPH0542525Y2 (ja) | ||
| US6154820A (en) | Arrangement for storing program instructions and data in a memory device and method therefor | |
| JP4062478B2 (ja) | デバイスアクセス方法 | |
| JP3366235B2 (ja) | データ読み出し制御装置 | |
| US5943492A (en) | Apparatus and method for generating external interface signals in a microprocessor | |
| JPH0333934A (ja) | レジスタ退避復帰方式 | |
| JPS6014435B2 (ja) | 記憶装置 | |
| US20020166076A1 (en) | Method and device for accessing components | |
| JP3134811B2 (ja) | データ処理装置 |