JPH08186253A - 低雑音半導体装置およびその製造方法 - Google Patents
低雑音半導体装置およびその製造方法Info
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- JPH08186253A JPH08186253A JP32635994A JP32635994A JPH08186253A JP H08186253 A JPH08186253 A JP H08186253A JP 32635994 A JP32635994 A JP 32635994A JP 32635994 A JP32635994 A JP 32635994A JP H08186253 A JPH08186253 A JP H08186253A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 微細化によっても十分に１／ｆノイズを低減
することのできる半導体装置を提供する。 【構成】 シリコン基板１０の表面から離れて不純物拡
散塊１４ａ、１５ａを形成し、この不純物拡散塊１４
ａ、１５ａをソース領域１４およびドレイン領域１５と
する。ソース領域１４およびドレイン領域１５間では、
キャリアがゲート絶縁膜１６に接することなく伝導する
ため、１／ｆノイズが低減される。
することのできる半導体装置を提供する。 【構成】 シリコン基板１０の表面から離れて不純物拡
散塊１４ａ、１５ａを形成し、この不純物拡散塊１４
ａ、１５ａをソース領域１４およびドレイン領域１５と
する。ソース領域１４およびドレイン領域１５間では、
キャリアがゲート絶縁膜１６に接することなく伝導する
ため、１／ｆノイズが低減される。
Description
【０００１】
【産業上の利用分野】本発明は、例えばセンサの初段増
幅器に使用される半導体装置に関し、特に、ゲート電極
に印加されるゲート電圧を調整することによってソース
領域およびドレイン領域間の電流量を制御する半導体装
置およびその製造方法に関する。
幅器に使用される半導体装置に関し、特に、ゲート電極
に印加されるゲート電圧を調整することによってソース
領域およびドレイン領域間の電流量を制御する半導体装
置およびその製造方法に関する。
【０００２】
【従来の技術】一般に、ＭＯＳ電界効果トランジスタ
（以下「ＭＯＳＦＥＴ」という。）は、図６に示すよう
に、例えば第１導電型のｎ型半導体基板１０１を備え
る。半導体基板１０１は、素子分離用酸化膜１０２によ
って複数の領域に分割され、分割された領域に、半導体
基板１０１内でキャリアを伝導するためのチャネル１０
３を形成するチャネル領域１０４と、このチャネル領域
１０４を挟んで半導体基板１０１内に形成される第２導
電型のｐ型ソース領域１０５およびｐ型ドレイン領域１
０６とが形成されている。チャネル領域１０４の表面に
は、ゲート酸化膜１０７を介してゲート電極１０８が設
けられる。チャネル領域１０４では、半導体基板１０１
の表面、すなわち、ゲート酸化膜１０７との界面に接す
るようにチャネル１０３が形成され、このチャネル１０
３によってソース領域１０５およびドレイン領域１０６
間を電流が流れる。
（以下「ＭＯＳＦＥＴ」という。）は、図６に示すよう
に、例えば第１導電型のｎ型半導体基板１０１を備え
る。半導体基板１０１は、素子分離用酸化膜１０２によ
って複数の領域に分割され、分割された領域に、半導体
基板１０１内でキャリアを伝導するためのチャネル１０
３を形成するチャネル領域１０４と、このチャネル領域
１０４を挟んで半導体基板１０１内に形成される第２導
電型のｐ型ソース領域１０５およびｐ型ドレイン領域１
０６とが形成されている。チャネル領域１０４の表面に
は、ゲート酸化膜１０７を介してゲート電極１０８が設
けられる。チャネル領域１０４では、半導体基板１０１
の表面、すなわち、ゲート酸化膜１０７との界面に接す
るようにチャネル１０３が形成され、このチャネル１０
３によってソース領域１０５およびドレイン領域１０６
間を電流が流れる。
【０００３】このＭＯＳＦＥＴを用いてセンサの初段増
幅器を構成すると、大きな１／ｆノイズが発生すること
が知られている。センサが低い周波数の信号を高感度に
検知する必要がある場合、センサの初段増幅器にはＳ／
Ｎ比（信号対ノイズ比）の向上が求められる。したがっ
て、ＭＯＳＦＥＴの１／ｆを低減する必要がある。しか
も、半導体装置を高集積化すべくＭＯＳＦＥＴを微細化
すると、一般に１／ｆノイズが増大する。すなわち、セ
ンサとその信号処理回路を高集積化したセンサデバイス
を実現するには、初段増幅器を構成するトランジスタの
低ノイズ化が極めて重要な技術となりつつある。
幅器を構成すると、大きな１／ｆノイズが発生すること
が知られている。センサが低い周波数の信号を高感度に
検知する必要がある場合、センサの初段増幅器にはＳ／
Ｎ比（信号対ノイズ比）の向上が求められる。したがっ
て、ＭＯＳＦＥＴの１／ｆを低減する必要がある。しか
も、半導体装置を高集積化すべくＭＯＳＦＥＴを微細化
すると、一般に１／ｆノイズが増大する。すなわち、セ
ンサとその信号処理回路を高集積化したセンサデバイス
を実現するには、初段増幅器を構成するトランジスタの
低ノイズ化が極めて重要な技術となりつつある。
【０００４】
【発明が解決しようとする課題】１／ｆノイズは、半導
体基板表面にゲート酸化膜を形成する際などに発生する
半導体基板表面の乱れに起因すると考えられている。こ
のため、ＭＯＳＦＥＴの１／ｆノイズを低減すべく、チ
ャネルを半導体基板表面から引き離す試みが行われてい
るが、いずれの方法にも問題がある。
体基板表面にゲート酸化膜を形成する際などに発生する
半導体基板表面の乱れに起因すると考えられている。こ
のため、ＭＯＳＦＥＴの１／ｆノイズを低減すべく、チ
ャネルを半導体基板表面から引き離す試みが行われてい
るが、いずれの方法にも問題がある。
【０００５】例えば、ゲート電極に一定電圧を印加し
て、半導体基板におけるゲート酸化膜との界面付近を空
乏化する方法があるが、この方法では、ゲートに印加す
る電圧を新設しなければならず、回路構成や動作条件が
複雑となる。したがって、半導体装置の高集積化、製造
コストの低減化の観点から好ましくない。
て、半導体基板におけるゲート酸化膜との界面付近を空
乏化する方法があるが、この方法では、ゲートに印加す
る電圧を新設しなければならず、回路構成や動作条件が
複雑となる。したがって、半導体装置の高集積化、製造
コストの低減化の観点から好ましくない。
【０００６】また、図７に示すように、チャネル領域１
０４に半導体基板１０１とは反対導電型のｐ型埋め込み
層１０９を形成し、ゲート電極１０８および埋め込み層
１０９間に生じるビルトインポテンシャルによってゲー
ト酸化膜１０７との界面付近を空乏化する方法がある。
ところが、この方法を採用する場合、ゲート電極１０８
をマスクに用いて不純物をイオン注入することによって
ソース領域１０５およびドレイン領域１０６を形成して
いることから、不純物の横方向への拡散のために、ゲー
ト酸化膜１０７と、ソース領域１０５やドレイン領域１
０６とが接触する部分１０５ａ、１０６ａが必然的に生
じてしまう。この接触部分１０５ａ、１０６ａにはキャ
リアが集中するため、１／ｆノイズの発生を防止するこ
とは困難であった。特に、高集積化のためにＭＯＳＦＥ
Ｔを微細化する際には、ソース領域１０５およびドレイ
ン領域１０６間のキャリアの経路におけるかかる接触部
分１０５ａ、１０６ａの割合が大きくなり、１／ｆノイ
ズの影響を受けやすくなる。
０４に半導体基板１０１とは反対導電型のｐ型埋め込み
層１０９を形成し、ゲート電極１０８および埋め込み層
１０９間に生じるビルトインポテンシャルによってゲー
ト酸化膜１０７との界面付近を空乏化する方法がある。
ところが、この方法を採用する場合、ゲート電極１０８
をマスクに用いて不純物をイオン注入することによって
ソース領域１０５およびドレイン領域１０６を形成して
いることから、不純物の横方向への拡散のために、ゲー
ト酸化膜１０７と、ソース領域１０５やドレイン領域１
０６とが接触する部分１０５ａ、１０６ａが必然的に生
じてしまう。この接触部分１０５ａ、１０６ａにはキャ
リアが集中するため、１／ｆノイズの発生を防止するこ
とは困難であった。特に、高集積化のためにＭＯＳＦＥ
Ｔを微細化する際には、ソース領域１０５およびドレイ
ン領域１０６間のキャリアの経路におけるかかる接触部
分１０５ａ、１０６ａの割合が大きくなり、１／ｆノイ
ズの影響を受けやすくなる。
【０００７】本発明は、上記実情に鑑みてなされたもの
で、微細化によっても十分に１／ｆノイズを低減するこ
とのできる半導体装置を提供することを目的とする。
で、微細化によっても十分に１／ｆノイズを低減するこ
とのできる半導体装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、第１発明によれば、第１導電型を有する半導体基板
と、この半導体基板内でキャリアを伝導するためのチャ
ネルを形成するチャネル領域と、このチャネル領域を挟
んで半導体基板内に形成される第２導電型のソース領域
およびドレイン領域と、チャネル領域の表面にゲート絶
縁膜を介して設けられるゲート電極とを備え、ゲート電
極に印加されるゲート電圧を調整することによってソー
ス領域およびドレイン領域間の電流量を制御する半導体
装置において、前記ソース領域およびドレイン領域は、
半導体基板表面から離れて形成された不純物拡散塊を含
むことを特徴とする低雑音半導体装置が提供される。
に、第１発明によれば、第１導電型を有する半導体基板
と、この半導体基板内でキャリアを伝導するためのチャ
ネルを形成するチャネル領域と、このチャネル領域を挟
んで半導体基板内に形成される第２導電型のソース領域
およびドレイン領域と、チャネル領域の表面にゲート絶
縁膜を介して設けられるゲート電極とを備え、ゲート電
極に印加されるゲート電圧を調整することによってソー
ス領域およびドレイン領域間の電流量を制御する半導体
装置において、前記ソース領域およびドレイン領域は、
半導体基板表面から離れて形成された不純物拡散塊を含
むことを特徴とする低雑音半導体装置が提供される。
【０００９】また、第２発明によれば、ソース領域およ
びドレイン領域の不純物拡散塊間には、半導体基板表面
から離れてチャネルの形成を誘導する第２導電型の埋め
込み層が形成される。
びドレイン領域の不純物拡散塊間には、半導体基板表面
から離れてチャネルの形成を誘導する第２導電型の埋め
込み層が形成される。
【００１０】さらに、第３発明によれば、第１導電型を
有する半導体基板と、この半導体基板内でキャリアを伝
導するためのチャネルを形成するチャネル領域と、この
チャネル領域を挟んで半導体基板内に形成される第２導
電型のソース領域およびドレイン領域と、チャネル領域
の表面にゲート絶縁膜を介して設けられるゲート電極と
を備え、ゲート電極に印加されるゲート電圧を調整する
ことによってソース領域およびドレイン領域間の電流量
を制御する半導体装置を製造する半導体製造方法におい
て、半導体基板上に、所定の形状のゲート電極を形成す
る工程と、ゲート電極をマスクに用いてイオン注入を行
い、半導体基板表面から離れて、ソース領域およびドレ
イン領域となるべき不純物拡散塊を形成する工程とを有
することを特徴とする半導体製造方法が提供される。
有する半導体基板と、この半導体基板内でキャリアを伝
導するためのチャネルを形成するチャネル領域と、この
チャネル領域を挟んで半導体基板内に形成される第２導
電型のソース領域およびドレイン領域と、チャネル領域
の表面にゲート絶縁膜を介して設けられるゲート電極と
を備え、ゲート電極に印加されるゲート電圧を調整する
ことによってソース領域およびドレイン領域間の電流量
を制御する半導体装置を製造する半導体製造方法におい
て、半導体基板上に、所定の形状のゲート電極を形成す
る工程と、ゲート電極をマスクに用いてイオン注入を行
い、半導体基板表面から離れて、ソース領域およびドレ
イン領域となるべき不純物拡散塊を形成する工程とを有
することを特徴とする半導体製造方法が提供される。
【００１１】さらにまた、第４発明によれば、第３発明
の特徴に係る半導体製造方法は、ゲート電極を覆う層間
絶縁膜をマスクに用いてイオン注入を行い、半導体基板
表面と不純物拡散塊との間を結ぶ導電路を形成する工程
と、半導体基板表面に、導電路に接続されるソース電極
およびドレイン電極を形成する工程とを含むことを特徴
とする。
の特徴に係る半導体製造方法は、ゲート電極を覆う層間
絶縁膜をマスクに用いてイオン注入を行い、半導体基板
表面と不純物拡散塊との間を結ぶ導電路を形成する工程
と、半導体基板表面に、導電路に接続されるソース電極
およびドレイン電極を形成する工程とを含むことを特徴
とする。
【００１２】さらにまた、第５発明によれば、第１導電
型を有する半導体基板と、この半導体基板内でキャリア
を伝導するためのチャネルを形成するチャネル領域と、
このチャネル領域を挟んで半導体基板内に形成される第
２導電型のソース領域およびドレイン領域と、チャネル
領域の表面にゲート絶縁膜を介して設けられるゲート電
極とを備え、ゲート電極に印加されるゲート電圧を調整
することによってソース領域およびドレイン領域間の電
流量を制御する半導体装置を製造する半導体製造方法に
おいて、半導体基板上に、所定の形状にゲート電極を形
成する工程と、ゲート電極の両側で半導体基板の表面か
ら電極用溝を形成する工程と、電極用溝の深部にイオン
注入を行い、半導体基板表面下に、前記深部から広がっ
てソース領域およびドレイン領域となるべき不純物拡散
塊を形成する工程とを有することを特徴とする半導体製
造方法が提供される。
型を有する半導体基板と、この半導体基板内でキャリア
を伝導するためのチャネルを形成するチャネル領域と、
このチャネル領域を挟んで半導体基板内に形成される第
２導電型のソース領域およびドレイン領域と、チャネル
領域の表面にゲート絶縁膜を介して設けられるゲート電
極とを備え、ゲート電極に印加されるゲート電圧を調整
することによってソース領域およびドレイン領域間の電
流量を制御する半導体装置を製造する半導体製造方法に
おいて、半導体基板上に、所定の形状にゲート電極を形
成する工程と、ゲート電極の両側で半導体基板の表面か
ら電極用溝を形成する工程と、電極用溝の深部にイオン
注入を行い、半導体基板表面下に、前記深部から広がっ
てソース領域およびドレイン領域となるべき不純物拡散
塊を形成する工程とを有することを特徴とする半導体製
造方法が提供される。
【００１３】
【作用】第１発明の構成によれば、ソース領域およびド
レイン領域間で電流が流れる場合、半導体基板表面から
離れた不純物拡散塊間でチャネルが形成される。このチ
ャネルは、チャネル領域表面のゲート絶縁膜と接するこ
とはない。
レイン領域間で電流が流れる場合、半導体基板表面から
離れた不純物拡散塊間でチャネルが形成される。このチ
ャネルは、チャネル領域表面のゲート絶縁膜と接するこ
とはない。
【００１４】また、第２発明の構成によれば、ソース領
域およびドレイン領域間で電流が流れる場合、埋め込み
層にチャネルが形成される。このチャネルは、チャネル
領域表面のゲート絶縁膜と接することはない。
域およびドレイン領域間で電流が流れる場合、埋め込み
層にチャネルが形成される。このチャネルは、チャネル
領域表面のゲート絶縁膜と接することはない。
【００１５】さらに、第３発明の構成によれば、ゲート
電極をマスクに用いてイオン注入を行うことによって、
半導体基板の内部に、半導体基板表面から離れた不純物
拡散塊が形成される。この不純物拡散塊はゲート電極と
は接触することはない。したがって、この不純物拡散塊
をソース領域およびドレイン領域として使用した半導体
装置では、１／ｆノイズが著しく低減される。
電極をマスクに用いてイオン注入を行うことによって、
半導体基板の内部に、半導体基板表面から離れた不純物
拡散塊が形成される。この不純物拡散塊はゲート電極と
は接触することはない。したがって、この不純物拡散塊
をソース領域およびドレイン領域として使用した半導体
装置では、１／ｆノイズが著しく低減される。
【００１６】さらにまた、第４発明の構成によれば、イ
オン注入によってゲート電極から離れた位置に導電路が
形成される。この導電路によって不純物拡散塊およびソ
ース電極またはドレイン電極とが接続される。
オン注入によってゲート電極から離れた位置に導電路が
形成される。この導電路によって不純物拡散塊およびソ
ース電極またはドレイン電極とが接続される。
【００１７】さらにまた、第５発明の構成によれば、ゲ
ート電極両側の電極用溝の深部にイオン注入を行うこと
によって、半導体基板の内部に、半導体基板表面から離
れた不純物拡散塊が形成される。この不純物拡散塊はゲ
ート電極とは接触することはない。したがって、この不
純物拡散塊をソース領域およびドレイン領域として使用
した半導体装置では、１／ｆノイズが著しく低減され
る。
ート電極両側の電極用溝の深部にイオン注入を行うこと
によって、半導体基板の内部に、半導体基板表面から離
れた不純物拡散塊が形成される。この不純物拡散塊はゲ
ート電極とは接触することはない。したがって、この不
純物拡散塊をソース領域およびドレイン領域として使用
した半導体装置では、１／ｆノイズが著しく低減され
る。
【００１８】
【実施例】以下、添付図面を参照しつつ本発明の実施例
を説明する。
を説明する。
【００１９】図１は本発明の第１実施例に係る半導体装
置、いわゆるｐ型ＭＯＳＦＥＴの構造を示す。このＭＯ
ＳＦＥＴは、第１導電型を有する半導体基板としてのｎ
型シリコン基板１０を備え、このシリコン基板１０上
に、素子分離用酸化膜１１によって素子領域１０ａが形
成されている。この素子領域１０ａには、シリコン基板
１０内でキャリアを伝導するためのチャネル１２を形成
するチャネル領域１３と、このチャネル領域１３を挟ん
でシリコン基板１０内に形成されるｐ型（第２導電型）
のソース領域１４およびドレイン領域１５とが設けられ
る。
置、いわゆるｐ型ＭＯＳＦＥＴの構造を示す。このＭＯ
ＳＦＥＴは、第１導電型を有する半導体基板としてのｎ
型シリコン基板１０を備え、このシリコン基板１０上
に、素子分離用酸化膜１１によって素子領域１０ａが形
成されている。この素子領域１０ａには、シリコン基板
１０内でキャリアを伝導するためのチャネル１２を形成
するチャネル領域１３と、このチャネル領域１３を挟ん
でシリコン基板１０内に形成されるｐ型（第２導電型）
のソース領域１４およびドレイン領域１５とが設けられ
る。
【００２０】チャネル領域１３の表面には、ゲート絶縁
膜としてのゲート酸化膜１６と、ｎ型ポリシリコンから
成るゲート電極１７とが重ねて形成され、これらの表面
を層間絶縁膜１８が覆っている。
膜としてのゲート酸化膜１６と、ｎ型ポリシリコンから
成るゲート電極１７とが重ねて形成され、これらの表面
を層間絶縁膜１８が覆っている。
【００２１】ソース領域１４およびドレイン領域１５
は、それぞれ、シリコン基板１０表面から離れて形成さ
れた不純物拡散塊１４ａ、１５ａと、シリコン基板１０
表面と不純物拡散塊１４ａ、１５ａとの間を結ぶ導電路
１４ｂ、１５ｂとを含んでいる。ソース領域１４とドレ
イン領域１５との間には、チャネル１２を形成するキャ
リアを誘導するためのｐ型埋め込み層１９が形成され
る。この埋め込み層１９の深さは、５〜２０ｎｍ程度で
ある。この埋め込み層１９によって、シリコン基板１０
の表面付近は空乏化した状態となる。
は、それぞれ、シリコン基板１０表面から離れて形成さ
れた不純物拡散塊１４ａ、１５ａと、シリコン基板１０
表面と不純物拡散塊１４ａ、１５ａとの間を結ぶ導電路
１４ｂ、１５ｂとを含んでいる。ソース領域１４とドレ
イン領域１５との間には、チャネル１２を形成するキャ
リアを誘導するためのｐ型埋め込み層１９が形成され
る。この埋め込み層１９の深さは、５〜２０ｎｍ程度で
ある。この埋め込み層１９によって、シリコン基板１０
の表面付近は空乏化した状態となる。
【００２２】導電路１４ｂ、１５ｂの末端、すなわち、
ソース領域１４およびドレイン領域１５の基板１０表面
には、金属製のソース電極２０およびドレイン電極２１
が形成される。ソース電極２０およびドレイン電極２１
間の電流量は、ゲート電極１７に印加されるゲート電圧
を調整することによって制御される。
ソース領域１４およびドレイン領域１５の基板１０表面
には、金属製のソース電極２０およびドレイン電極２１
が形成される。ソース電極２０およびドレイン電極２１
間の電流量は、ゲート電極１７に印加されるゲート電圧
を調整することによって制御される。
【００２３】このＭＯＳＦＥＴによれば、ソース領域１
４およびドレイン領域１５の各不純物拡散塊１４ａ、１
５ａの間でチャネル１２が形成されるので、キャリアの
流れがゲート酸化膜１６に接触することがなく、１／ｆ
ノイズが従来のものに比べ１００Ｈｚ前後で約２０〜３
０％低減されることが実証された。また、埋め込み層１
９の深さを浅くしてゲート酸化膜１６に近づけても、ソ
ース領域１４およびドレイン領域１５ではゲート酸化膜
１６との接触がないので、チャネル１２が基板１０表面
に近づくことによる相互コンダクタンスの向上（従来に
比べ１０％程度）と、１／ｆノイズ抑制とを同時に達成
することができる。
４およびドレイン領域１５の各不純物拡散塊１４ａ、１
５ａの間でチャネル１２が形成されるので、キャリアの
流れがゲート酸化膜１６に接触することがなく、１／ｆ
ノイズが従来のものに比べ１００Ｈｚ前後で約２０〜３
０％低減されることが実証された。また、埋め込み層１
９の深さを浅くしてゲート酸化膜１６に近づけても、ソ
ース領域１４およびドレイン領域１５ではゲート酸化膜
１６との接触がないので、チャネル１２が基板１０表面
に近づくことによる相互コンダクタンスの向上（従来に
比べ１０％程度）と、１／ｆノイズ抑制とを同時に達成
することができる。
【００２４】次に、このＭＯＳＦＥＴの製造方法を説明
する。図２（Ａ）に示すように、シリコン基板１０上に
ＬＯＣＯＳ法によって素子分離用酸化膜１１を形成す
る。続いて、素子分離用酸化膜１１によって仕切られた
素子領域１０ａに酸化膜２２を形成した後、イオン注入
を行ってｐ型埋め込み層１９を形成する。このとき、イ
オン注入の加速エネルギ（イオン加速電圧）およびドー
ズ量は、埋め込み層１９の深さおよび拡散濃度を決定す
る。例えば、不純物としてボロンＢ+ を使用した場合、
加速エネルギは３０ｋｅＶに、ドーズ量は１０12atoms/
cm2 程度に設定される。これによって、深さ５〜２０ｎ
ｍ程度の埋め込み層１９が形成され、この埋め込み層１
９の上部から基板１０表面にかけてｎ型層が残存する。
する。図２（Ａ）に示すように、シリコン基板１０上に
ＬＯＣＯＳ法によって素子分離用酸化膜１１を形成す
る。続いて、素子分離用酸化膜１１によって仕切られた
素子領域１０ａに酸化膜２２を形成した後、イオン注入
を行ってｐ型埋め込み層１９を形成する。このとき、イ
オン注入の加速エネルギ（イオン加速電圧）およびドー
ズ量は、埋め込み層１９の深さおよび拡散濃度を決定す
る。例えば、不純物としてボロンＢ+ を使用した場合、
加速エネルギは３０ｋｅＶに、ドーズ量は１０12atoms/
cm2 程度に設定される。これによって、深さ５〜２０ｎ
ｍ程度の埋め込み層１９が形成され、この埋め込み層１
９の上部から基板１０表面にかけてｎ型層が残存する。
【００２５】図２（Ｂ）に示すように、酸化膜２２上に
ポリシリコン２３を堆積した後、レジスト２４のパター
ンをマスクに用いてＲＩＥ（イオン反応エッチング）に
より堆積したポリシリコン２３をゲート電極１７の形状
に加工する。続いて、ゲート電極１７をマスクに用いて
再びイオン注入を行い、ｐ型埋め込み層１９の両端に、
シリコン基板１０表面から離れた一対のｐ型不純物拡散
塊１４ａ、１５ａを形成する（図２（Ｃ）参照）。この
とき、イオン注入は、ボロンＢ+ を用い、加速エネル
ギ：５０ｋｅＶ、ドーズ量：１０14atoms/cm2 程度の条
件の下で行われる。このイオン注入によれば、不純物拡
散塊１４ａ、１５ａと基板１０表面との間の層が低抵抗
化しない。
ポリシリコン２３を堆積した後、レジスト２４のパター
ンをマスクに用いてＲＩＥ（イオン反応エッチング）に
より堆積したポリシリコン２３をゲート電極１７の形状
に加工する。続いて、ゲート電極１７をマスクに用いて
再びイオン注入を行い、ｐ型埋め込み層１９の両端に、
シリコン基板１０表面から離れた一対のｐ型不純物拡散
塊１４ａ、１５ａを形成する（図２（Ｃ）参照）。この
とき、イオン注入は、ボロンＢ+ を用い、加速エネル
ギ：５０ｋｅＶ、ドーズ量：１０14atoms/cm2 程度の条
件の下で行われる。このイオン注入によれば、不純物拡
散塊１４ａ、１５ａと基板１０表面との間の層が低抵抗
化しない。
【００２６】レジスト２４を外して酸化膜２２にソース
電極２０およびドレイン電極２１のためのコンタクト穴
２５を形成する。これによってゲート酸化膜１６が所定
の形状に加工される（図３（Ａ）参照）。その後、図３
（Ｂ）に示すように、ゲート酸化膜１６およびゲート電
極１７を覆うように層間絶縁膜１８を形成する。この層
間絶縁膜１８をマスクに用いてイオン注入を行い、シリ
コン基板１０表面と不純物拡散塊１４ａ、１５ａとの間
を結ぶ導電路１４ｂ、１５ｂを形成する。最後に、コン
タクト穴２５に金属製のソース電極２０およびドレイン
電極２１を形成し、ゲート電極１７用の金属製電極を形
成して、図１に示すＭＯＳＦＥＴが得られる。
電極２０およびドレイン電極２１のためのコンタクト穴
２５を形成する。これによってゲート酸化膜１６が所定
の形状に加工される（図３（Ａ）参照）。その後、図３
（Ｂ）に示すように、ゲート酸化膜１６およびゲート電
極１７を覆うように層間絶縁膜１８を形成する。この層
間絶縁膜１８をマスクに用いてイオン注入を行い、シリ
コン基板１０表面と不純物拡散塊１４ａ、１５ａとの間
を結ぶ導電路１４ｂ、１５ｂを形成する。最後に、コン
タクト穴２５に金属製のソース電極２０およびドレイン
電極２１を形成し、ゲート電極１７用の金属製電極を形
成して、図１に示すＭＯＳＦＥＴが得られる。
【００２７】なお、半導体基板をｐ型にし、ソース領
域、ドレイン領域および埋め込み層をｎ型にすれば、ｎ
型ＭＯＳＦＥＴを得ることができる。ＭＯＳＦＥＴをｎ
型とした場合でも、得られる効果はｐ型の場合と同様で
ある。
域、ドレイン領域および埋め込み層をｎ型にすれば、ｎ
型ＭＯＳＦＥＴを得ることができる。ＭＯＳＦＥＴをｎ
型とした場合でも、得られる効果はｐ型の場合と同様で
ある。
【００２８】また、前述のように、半導体基板表面と不
純物拡散塊との間を導電路で結ぶ工程を経る代わりに、
半導体基板表面に不純物拡散塊まで達する溝を形成する
工程を経て、この溝にソース電極およびドレイン電極を
形成してもよい。
純物拡散塊との間を導電路で結ぶ工程を経る代わりに、
半導体基板表面に不純物拡散塊まで達する溝を形成する
工程を経て、この溝にソース電極およびドレイン電極を
形成してもよい。
【００２９】図４は本発明の第２実施例に係る半導体装
置、いわゆるｎ型ＭＯＳＦＥＴの構造を示す。このＭＯ
ＳＦＥＴは、第１導電型を有する半導体装置としてのｐ
型シリコン基板３０を備える。ＭＯＳＦＥＴは、前述の
第１実施例とほぼ同様の構成を備え、シリコン基板３０
には、チャネルを形成するチャネル領域３１と、このチ
ャネル領域３１を挟んで形成される第２導電型のｎ型ソ
ース領域３２およびドレイン領域３３とが形成されてい
る。
置、いわゆるｎ型ＭＯＳＦＥＴの構造を示す。このＭＯ
ＳＦＥＴは、第１導電型を有する半導体装置としてのｐ
型シリコン基板３０を備える。ＭＯＳＦＥＴは、前述の
第１実施例とほぼ同様の構成を備え、シリコン基板３０
には、チャネルを形成するチャネル領域３１と、このチ
ャネル領域３１を挟んで形成される第２導電型のｎ型ソ
ース領域３２およびドレイン領域３３とが形成されてい
る。
【００３０】この第２実施例で特徴的なことは、このＭ
ＯＳＦＥＴにおける不純物拡散塊３２ａ、３３ａが、ゲ
ート電極３４の両側でシリコン基板３０表面から電極用
溝を形成する工程と、リンＰ+ 等の不純物を用いて電極
用溝の深部にイオン注入を行う工程とを経て形成される
点にある。
ＯＳＦＥＴにおける不純物拡散塊３２ａ、３３ａが、ゲ
ート電極３４の両側でシリコン基板３０表面から電極用
溝を形成する工程と、リンＰ+ 等の不純物を用いて電極
用溝の深部にイオン注入を行う工程とを経て形成される
点にある。
【００３１】このＭＯＳＦＥＴの製造方法を詳述する
と、まず、前述の第１実施例の場合と同様に、素子分離
用酸化膜３５による素子領域の形成、ゲート絶縁膜用酸
化膜（厚さ２５ｎｍ）の堆積や、埋め込み層３６の形成
を行う（図２（Ａ）参照）。埋め込み層３６の形成は、
シリコン基板３０の表面濃度を４×１０16atoms/cm2 程
度とした場合、不純物としてリンＰ+ を用い、加速エネ
ルギ：１６０ｋｅＶ、ドーズ量：２．５×１０12atoms/
cm2 の条件下、イオン注入によって行われる。これによ
って、ピーク濃度１０17atoms/cm3 程度のｎ型埋め込み
層３６（ゲート酸化膜からの深さ１０ｎｍ程度）が形成
される。
と、まず、前述の第１実施例の場合と同様に、素子分離
用酸化膜３５による素子領域の形成、ゲート絶縁膜用酸
化膜（厚さ２５ｎｍ）の堆積や、埋め込み層３６の形成
を行う（図２（Ａ）参照）。埋め込み層３６の形成は、
シリコン基板３０の表面濃度を４×１０16atoms/cm2 程
度とした場合、不純物としてリンＰ+ を用い、加速エネ
ルギ：１６０ｋｅＶ、ドーズ量：２．５×１０12atoms/
cm2 の条件下、イオン注入によって行われる。これによ
って、ピーク濃度１０17atoms/cm3 程度のｎ型埋め込み
層３６（ゲート酸化膜からの深さ１０ｎｍ程度）が形成
される。
【００３２】続いて図２（Ｂ）と同様に、ｐ型ポリシリ
コンを堆積した後、レジスト３７のパターンをマスクに
用いてＲＩＥにより堆積したポリシリコンをゲート電極
３４の形状に加工する。引き続き、同じレジスト３７を
用いて、ゲート酸化膜３９をゲート電極３４と対応する
形状に加工するとともに、ＲＩＥを用いてシリコン基板
３０の表面から約０．１μｍほどシリコン基板３０を削
り、電極用溝４０を形成する（図５（Ａ）参照）。
コンを堆積した後、レジスト３７のパターンをマスクに
用いてＲＩＥにより堆積したポリシリコンをゲート電極
３４の形状に加工する。引き続き、同じレジスト３７を
用いて、ゲート酸化膜３９をゲート電極３４と対応する
形状に加工するとともに、ＲＩＥを用いてシリコン基板
３０の表面から約０．１μｍほどシリコン基板３０を削
り、電極用溝４０を形成する（図５（Ａ）参照）。
【００３３】図５（Ｂ）に示すように、シリコン基板３
０表面にレジスト３７を被せたまま、再びイオン注入を
行う。イオン注入は、例えば、不純物としてリンＰ+ を
用い、加速エネルギ：１００ｋｅＶ、ドーズ量：５×１
０14atoms/cm2 の条件下で行われる。このイオン注入に
よって、電極用溝４０の深部から不純物が拡散し、シリ
コン基板３０表面下にｎ型不純物拡散塊３２ａ、３３ａ
が形成される。その際、不純物の横方向の拡散によって
も不純物拡散塊３２ａ、３３ａの広がりはゲート酸化膜
３９までは達しない。
０表面にレジスト３７を被せたまま、再びイオン注入を
行う。イオン注入は、例えば、不純物としてリンＰ+ を
用い、加速エネルギ：１００ｋｅＶ、ドーズ量：５×１
０14atoms/cm2 の条件下で行われる。このイオン注入に
よって、電極用溝４０の深部から不純物が拡散し、シリ
コン基板３０表面下にｎ型不純物拡散塊３２ａ、３３ａ
が形成される。その際、不純物の横方向の拡散によって
も不純物拡散塊３２ａ、３３ａの広がりはゲート酸化膜
３９までは達しない。
【００３４】その後、レジスト３７を外して、図５
（Ｃ）に示すように、５００ｎｍ程度層間絶縁膜４１を
堆積し、ゲート酸化膜３９、ゲート電極３４や、２つの
コンタクト穴４０に挟まれたシリコン基板３０の表面を
層間絶縁膜４１によって覆う。
（Ｃ）に示すように、５００ｎｍ程度層間絶縁膜４１を
堆積し、ゲート酸化膜３９、ゲート電極３４や、２つの
コンタクト穴４０に挟まれたシリコン基板３０の表面を
層間絶縁膜４１によって覆う。
【００３５】最後に、コンタクト穴４０に金属製のソー
ス電極４２およびドレイン電極４３を形成し、ゲート電
極３４用の金属製電極を形成して、図４に示すＭＯＳＦ
ＥＴが得られる。
ス電極４２およびドレイン電極４３を形成し、ゲート電
極３４用の金属製電極を形成して、図４に示すＭＯＳＦ
ＥＴが得られる。
【００３６】こうして得られたＭＯＳＦＥＴでは、キャ
リアの流れがゲート酸化膜３９に接触することがなく、
１／ｆノイズが従来のものに比べ１００Ｈｚ前後で約２
０〜３０％低減されることが実証された。また、埋め込
み層３６の深さを浅くしてゲート酸化膜３９に近づけて
も、ソース領域３２およびドレイン領域３３ではゲート
酸化膜３９との接触がないので、チャネルが基板３０表
面に近づくことによる相互コンダクタンスの向上（従来
に比べ１０％程度）と、１／ｆノイズ抑制とを同時に達
成することができる。
リアの流れがゲート酸化膜３９に接触することがなく、
１／ｆノイズが従来のものに比べ１００Ｈｚ前後で約２
０〜３０％低減されることが実証された。また、埋め込
み層３６の深さを浅くしてゲート酸化膜３９に近づけて
も、ソース領域３２およびドレイン領域３３ではゲート
酸化膜３９との接触がないので、チャネルが基板３０表
面に近づくことによる相互コンダクタンスの向上（従来
に比べ１０％程度）と、１／ｆノイズ抑制とを同時に達
成することができる。
【００３７】なお、半導体基板をｎ型にし、ソース領
域、ドレイン領域および埋め込み層をｐ型にすれば、ｐ
型ＭＯＳＦＥＴを得ることができる。ＭＯＳＦＥＴをｐ
型とした場合でも、得られる効果はｎ型の場合と同様で
ある。
域、ドレイン領域および埋め込み層をｐ型にすれば、ｐ
型ＭＯＳＦＥＴを得ることができる。ＭＯＳＦＥＴをｐ
型とした場合でも、得られる効果はｎ型の場合と同様で
ある。
【００３８】また、いずれの実施例においても、最初の
イオン注入工程においてイオン注入の条件を適当に変化
させると、ノーマリ・オンやノーマリ・オフといった素
子が得られる。この場合、素子のタイプに拘わらず従来
の素子に比べて１／ｆノイズは減少する。
イオン注入工程においてイオン注入の条件を適当に変化
させると、ノーマリ・オンやノーマリ・オフといった素
子が得られる。この場合、素子のタイプに拘わらず従来
の素子に比べて１／ｆノイズは減少する。
【００３９】
【発明の効果】以上のように第１発明によれば、チャネ
ルがゲート絶縁膜を接することがないので１／ｆノイズ
が著しく低減される。特に、高集積化のために半導体装
置を微細化する場合でも、チャネルおよびゲート絶縁膜
間の接触が回避され、１／ｆノイズの影響が減少する。
ルがゲート絶縁膜を接することがないので１／ｆノイズ
が著しく低減される。特に、高集積化のために半導体装
置を微細化する場合でも、チャネルおよびゲート絶縁膜
間の接触が回避され、１／ｆノイズの影響が減少する。
【００４０】また、第２発明によれば、第２導電型の埋
め込み層によって、半導体基板表面から離れたチャネル
を確実に形成することができる。
め込み層によって、半導体基板表面から離れたチャネル
を確実に形成することができる。
【００４１】さらに、第３発明によれば、第１発明に係
る半導体装置を容易に製造することが可能となる。
る半導体装置を容易に製造することが可能となる。
【００４２】さらにまた、第４発明によれば、ゲート電
極から離れた導電路によって不純物拡散塊およびソース
電極またはドレイン電極が接続されるので、キャリアが
ゲート電極に全く接触することがない。したがって、１
／ｆノイズが低減される。
極から離れた導電路によって不純物拡散塊およびソース
電極またはドレイン電極が接続されるので、キャリアが
ゲート電極に全く接触することがない。したがって、１
／ｆノイズが低減される。
【００４３】さらにまた、第５発明によれば、第１発明
に係る半導体装置を容易に製造することが可能となる。
に係る半導体装置を容易に製造することが可能となる。
【図１】 本発明の第１実施例に係るＭＯＳＦＥＴの構
造を示す断面図である。
造を示す断面図である。
【図２】 図１のＭＯＳＦＥＴの製造方法を説明するた
めの工程図である。
めの工程図である。
【図３】 図１のＭＯＳＦＥＴの製造方法を説明するた
めの工程図である。
めの工程図である。
【図４】 本発明の第２実施例に係るＭＯＳＦＥＴの構
造を示す断面図である。
造を示す断面図である。
【図５】 図４のＭＯＳＦＥＴの製造方法を説明するた
めの工程図である。
めの工程図である。
【図６】 従来のＭＯＳＦＥＴの構造を示す断面図であ
る。
る。
【図７】 従来のＭＯＳＦＥＴの構造を示す断面図であ
る。
る。
１０，３０ 半導体基板としてのシリコン基板、１２
チャネル、１３，３１チャネル領域、１４，３２ ソー
ス領域、１４ａ，１５ａ，３２ａ，３３ａ不純物拡散
塊、１４ｂ，１５ｂ 導電路、１５，３３ ドレイン領
域、１６，３９ ゲート絶縁膜としてのゲート酸化膜、
１７，３４ ゲート電極、４０ 電極用溝。
チャネル、１３，３１チャネル領域、１４，３２ ソー
ス領域、１４ａ，１５ａ，３２ａ，３３ａ不純物拡散
塊、１４ｂ，１５ｂ 導電路、１５，３３ ドレイン領
域、１６，３９ ゲート絶縁膜としてのゲート酸化膜、
１７，３４ ゲート電極、４０ 電極用溝。
Claims (5)
- 【請求項１】 第１導電型を有する半導体基板と、この
半導体基板内でキャリアを伝導するためのチャネルを形
成するチャネル領域と、このチャネル領域を挟んで半導
体基板内に形成される第２導電型のソース領域およびド
レイン領域と、チャネル領域の表面にゲート絶縁膜を介
して設けられるゲート電極とを備え、ゲート電極に印加
されるゲート電圧を調整することによってソース領域お
よびドレイン領域間の電流量を制御する半導体装置にお
いて、 前記ソース領域およびドレイン領域は、半導体基板表面
から離れて形成された不純物拡散塊を含むことを特徴と
する低雑音半導体装置。 - 【請求項２】 前記ソース領域およびドレイン領域の不
純物拡散塊間には、半導体基板表面から離れてチャネル
の形成を誘導する第２導電型の埋め込み層が形成される
ことを特徴とする請求項１記載の低雑音半導体装置。 - 【請求項３】 第１導電型を有する半導体基板と、この
半導体基板内でキャリアを伝導するためのチャネルを形
成するチャネル領域と、このチャネル領域を挟んで半導
体基板内に形成される第２導電型のソース領域およびド
レイン領域と、チャネル領域の表面にゲート絶縁膜を介
して設けられるゲート電極とを備え、ゲート電極に印加
されるゲート電圧を調整することによってソース領域お
よびドレイン領域間の電流量を制御する半導体装置を製
造する半導体製造方法において、 半導体基板上に、所定の形状にゲート電極を形成する工
程と、 ゲート電極をマスクに用いてイオン注入を行い、半導体
基板表面から離れて、ソース領域およびドレイン領域と
なるべき不純物拡散塊を形成する工程とを有することを
特徴とする半導体製造方法。 - 【請求項４】 ゲート電極を覆う層間絶縁膜をマスクに
用いてイオン注入を行い、半導体基板表面と不純物拡散
塊との間を結ぶ導電路を形成する工程と、半導体基板表
面に、導電路に接続されるソース電極およびドレイン電
極を形成する工程とを含むことを特徴とする請求項３記
載の半導体製造方法。 - 【請求項５】 第１導電型を有する半導体基板と、この
半導体基板内でキャリアを伝導するためのチャネルを形
成するチャネル領域と、このチャネル領域を挟んで半導
体基板内に形成される第２導電型のソース領域およびド
レイン領域と、チャネル領域の表面にゲート絶縁膜を介
して設けられるゲート電極とを備え、ゲート電極に印加
されるゲート電圧を調整することによってソース領域お
よびドレイン領域間の電流量を制御する半導体装置を製
造する半導体製造方法において、 半導体基板上に、所定の形状にゲート電極を形成する工
程と、 ゲート電極の両側で半導体基板の表面から電極用溝を形
成する工程と、 電極用溝の深部にイオン注入を行い、半導体基板表面下
に、前記深部から広がってソース領域およびドレイン領
域となるべき不純物拡散塊を形成する工程と、を有する
ことを特徴とする半導体製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32635994A JPH08186253A (ja) | 1994-12-27 | 1994-12-27 | 低雑音半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32635994A JPH08186253A (ja) | 1994-12-27 | 1994-12-27 | 低雑音半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08186253A true JPH08186253A (ja) | 1996-07-16 |
Family
ID=18186920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32635994A Pending JPH08186253A (ja) | 1994-12-27 | 1994-12-27 | 低雑音半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08186253A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6208950B1 (en) | 1997-02-18 | 2001-03-27 | Nec Corporation | Noise reduction method for a semiconductor device |
| JP2002204129A (ja) * | 2000-12-28 | 2002-07-19 | Niigata Seimitsu Kk | Ａｍ放送用増幅回路 |
| JP2006086548A (ja) * | 2005-12-12 | 2006-03-30 | Nissan Motor Co Ltd | 電界効果トランジスタ |
| JP2006086549A (ja) * | 2005-12-12 | 2006-03-30 | Nissan Motor Co Ltd | 電界効果トランジスタ及びその製造方法 |
| WO2018142970A1 (ja) * | 2017-02-03 | 2018-08-09 | ソニーセミコンダクタソリューションズ株式会社 | トランジスタ、製造方法 |
| US10446645B2 (en) | 2017-03-29 | 2019-10-15 | Asahi Kasei Microdevices Corporation | Semiconductor device and method of manufacturing the same |
| US11018171B2 (en) | 2017-02-03 | 2021-05-25 | Sony Semiconductor Solutions Corporation | Transistor and manufacturing method |
| CN113629147A (zh) * | 2020-05-07 | 2021-11-09 | 钰创科技股份有限公司 | 晶体管结构和用以形成反相器的晶体管 |
-
1994
- 1994-12-27 JP JP32635994A patent/JPH08186253A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6208950B1 (en) | 1997-02-18 | 2001-03-27 | Nec Corporation | Noise reduction method for a semiconductor device |
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| US11018171B2 (en) | 2017-02-03 | 2021-05-25 | Sony Semiconductor Solutions Corporation | Transistor and manufacturing method |
| US10446645B2 (en) | 2017-03-29 | 2019-10-15 | Asahi Kasei Microdevices Corporation | Semiconductor device and method of manufacturing the same |
| CN113629147A (zh) * | 2020-05-07 | 2021-11-09 | 钰创科技股份有限公司 | 晶体管结构和用以形成反相器的晶体管 |
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