JPH08186484A - パワーオン・リセット回路 - Google Patents
パワーオン・リセット回路Info
- Publication number
- JPH08186484A JPH08186484A JP32747294A JP32747294A JPH08186484A JP H08186484 A JPH08186484 A JP H08186484A JP 32747294 A JP32747294 A JP 32747294A JP 32747294 A JP32747294 A JP 32747294A JP H08186484 A JPH08186484 A JP H08186484A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- type mos
- comparison
- reference voltage
- mos transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】
【目的】検出電圧（リセット信号）のバラツキが小さ
く、かつ検出電圧が温度変化に依存しないパワーオン・
リセット回路を提供する。 【構成】電源電圧ＶＤＤ供給開始後から能動状態になる
までの時間を短縮するスタートアップ機能と、能動状態
のときに出力する制御電圧ＶＣＴおよびこの電圧に応答
して所定の基準電圧Ｖｒｅｆを生成する基準電圧生成部
１ａと、電源電圧ＶＤＤ供給開始と同時に基準電圧生成
部１ａを強制的に能動状態にさせるようにスタートアッ
プ機能に供給する制御電圧ＶＳＴと電圧ＶＣＴとに応答
して電源電圧ＶＤＤを所定の比率で分圧した比較電圧Ｖ
ａとをそれぞれ出力する基準電圧制御部２ａとを有し、
基準電圧Ｖｒｅｆおよび比較電圧Ｖａの比較結果から電
源投入時および電源降下時のリセット信号を得るように
したので、信頼性の高いパワーオン・リセット回路を半
導体装置に内蔵できる。
く、かつ検出電圧が温度変化に依存しないパワーオン・
リセット回路を提供する。 【構成】電源電圧ＶＤＤ供給開始後から能動状態になる
までの時間を短縮するスタートアップ機能と、能動状態
のときに出力する制御電圧ＶＣＴおよびこの電圧に応答
して所定の基準電圧Ｖｒｅｆを生成する基準電圧生成部
１ａと、電源電圧ＶＤＤ供給開始と同時に基準電圧生成
部１ａを強制的に能動状態にさせるようにスタートアッ
プ機能に供給する制御電圧ＶＳＴと電圧ＶＣＴとに応答
して電源電圧ＶＤＤを所定の比率で分圧した比較電圧Ｖ
ａとをそれぞれ出力する基準電圧制御部２ａとを有し、
基準電圧Ｖｒｅｆおよび比較電圧Ｖａの比較結果から電
源投入時および電源降下時のリセット信号を得るように
したので、信頼性の高いパワーオン・リセット回路を半
導体装置に内蔵できる。
Description
【０００１】
【産業上の利用分野】本発明は、パワーオン・リセット
回路に関し、特にＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒ
ｙ ｍｅｔａｌ−ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔ
ｏｒ ｔｒａｎｓｉｓｔｏｒ）型の半導体集積回路に搭
載され、この半導体集積回路における電源投入時や電源
降下時に、所定のリセット信号を発生するパワーオン・
リセット回路に関する。
回路に関し、特にＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒ
ｙ ｍｅｔａｌ−ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔ
ｏｒ ｔｒａｎｓｉｓｔｏｒ）型の半導体集積回路に搭
載され、この半導体集積回路における電源投入時や電源
降下時に、所定のリセット信号を発生するパワーオン・
リセット回路に関する。
【０００２】
【従来の技術】この種の従来のパワーオン・リセット回
路の１例を回路図で示した図７を参照すると、高位側電
源電位（以下、電源電位と称す）ＶＤＤと低位側電源電
位（以下、接地電位と称す）ＧＮＤとの間に、ゲートと
ドレインとが接続された第１導電型ＭＯＳトランジスタ
（以下、Ｐ型ＭＯＳトランジスタと称す）Ｐ６および抵
抗素子Ｒ７が直列接続され、この直列接続点をＤとす
る。抵抗素子Ｒ７には容量素子Ｃ２が並列接続され、直
列接続点Ｄは、電源電位ＶＤＤと接地電位ＧＮＤとの間
に直列接続された抵抗素子Ｒ８および第２導電型ＭＯＳ
トランジスタ（以下、Ｎ型ＭＯＳトランジスタと称す）
Ｎ３のゲートに接続される。抵抗素子Ｒ８には容量素子
Ｃ３が並列接続され、かつ抵抗素子Ｒ８およびＮ型ＭＯ
ＳトランジスタＮ３の直列接続点Ｅはインバータ６の入
力端に接続されその出力端は出力端子ＯＵＴに接続され
て構成されている。
路の１例を回路図で示した図７を参照すると、高位側電
源電位（以下、電源電位と称す）ＶＤＤと低位側電源電
位（以下、接地電位と称す）ＧＮＤとの間に、ゲートと
ドレインとが接続された第１導電型ＭＯＳトランジスタ
（以下、Ｐ型ＭＯＳトランジスタと称す）Ｐ６および抵
抗素子Ｒ７が直列接続され、この直列接続点をＤとす
る。抵抗素子Ｒ７には容量素子Ｃ２が並列接続され、直
列接続点Ｄは、電源電位ＶＤＤと接地電位ＧＮＤとの間
に直列接続された抵抗素子Ｒ８および第２導電型ＭＯＳ
トランジスタ（以下、Ｎ型ＭＯＳトランジスタと称す）
Ｎ３のゲートに接続される。抵抗素子Ｒ８には容量素子
Ｃ３が並列接続され、かつ抵抗素子Ｒ８およびＮ型ＭＯ
ＳトランジスタＮ３の直列接続点Ｅはインバータ６の入
力端に接続されその出力端は出力端子ＯＵＴに接続され
て構成されている。
【０００３】上述した図７に併せてその動作説明用の電
圧／時間特性を示した図８を参照すると、このパワーオ
ン・リセット回路は、まず、時間ｔ０で電源電位ＶＤＤ
が供給され、時間の経過とともに電位は時間ｔ３の電源
電位ＶＤＤに向って上昇していく。この電位ＶＤＤがＰ
型ＭＯＳトランジスタＰ６のしきい値電圧ＶＴＰを越え
る時間ｔ１になると、Ｐ型ＭＯＳトランジスタＰ６は、
導通（オン）するとともに、接続点Ｄの電位も上昇しは
じめ、電源電位ＶＤＤに対しＶＴＰ分低下した電位（Ｖ
ＤＤ−ＶＴＰ）に達する。
圧／時間特性を示した図８を参照すると、このパワーオ
ン・リセット回路は、まず、時間ｔ０で電源電位ＶＤＤ
が供給され、時間の経過とともに電位は時間ｔ３の電源
電位ＶＤＤに向って上昇していく。この電位ＶＤＤがＰ
型ＭＯＳトランジスタＰ６のしきい値電圧ＶＴＰを越え
る時間ｔ１になると、Ｐ型ＭＯＳトランジスタＰ６は、
導通（オン）するとともに、接続点Ｄの電位も上昇しは
じめ、電源電位ＶＤＤに対しＶＴＰ分低下した電位（Ｖ
ＤＤ−ＶＴＰ）に達する。
【０００４】更に、電源電位ＶＤＤが上昇し、接続点Ｄ
の電位がＮ型ＭＯＳトランジスタＮ３のしきい値電圧Ｖ
ＴＮを越える時間ｔ２になると、Ｎ型ＭＯＳトランジス
タＮ３がオンし、接続点Ｅの電位は論理レベルのロウレ
ベルになる。このロウレベルがインバータ６で反転され
て論理レベルのハイレベルとなり出力端子ＯＵＴに出力
される。このロウレベル期間をパワーオン・リセット信
号として利用する。
の電位がＮ型ＭＯＳトランジスタＮ３のしきい値電圧Ｖ
ＴＮを越える時間ｔ２になると、Ｎ型ＭＯＳトランジス
タＮ３がオンし、接続点Ｅの電位は論理レベルのロウレ
ベルになる。このロウレベルがインバータ６で反転され
て論理レベルのハイレベルとなり出力端子ＯＵＴに出力
される。このロウレベル期間をパワーオン・リセット信
号として利用する。
【０００５】従来のパワーオン・リセット回路の他の例
が特開平３−２０６７０９号公報に記載されている。同
公報記載のパワーオン・リセット回路の回路図を示した
図９を参照すると、この回路は、比較電圧生成部７と基
準電圧生成部９とこれらの回路の出力電圧を比較する電
圧検出部８とこの電圧検出部８の出力を反転出力する反
転増幅部１０とを備え、比較電圧生成部７は電源電位Ｖ
ＤＤおよび接地電位ＧＮＤ間に抵抗素子Ｒ９および容量
素子Ｃ４が直列接続されてなり、この直列接続点を比較
電圧出力とする。
が特開平３−２０６７０９号公報に記載されている。同
公報記載のパワーオン・リセット回路の回路図を示した
図９を参照すると、この回路は、比較電圧生成部７と基
準電圧生成部９とこれらの回路の出力電圧を比較する電
圧検出部８とこの電圧検出部８の出力を反転出力する反
転増幅部１０とを備え、比較電圧生成部７は電源電位Ｖ
ＤＤおよび接地電位ＧＮＤ間に抵抗素子Ｒ９および容量
素子Ｃ４が直列接続されてなり、この直列接続点を比較
電圧出力とする。
【０００６】一方、基準電圧生成部９は電源電位ＶＤＤ
および接地電位ＧＮＤ間に抵抗素子Ｒ１０およびゲート
とドレインとを互に接続するＮ型ＭＯＳオランジスタＮ
７が直列接続され、この直列接続点を基準電圧出力端と
する。
および接地電位ＧＮＤ間に抵抗素子Ｒ１０およびゲート
とドレインとを互に接続するＮ型ＭＯＳオランジスタＮ
７が直列接続され、この直列接続点を基準電圧出力端と
する。
【０００７】電圧検出部８は、電源電位ＶＤＤとソース
を接地電位にゲートをＮ型トランジスタＮ７のゲートお
よびドレインに共通接続するＮ型ＭＯＳトランジスタＮ
７のドレインとの間に、Ｐ型ＭＯＳトランジスタＰ７お
よびＮ型ＭＯＳトランジスタＮ４の直列接続回路とＰ型
ＭＯＳトランジスタＰ８およびＮ型ＭＯＳトランジスタ
Ｎ５の直列接続回路とが互に並列接続状態で挿入され、
かつＰ型ＭＯＳトランジスタＰ７およびＰ８のゲートは
それぞれ他方のドレインに接続されるとともに、Ｎ型Ｍ
ＯＳトランジスタＮ４のゲートには比較電圧出力端が、
Ｎ型ＭＯＳトランジスタＮ５のゲートには基準電圧出力
端がそれぞれ接続される。さらにＰ型ＭＯＳトランジス
タＰ８にはゲートとドレインを互に接続するＰ型ＭＯＳ
トランジスタＰ９が並列接続で挿入され、Ｐ型ＭＯＳト
ランジスタＰ８のドレインが電圧検出部出力端となる。
を接地電位にゲートをＮ型トランジスタＮ７のゲートお
よびドレインに共通接続するＮ型ＭＯＳトランジスタＮ
７のドレインとの間に、Ｐ型ＭＯＳトランジスタＰ７お
よびＮ型ＭＯＳトランジスタＮ４の直列接続回路とＰ型
ＭＯＳトランジスタＰ８およびＮ型ＭＯＳトランジスタ
Ｎ５の直列接続回路とが互に並列接続状態で挿入され、
かつＰ型ＭＯＳトランジスタＰ７およびＰ８のゲートは
それぞれ他方のドレインに接続されるとともに、Ｎ型Ｍ
ＯＳトランジスタＮ４のゲートには比較電圧出力端が、
Ｎ型ＭＯＳトランジスタＮ５のゲートには基準電圧出力
端がそれぞれ接続される。さらにＰ型ＭＯＳトランジス
タＰ８にはゲートとドレインを互に接続するＰ型ＭＯＳ
トランジスタＰ９が並列接続で挿入され、Ｐ型ＭＯＳト
ランジスタＰ８のドレインが電圧検出部出力端となる。
【０００８】この電圧検出部出力端が反転増幅部１０の
入力端に接続される。反転増幅部１０は、電源電圧ＶＤ
Ｄおよび接地電位ＧＮＤ間に直列接続で挿入されたＰ型
ＭＯＳトランジスタＰ１０およびＮ型ＭＯＳトランジス
タＮ８からなるインバータ１０のそれぞれのゲートと一
端を接地電位ＧＮＤに接続する容量素子Ｃ５の他端と入
力端に共通接続されてなり、インバータの出力端が出力
端子ＯＵＴに接続されて構成される。
入力端に接続される。反転増幅部１０は、電源電圧ＶＤ
Ｄおよび接地電位ＧＮＤ間に直列接続で挿入されたＰ型
ＭＯＳトランジスタＰ１０およびＮ型ＭＯＳトランジス
タＮ８からなるインバータ１０のそれぞれのゲートと一
端を接地電位ＧＮＤに接続する容量素子Ｃ５の他端と入
力端に共通接続されてなり、インバータの出力端が出力
端子ＯＵＴに接続されて構成される。
【０００９】上述した構成のパワーオン・リセット回路
は、供給された電源電位ＶＤＤが０Ｖから上昇し始める
と、比較電圧出力端および基準電圧出力端の各電位も上
昇し、これらの電圧が供給されるＮ型ＭＯＳトランジス
タＮ４およびＮ５のゲートも共に上昇して行く。
は、供給された電源電位ＶＤＤが０Ｖから上昇し始める
と、比較電圧出力端および基準電圧出力端の各電位も上
昇し、これらの電圧が供給されるＮ型ＭＯＳトランジス
タＮ４およびＮ５のゲートも共に上昇して行く。
【００１０】ここで、Ｎ型ＭＯＳトランジスタＮ５のし
きい値電圧ＶＴＮ５は、Ｎ型ＭＯＳトランジスタＮ４お
よびＮ６のしきい値電圧よりも低く設定されているた
め、Ｎ型ＭＯＳトランジスタＮ５が最初にオンとなる。
きい値電圧ＶＴＮ５は、Ｎ型ＭＯＳトランジスタＮ４お
よびＮ６のしきい値電圧よりも低く設定されているた
め、Ｎ型ＭＯＳトランジスタＮ５が最初にオンとなる。
【００１１】更に、電源電位ＶＤＤが上昇し、Ｎ型ＭＯ
ＳトランジスタＮ６およびＮ７とともに、Ｐ型ＭＯＳト
ランジスタＰ７，Ｐ８，およびＰ９がオンになると、既
にＮ型ＭＯＳトランジスタＮ５がオンしているためＮ型
ＭＯＳトランジスタＮ５のドレイン電圧が低下し、Ｐ型
ＭＯＳトランジスタＰ７は更に深くバイアスされている
ので、逆にＮ型ＭＯＳトランジスタＮ４のドレイン電圧
は上昇する。
ＳトランジスタＮ６およびＮ７とともに、Ｐ型ＭＯＳト
ランジスタＰ７，Ｐ８，およびＰ９がオンになると、既
にＮ型ＭＯＳトランジスタＮ５がオンしているためＮ型
ＭＯＳトランジスタＮ５のドレイン電圧が低下し、Ｐ型
ＭＯＳトランジスタＰ７は更に深くバイアスされている
ので、逆にＮ型ＭＯＳトランジスタＮ４のドレイン電圧
は上昇する。
【００１２】電源電位ＶＤＤが更に上昇すると、Ｎ型Ｍ
ＯＳトランジスタＮ５に流れる電流よりもＮ型ＭＯＳト
ランジスタＮ４に流れる電流の方が多くなり、Ｎ型ＭＯ
ＳトランジスタＮ４のドレイ電圧が低下する。
ＯＳトランジスタＮ５に流れる電流よりもＮ型ＭＯＳト
ランジスタＮ４に流れる電流の方が多くなり、Ｎ型ＭＯ
ＳトランジスタＮ４のドレイ電圧が低下する。
【００１３】このＮ型ＭＯＳトランジスタＮ４のドレイ
ン電圧がＰ型ＭＯＳトランジスタＰ８のしきい値電圧を
更に越えると、Ｎ型ＭＯＳトランジスタＮ５のドレンイ
電圧が急上昇し、ほぼ電源電位ＶＤＤ電圧に等しくなる
とともに、Ｐ型ＭＯＳトランジスタＰ７はオフし、Ｎ型
ＭＯＳトランジスタＮ４のドレインはロウレベルにな
る。
ン電圧がＰ型ＭＯＳトランジスタＰ８のしきい値電圧を
更に越えると、Ｎ型ＭＯＳトランジスタＮ５のドレンイ
電圧が急上昇し、ほぼ電源電位ＶＤＤ電圧に等しくなる
とともに、Ｐ型ＭＯＳトランジスタＰ７はオフし、Ｎ型
ＭＯＳトランジスタＮ４のドレインはロウレベルにな
る。
【００１４】このときのＮ型ＭＯＳトランジスタＮ５の
ドレイン電圧であるハイレベルは、反転増幅部１０で反
転されてロウレベルとなり、出力端子ＯＵＴからパワー
オン・リセット信号として出力される。
ドレイン電圧であるハイレベルは、反転増幅部１０で反
転されてロウレベルとなり、出力端子ＯＵＴからパワー
オン・リセット信号として出力される。
【００１５】
【発明が解決しようとする課題】上述した従来のパワー
オン・リセット回路の一例において、検出電圧（以下、
ＶＰＯＣと称す）は次式に示すようにＶＴの和で決ま
る。
オン・リセット回路の一例において、検出電圧（以下、
ＶＰＯＣと称す）は次式に示すようにＶＴの和で決ま
る。
【００１６】 ＶＰＯＣ≒ＶＴＮ＋｜ＶＴＰ｜…………………………………（１） ここで、 ＶＴＮ：Ｎ３のしきい値電圧、ＶＴＰ：Ｐ６のしきい値
電圧とする。
電圧とする。
【００１７】よって、しきい値電圧の製造バラツキを±
０．２〔Ｖ〕とすると、検出電圧ＶＰＯＣの常温バラツ
キは、±０．４〔Ｖ〕となる。また、しきい値電圧の温
度特性を−２ｍＶとすると、検出電圧ＶＰＯＣの温度特
性は、−４〔ｍＶ／℃〕となる。
０．２〔Ｖ〕とすると、検出電圧ＶＰＯＣの常温バラツ
キは、±０．４〔Ｖ〕となる。また、しきい値電圧の温
度特性を−２ｍＶとすると、検出電圧ＶＰＯＣの温度特
性は、−４〔ｍＶ／℃〕となる。
【００１８】上述した従来のパワーオン・リセット回路
の他の例の場合は、例えば、電源電位ＶＤＤの立ち上が
り時の検出電圧ＶＰＯＣは次式で決る。
の他の例の場合は、例えば、電源電位ＶＤＤの立ち上が
り時の検出電圧ＶＰＯＣは次式で決る。
【００１９】 ＶＰＯＣ＝｜ＶＴＰ｜＋ＶＤＳ（Ｎ４）＋ＶＤＳ（Ｎ６） ＝｜ＶＴＰ｜＋ＶＤＳ（Ｎ４）＋ＶＴＮ（Ｎ７）−ＶＴＮ（Ｎ５） …………………………………（２） ここで、 ＶＴＰ：Ｐ８のしきい値電圧 ＶＴＮ（Ｎ７）：Ｎ７のしきい値電圧 ＶＴＮ（Ｎ５）：Ｎ５のしきい値電圧 但し、ＶＴＮ（Ｎ７）＞ＶＴＮ（Ｎ５） ＶＤＳ（Ｎ４）：Ｎ４のドレイン・ソース間電圧 ＶＤＳ（Ｎ６）：Ｎ６のドレイン・ソース間電圧 よって、ＶＤＳ（Ｎ４）を無視したとしてもしきい値電
圧の製造バラツキを、±０．２〔Ｖ〕とすると、検出電
圧ＶＰＯＣの常温バラツキは、±０．６〔Ｖ〕となり、
検出電圧ＶＰＯＣの温度特性は約−２〔ｍＶ／℃〕とな
る。
圧の製造バラツキを、±０．２〔Ｖ〕とすると、検出電
圧ＶＰＯＣの常温バラツキは、±０．６〔Ｖ〕となり、
検出電圧ＶＰＯＣの温度特性は約−２〔ｍＶ／℃〕とな
る。
【００２０】さらに、Ｎ５のしきい値電圧は、Ｎ４、Ｎ
６のしきい値電圧より低く設定するために、製造工程を
一工程増やす必要がある。
６のしきい値電圧より低く設定するために、製造工程を
一工程増やす必要がある。
【００２１】近年、マイクロコンピュータのＣＰＵ暴走
防止のためにパワーオン・リセット回路を内蔵する場
合、検出電圧ＶＰＯＣの常温パラツキは±０〔ｍＶ／
℃〕という要求がでてきている。
防止のためにパワーオン・リセット回路を内蔵する場
合、検出電圧ＶＰＯＣの常温パラツキは±０〔ｍＶ／
℃〕という要求がでてきている。
【００２２】しかしながらこの要求は、上述したような
従来のパワーオン・リセット回路では実現不可能であ
る。
従来のパワーオン・リセット回路では実現不可能であ
る。
【００２３】本発明の目的は、製造工程を増やすことな
く、しきい値電圧の製造バラツキによる影響を受けるこ
とのない、安定した検出電圧を得ることと、検出電圧が
温度に依存することのない信頼性の高いパワーオン・リ
セット回路を提供することにある。
く、しきい値電圧の製造バラツキによる影響を受けるこ
とのない、安定した検出電圧を得ることと、検出電圧が
温度に依存することのない信頼性の高いパワーオン・リ
セット回路を提供することにある。
【００２４】
【課題を解決するための手段】本発明のパワーオン・リ
セット回路の特徴は、半導体装置の電源電圧供給開始時
および電源電圧降下時にリセット信号を発生して内部回
路を初期化するパワーオン・リセット回路において、電
源電圧供給開始後から能動状態になるまでの時間を短縮
するスタートアップ手段を有するとともに能動状態にな
ると第１の制御電圧を出力しかつこの電圧に応答して所
定の基準電圧を生成する基準電圧生成手段と、電源電圧
供給開始と同時に前記スタートアップ手段に供給されて
前記基準電圧生成手段を強制的に能動状態にする第２制
御電圧と前記第１制御電圧に応答して電源電圧を所定の
比率で分圧した第１比較電圧とをそれぞれ出力する第１
の基準電圧制御手段とを備え、前記基準電圧および前記
比較電圧を比較手段により比較しその比較結果を前記リ
セット信号として出力することにある。
セット回路の特徴は、半導体装置の電源電圧供給開始時
および電源電圧降下時にリセット信号を発生して内部回
路を初期化するパワーオン・リセット回路において、電
源電圧供給開始後から能動状態になるまでの時間を短縮
するスタートアップ手段を有するとともに能動状態にな
ると第１の制御電圧を出力しかつこの電圧に応答して所
定の基準電圧を生成する基準電圧生成手段と、電源電圧
供給開始と同時に前記スタートアップ手段に供給されて
前記基準電圧生成手段を強制的に能動状態にする第２制
御電圧と前記第１制御電圧に応答して電源電圧を所定の
比率で分圧した第１比較電圧とをそれぞれ出力する第１
の基準電圧制御手段とを備え、前記基準電圧および前記
比較電圧を比較手段により比較しその比較結果を前記リ
セット信号として出力することにある。
【００２５】また、前記第１の基準電圧制御手段に代え
て前記第１比較電圧よりも高電圧の第２比較電圧をさら
に備えた第２の比較電圧制御手段を備え、前記基準電圧
および前記第１比較電圧の比較結果と前記基準電圧の反
転電圧および前記第２比較電圧の比較結果との論理和結
果を前記リセット信号として出力することができる。
て前記第１比較電圧よりも高電圧の第２比較電圧をさら
に備えた第２の比較電圧制御手段を備え、前記基準電圧
および前記第１比較電圧の比較結果と前記基準電圧の反
転電圧および前記第２比較電圧の比較結果との論理和結
果を前記リセット信号として出力することができる。
【００２６】さらに、電源電圧供給開始と同時に前記リ
セット信号が能動状態になり、前記第１比較電圧の比較
結果で非能動状態になることができる。
セット信号が能動状態になり、前記第１比較電圧の比較
結果で非能動状態になることができる。
【００２７】さらにまた、前記第１および前記第２の基
準電圧制御手段が、前記第２制御電圧と前記第１および
前記第２比較電圧とを生成する手段を共用することもで
きる。
準電圧制御手段が、前記第２制御電圧と前記第１および
前記第２比較電圧とを生成する手段を共用することもで
きる。
【００２８】また、前記基準電圧生成手段は、高位側電
源電位と低位側電源電位との間に、第１の第１導電型Ｍ
ＯＳトランジスタおよび第１の第２導電型ＭＯＳトラン
ジスタが直列接続で挿入された第１の直列接続回路と第
２の第１導電型ＭＯＳトランジスタと第２の第２導電型
ＭＯＳトランジスタと第１の抵抗素子とが直列接続で挿
入された第２の直列接続回路とを有し、前記第１の第１
導電型ＭＯＳトランジスタのゲートと前記第２の第１導
電型ＭＯＳトランジスタのゲートとドレインとが互に接
続されこの接続点を前記第１制御電圧の出力端とし、前
記第１の第２導電型ＭＯＳトランジスタのゲートとドレ
インと前記第２の第２導電型ＭＯＳトランジスタのゲー
トとが互に接続されかつ前記第１制御電圧の出力端がゲ
ートに接続される第３の第１導電型ＭＯＳトランジスタ
と第２の抵抗素子とこの抵抗素子側をアノードとする第
１ダイオードとが高位側電源電位および低位側電源電位
間に直列接続で挿入されこの直列接続点を前記基準電圧
の出力端とするとともに、前記第１の第１導電型ＭＯＳ
トランジスタと並列に第４の第１導電型ＭＯＳトランジ
スタが接続されそのゲートに前記第２制御電圧の出力端
が接続されてなる前記スタートアップ手段を含んで構成
される。
源電位と低位側電源電位との間に、第１の第１導電型Ｍ
ＯＳトランジスタおよび第１の第２導電型ＭＯＳトラン
ジスタが直列接続で挿入された第１の直列接続回路と第
２の第１導電型ＭＯＳトランジスタと第２の第２導電型
ＭＯＳトランジスタと第１の抵抗素子とが直列接続で挿
入された第２の直列接続回路とを有し、前記第１の第１
導電型ＭＯＳトランジスタのゲートと前記第２の第１導
電型ＭＯＳトランジスタのゲートとドレインとが互に接
続されこの接続点を前記第１制御電圧の出力端とし、前
記第１の第２導電型ＭＯＳトランジスタのゲートとドレ
インと前記第２の第２導電型ＭＯＳトランジスタのゲー
トとが互に接続されかつ前記第１制御電圧の出力端がゲ
ートに接続される第３の第１導電型ＭＯＳトランジスタ
と第２の抵抗素子とこの抵抗素子側をアノードとする第
１ダイオードとが高位側電源電位および低位側電源電位
間に直列接続で挿入されこの直列接続点を前記基準電圧
の出力端とするとともに、前記第１の第１導電型ＭＯＳ
トランジスタと並列に第４の第１導電型ＭＯＳトランジ
スタが接続されそのゲートに前記第２制御電圧の出力端
が接続されてなる前記スタートアップ手段を含んで構成
される。
【００２９】さらに、前記基準電圧生成手段は、前記第
１の第２導電型ＭＯＳトランジスタおよび前記第１の抵
抗素子と低位側電源電位との間に低位側電源電位側をカ
ソードとする第２および第３のダイオードをそれぞれ挿
入して構成される。
１の第２導電型ＭＯＳトランジスタおよび前記第１の抵
抗素子と低位側電源電位との間に低位側電源電位側をカ
ソードとする第２および第３のダイオードをそれぞれ挿
入して構成される。
【００３０】さらにまた、前記第１の基準電圧制御手段
は、高位側電源電位と低位側電源電位との間に第５の第
１導電型ＭＯＳトランジスタと第３および第４の抵抗素
子とが直列接続で挿入され前記第５の第１導電型ＭＯＳ
トランジスタのドレインは第１の容量素子を介して低位
側電源電位に接続されるとともに前記第２制御電圧の出
力端とし、かつ前記第３および第４の抵抗素子の直列接
続点を前記第１比較電圧の出力端として構成される。
は、高位側電源電位と低位側電源電位との間に第５の第
１導電型ＭＯＳトランジスタと第３および第４の抵抗素
子とが直列接続で挿入され前記第５の第１導電型ＭＯＳ
トランジスタのドレインは第１の容量素子を介して低位
側電源電位に接続されるとともに前記第２制御電圧の出
力端とし、かつ前記第３および第４の抵抗素子の直列接
続点を前記第１比較電圧の出力端として構成される。
【００３１】また、前記第２の基準電圧制御手段は、高
位側電源電位と低位側電源電位との間に第６の第１導電
型ＭＯＳトランジスタと第５、第６および第７の抵抗素
子とが直列接続で挿入され前記第６の第１導電型ＭＯＳ
トランジスタのドレインは第２の容量素子を介して低位
側電源電位に接続されるとともに前記第１制御電圧の出
力端とし、かつ前記第６および第７の抵抗素子の直列接
続点を第１比較電圧の出力端とし、前記第５および第６
の抵抗素子の直列接続点を第２比較電圧の出力端として
それぞれ構成される。
位側電源電位と低位側電源電位との間に第６の第１導電
型ＭＯＳトランジスタと第５、第６および第７の抵抗素
子とが直列接続で挿入され前記第６の第１導電型ＭＯＳ
トランジスタのドレインは第２の容量素子を介して低位
側電源電位に接続されるとともに前記第１制御電圧の出
力端とし、かつ前記第６および第７の抵抗素子の直列接
続点を第１比較電圧の出力端とし、前記第５および第６
の抵抗素子の直列接続点を第２比較電圧の出力端として
それぞれ構成される。
【００３２】
【実施例】本発明の実施例を図面を参照しながら説明す
る。
る。
【００３３】図１は本発明の第１の実施例を示す回路図
である。図１を参照すると、本実施例のパワーオン・リ
セット回路は、電源電圧供給開始後から能動状態になる
までの時間を短縮するスタートアップ機能を有し能動状
態のときに出力する第１制御電圧およびこの電圧に応答
して基準電圧を生成する基準電圧生成部１ａと、電源電
圧供給開始と同時に基準電圧生成部１ａのスタートアッ
プ機能を強制的に能動状態にさせる第２制御電圧と第１
制御電圧とに応答して電源電圧を所定の比率で分圧した
比較電圧とをそれぞれ出力する基準電圧制御部２ａと、
比較電圧および基準電圧を比較し比較電圧が基準電圧よ
りも低いときにその比較結果を検出電圧（リセット信
号）として出力するコンパレータ３とを備える。
である。図１を参照すると、本実施例のパワーオン・リ
セット回路は、電源電圧供給開始後から能動状態になる
までの時間を短縮するスタートアップ機能を有し能動状
態のときに出力する第１制御電圧およびこの電圧に応答
して基準電圧を生成する基準電圧生成部１ａと、電源電
圧供給開始と同時に基準電圧生成部１ａのスタートアッ
プ機能を強制的に能動状態にさせる第２制御電圧と第１
制御電圧とに応答して電源電圧を所定の比率で分圧した
比較電圧とをそれぞれ出力する基準電圧制御部２ａと、
比較電圧および基準電圧を比較し比較電圧が基準電圧よ
りも低いときにその比較結果を検出電圧（リセット信
号）として出力するコンパレータ３とを備える。
【００３４】基準電圧生成部１ａは、電源電位ＶＤＤと
接地電位ＧＮＤとの間に、Ｐ型ＭＯＳトランジスタＰ１
およびＮ型ＭＯＳトランジスタＮ１が直列接続で挿入さ
れた直列接続回路と、Ｐ型ＭＯＳトランジスタＰ２とＮ
型ＭＯＳトランジスタＮ２と抵抗素子Ｒ１とが直列接続
で挿入された直列接続回路とを有する。
接地電位ＧＮＤとの間に、Ｐ型ＭＯＳトランジスタＰ１
およびＮ型ＭＯＳトランジスタＮ１が直列接続で挿入さ
れた直列接続回路と、Ｐ型ＭＯＳトランジスタＰ２とＮ
型ＭＯＳトランジスタＮ２と抵抗素子Ｒ１とが直列接続
で挿入された直列接続回路とを有する。
【００３５】Ｐ型ＭＯＳトランジスタＰ１およびＰ２の
ゲートとドレインとが互に接続されこの接続点ＣＴの電
圧ＶＣＴ（以下、第１制御電圧ＶＣＴと称す）の出力端
とし、Ｎ型ＭＯＳトランジスタＮ１のゲートとドレイン
とＮ電型ＭＯＳトランジスタＮ２のゲートとが互に接続
される。
ゲートとドレインとが互に接続されこの接続点ＣＴの電
圧ＶＣＴ（以下、第１制御電圧ＶＣＴと称す）の出力端
とし、Ｎ型ＭＯＳトランジスタＮ１のゲートとドレイン
とＮ電型ＭＯＳトランジスタＮ２のゲートとが互に接続
される。
【００３６】第１制御電圧ＶＣＴの出力端がＰ型ＭＯＳ
トランジスタＰ３ゲートに接続され、このＰ型ＭＯＳト
ランジスタＰ３と抵抗素子Ｒ２とこの抵抗素子側をアノ
ードとするダイオードＤ１とが電源電位ＶＤＤおよび接
地電位ＧＮＤ間に直列接続で挿入されこの直列接続点ｒ
ｅｆの電圧Ｖｒｅｆ（以下、基準電圧Ｖｒｅｆと称す）
の出力端とする。
トランジスタＰ３ゲートに接続され、このＰ型ＭＯＳト
ランジスタＰ３と抵抗素子Ｒ２とこの抵抗素子側をアノ
ードとするダイオードＤ１とが電源電位ＶＤＤおよび接
地電位ＧＮＤ間に直列接続で挿入されこの直列接続点ｒ
ｅｆの電圧Ｖｒｅｆ（以下、基準電圧Ｖｒｅｆと称す）
の出力端とする。
【００３７】さらにＰ型ＭＯＳトランジスタＰ１と並列
にＰ電型ＭＯＳトランジスタＰ４が接続されそのゲート
に次に述べる基準電圧制御部２ａの第２制御電圧ＶＳＴ
の出力端が接続されてスタートアップ機能を構成してい
る。
にＰ電型ＭＯＳトランジスタＰ４が接続されそのゲート
に次に述べる基準電圧制御部２ａの第２制御電圧ＶＳＴ
の出力端が接続されてスタートアップ機能を構成してい
る。
【００３８】また、基準電圧制御部２ａは、電源電位Ｖ
ＤＤと接地電位ＧＮＤとの間にＰ型ＭＯＳトランジスタ
Ｐ５と抵抗素子Ｒ３およびＲ４とが直列接続で挿入さ
れ、Ｐ型ＭＯＳトランジスタＰ５のドレインは容量素子
Ｃ１を介して接地電位ＧＮＤに接続されるとともに、こ
のＰ型ＭＯＳトランジスタＰ５と容量素子Ｃ１の接続点
ＳＴの電圧ＶＳＴ（以下、第２制御電圧ＶＳＴと称す）
の出力端とし、かつ抵抗素子Ｒ３およびＲ４の直列接続
点Ａを比較電圧Ｖａの出力端として構成される。
ＤＤと接地電位ＧＮＤとの間にＰ型ＭＯＳトランジスタ
Ｐ５と抵抗素子Ｒ３およびＲ４とが直列接続で挿入さ
れ、Ｐ型ＭＯＳトランジスタＰ５のドレインは容量素子
Ｃ１を介して接地電位ＧＮＤに接続されるとともに、こ
のＰ型ＭＯＳトランジスタＰ５と容量素子Ｃ１の接続点
ＳＴの電圧ＶＳＴ（以下、第２制御電圧ＶＳＴと称す）
の出力端とし、かつ抵抗素子Ｒ３およびＲ４の直列接続
点Ａを比較電圧Ｖａの出力端として構成される。
【００３９】上述した構成による基準電圧生成部１ａに
おいて、例えば、Ｐ型ＭＯＳトランジスタＰ１、Ｐ２お
よびＰ３のゲート長およびゲート幅をそれぞれ同一サイ
ズにし、かつＮ型ＭＯＳトランジスタＮ１に対しＮ２の
ゲート長を同一サイズとしゲート幅をＭ倍と設定すれ
ば、基準電圧Ｖｒｅｆは次式で表せる。
おいて、例えば、Ｐ型ＭＯＳトランジスタＰ１、Ｐ２お
よびＰ３のゲート長およびゲート幅をそれぞれ同一サイ
ズにし、かつＮ型ＭＯＳトランジスタＮ１に対しＮ２の
ゲート長を同一サイズとしゲート幅をＭ倍と設定すれ
ば、基準電圧Ｖｒｅｆは次式で表せる。
【００４０】 Ｖｒｅｆ＝Ｎ・（ｋ・Ｔ／ｑ）・ｌｎＭ＋ＶＦ（Ｄ１）……………（３） ここで、 Ｎ；（Ｒ２の抵抗値）／（Ｒ１の抵抗値） ｑ；電子の電荷量，ｋ；ボルツマン定数，Ｔ；絶対温度 ＶＦ（Ｄ１）；Ｄ１の順方向電圧 また、基準電圧Ｖｒｅｆの温度特性は次式で表せる。
【００４１】 （Δ／ΔＴ）・（Ｖｒｅｆ）＝Ｎ・（ｋ／ｑ）・ｌｎＭ ＋（Δ／ΔＴ）・（ＶＦ（Ｄ１））……（４） ここで （Δ／ΔＴ）・（ＶＦ（Ｄ１））；Ｄ１の温度係数で約
−２ｍＶ 上式より、係数ＮおよびＭを適切に選ぶことにより任意
の値に設定でき、温度保証された基準電圧Ｖｒｅｆが得
られる。
−２ｍＶ 上式より、係数ＮおよびＭを適切に選ぶことにより任意
の値に設定でき、温度保証された基準電圧Ｖｒｅｆが得
られる。
【００４２】次に、基準電圧制御部２ａの動作を説明す
る。先ず、スタート・アップ機能を制御する第２制御電
圧ＶＳＴ生成の動作を説明する。
る。先ず、スタート・アップ機能を制御する第２制御電
圧ＶＳＴ生成の動作を説明する。
【００４３】電源投入時、各ＭＯＳトランジスタのゲー
ト容量を主とする寄生容量によって、Ｎ１のドレインは
接地電位から、Ｐ２のドレインは電源電位からそれぞれ
動作開始をするために、一定電圧Ｖｒｅｆが出力するま
でには時間がかかることになり、基準電圧生成部１ａと
してはこのままでは使えない。
ト容量を主とする寄生容量によって、Ｎ１のドレインは
接地電位から、Ｐ２のドレインは電源電位からそれぞれ
動作開始をするために、一定電圧Ｖｒｅｆが出力するま
でには時間がかかることになり、基準電圧生成部１ａと
してはこのままでは使えない。
【００４４】そこで、電源投入時Ｐ４のゲートを容量素
子Ｃ１を介して接地することにより、Ｐ４をオンさせて
第２制御電圧ＶＳＴをロウレベルにしてＰ４をオンさ
せ、強制的に基準電圧生成部１ａを動作させる。その
後、Ｐ２とミラーを構成するＰ５にドレイン電流を流
し、容量素子Ｃ１を充電することによって第２制御電圧
ＶＳＴをハイレベルとし、基準電圧生成部１ａのＰ４を
オフさせてスタート・アップ機能を停止させる。
子Ｃ１を介して接地することにより、Ｐ４をオンさせて
第２制御電圧ＶＳＴをロウレベルにしてＰ４をオンさ
せ、強制的に基準電圧生成部１ａを動作させる。その
後、Ｐ２とミラーを構成するＰ５にドレイン電流を流
し、容量素子Ｃ１を充電することによって第２制御電圧
ＶＳＴをハイレベルとし、基準電圧生成部１ａのＰ４を
オフさせてスタート・アップ機能を停止させる。
【００４５】次に比較電圧Ｖａ生成の動作は、電源投入
時のＰ５のドレイン電圧は、接地電位ＧＮＤにあるが、
このロウレベルによって基準電圧生成部１ａはスタート
アップのＰ型ＭＯＳトランジスタＰ４がオンして動作状
態になり、この基準電圧生成部１ａから出力される第１
制御電圧ＶＣＴのロウレベルによってＰ５がオンし、Ｐ
５のドレイン電圧はほぼ電源電圧ＶＤＤに等しくなる。
時のＰ５のドレイン電圧は、接地電位ＧＮＤにあるが、
このロウレベルによって基準電圧生成部１ａはスタート
アップのＰ型ＭＯＳトランジスタＰ４がオンして動作状
態になり、この基準電圧生成部１ａから出力される第１
制御電圧ＶＣＴのロウレベルによってＰ５がオンし、Ｐ
５のドレイン電圧はほぼ電源電圧ＶＤＤに等しくなる。
【００４６】従って、抵抗素子Ｒ３とＲ４の直列接続点
Ａの電位Ｖａは、次式のように決まり動作する。
Ａの電位Ｖａは、次式のように決まり動作する。
【００４７】 Ｖａ＝ＶＤＤ・（Ｒ４／（Ｒ３＋Ｒ４））………………………（５） 次に、本実施例の動作を説明するための電圧／時間特性
を示した図２を参照すると、時間ｔ０で電源が投入され
ると、先ず、基準電圧制御部２ａで生成されるスタート
アップの第１制御電圧ＶＳＴがロウレベルとなって基準
電圧生成部１ａのＰ型ＭＯＳトランジスタＰ４がオン
し、時間ｔ１で第１制御電圧ＶＳＴがハイレベルとなっ
てＰ型ＭＯＳトランジスタＰ４はオフする。
を示した図２を参照すると、時間ｔ０で電源が投入され
ると、先ず、基準電圧制御部２ａで生成されるスタート
アップの第１制御電圧ＶＳＴがロウレベルとなって基準
電圧生成部１ａのＰ型ＭＯＳトランジスタＰ４がオン
し、時間ｔ１で第１制御電圧ＶＳＴがハイレベルとなっ
てＰ型ＭＯＳトランジスタＰ４はオフする。
【００４８】時間ｔ１以降は、抵抗素子Ｒ３およびＲ４
による分圧回路として動作し、式（５）に従って電源電
位ＶＤＤを抵抗分圧した比較電圧Ｖａを出力する。
による分圧回路として動作し、式（５）に従って電源電
位ＶＤＤを抵抗分圧した比較電圧Ｖａを出力する。
【００４９】基準電圧生成部１ａは、時間ｔ１以降は基
準電圧Ｖｒｅｆを生成する能動状態となり、電圧Ｖｒｅ
ｆを出力し始める。この電圧Ｖｒｅｆが分圧電圧Ｖａを
越える時間ｔ２においてコンパレータ３が上昇中の電源
電位ＶＤＤレベルに対応したハイレベルを出力端子ＯＵ
Ｔへ出力する。
準電圧Ｖｒｅｆを生成する能動状態となり、電圧Ｖｒｅ
ｆを出力し始める。この電圧Ｖｒｅｆが分圧電圧Ｖａを
越える時間ｔ２においてコンパレータ３が上昇中の電源
電位ＶＤＤレベルに対応したハイレベルを出力端子ＯＵ
Ｔへ出力する。
【００５０】基準電圧Ｖｒｅｆが一定電圧を出力するた
めに必要な電源電位ＶＤＤに達する時間ｔ３以降では、
式（３）で決まる基準電圧Ｖｒｅｆを出力する。
めに必要な電源電位ＶＤＤに達する時間ｔ３以降では、
式（３）で決まる基準電圧Ｖｒｅｆを出力する。
【００５１】更に、時間の経過とともに電源電位ＶＤＤ
が上昇を続け、時間ｔ４で電圧Ｖａが基準電圧Ｖｒｅｆ
を追い越す電源電位ＶＤＤ（＝ＶＰＯＣ）となり、コン
パレータ３の出力は反転してロウレベルとなり、出力端
子ＯＵＴからロウレベルをパワーオン・リセット信号と
して出力する。その後時間５以降は電源電位ＶＤＤが一
定となる次に、本実施例によるパワーオン・リセット回
路の電圧ＶＰＯＣのバラツキと温度特性についての具体
例を示す。
が上昇を続け、時間ｔ４で電圧Ｖａが基準電圧Ｖｒｅｆ
を追い越す電源電位ＶＤＤ（＝ＶＰＯＣ）となり、コン
パレータ３の出力は反転してロウレベルとなり、出力端
子ＯＵＴからロウレベルをパワーオン・リセット信号と
して出力する。その後時間５以降は電源電位ＶＤＤが一
定となる次に、本実施例によるパワーオン・リセット回
路の電圧ＶＰＯＣのバラツキと温度特性についての具体
例を示す。
【００５２】先ず、本実施例のパワーオン・リセット回
路の電圧ＶＰＯＣの理論式は、式（３）および（５）よ
り、 ＶＰＯＣ＝Ｖｒｅｆ・（１＋Ｒ３／Ｒ４） ＝｛Ｎ・（ｋ・Ｔ／ｑ）・ｌｎＭ＋ＶＦ（Ｄ１）｝ ×（１＋Ｒ３／Ｒ４）…………………………………………（６） となり、また、温度特性は式（４）および（６）より、 （Δ／ΔＴ）・（ＶＰＯＣ）＝｛Ｎ・（ｋ／ｑ）・ｌｎＭ ＋（Δ／ΔＴ）・（ＶＦ（Ｄ１｝・（１＋Ｒ３／Ｒ４）…（７） となるが、常温でのバラツキは、上式（６）から分かる
ように、Ｖｒｅｆの（１＋Ｒ３／Ｒ４）倍で、分圧抵抗
比とＮ型ＭＯＳトランジスタＮ１に対するＮ２のゲート
幅比ＭとダイオードＤ１の準方向電圧ＶＦ（Ｄ１）とで
決まる。
路の電圧ＶＰＯＣの理論式は、式（３）および（５）よ
り、 ＶＰＯＣ＝Ｖｒｅｆ・（１＋Ｒ３／Ｒ４） ＝｛Ｎ・（ｋ・Ｔ／ｑ）・ｌｎＭ＋ＶＦ（Ｄ１）｝ ×（１＋Ｒ３／Ｒ４）…………………………………………（６） となり、また、温度特性は式（４）および（６）より、 （Δ／ΔＴ）・（ＶＰＯＣ）＝｛Ｎ・（ｋ／ｑ）・ｌｎＭ ＋（Δ／ΔＴ）・（ＶＦ（Ｄ１｝・（１＋Ｒ３／Ｒ４）…（７） となるが、常温でのバラツキは、上式（６）から分かる
ように、Ｖｒｅｆの（１＋Ｒ３／Ｒ４）倍で、分圧抵抗
比とＮ型ＭＯＳトランジスタＮ１に対するＮ２のゲート
幅比ＭとダイオードＤ１の準方向電圧ＶＦ（Ｄ１）とで
決まる。
【００５３】本実施例の基準電圧生成部１ａの実験結果
の特性を示す図３を参照すると、基準電圧生成部１ａの
Ｐ型ＭＯＳトランジスタＰ１，Ｐ２，Ｐ３，Ｎ型ＭＯＳ
トランジスタＮ１，Ｎ２の各々のゲート面積の合計Ｓ
（以下、ゲート面積Ｓと称す）を横軸に、基準電圧Ｖｒ
ｅｆの常温でのバラツキ３σn-1 （以下、３σn-1 と称
す）を縦軸にそれぞれプロットした実験結果（１μｍル
ールＣＭＯＳプロセス）を示す。
の特性を示す図３を参照すると、基準電圧生成部１ａの
Ｐ型ＭＯＳトランジスタＰ１，Ｐ２，Ｐ３，Ｎ型ＭＯＳ
トランジスタＮ１，Ｎ２の各々のゲート面積の合計Ｓ
（以下、ゲート面積Ｓと称す）を横軸に、基準電圧Ｖｒ
ｅｆの常温でのバラツキ３σn-1 （以下、３σn-1 と称
す）を縦軸にそれぞれプロットした実験結果（１μｍル
ールＣＭＯＳプロセス）を示す。
【００５４】この時、Ｐ型ＭＯＳトランジスタＰ１，Ｐ
２，Ｐ３の各々のゲート長およびゲート幅を同一サイズ
とし、更に、Ｎ型ＭＯＳトランジスタＮ１に対しＮ２の
ゲート長を同一サイズとし、ゲート長を６倍とした。３
σn-1 は、ゲート面積Ｓに比例して小さくなる。具体的
な例として、 Ａ＝０．１ｍｍ2 （実寸）で３σn-1 ＝１５ｍＶ という実験結果が得られている。
２，Ｐ３の各々のゲート長およびゲート幅を同一サイズ
とし、更に、Ｎ型ＭＯＳトランジスタＮ１に対しＮ２の
ゲート長を同一サイズとし、ゲート長を６倍とした。３
σn-1 は、ゲート面積Ｓに比例して小さくなる。具体的
な例として、 Ａ＝０．１ｍｍ2 （実寸）で３σn-1 ＝１５ｍＶ という実験結果が得られている。
【００５５】ＶＰＯＣが、温度に依存しないように、 Ｎ・（ｋ／ｑ）・ｌｎＭ＋（Δ／ΔＴ）・（ＶＦ（Ｄ１））＝０ （式（８）参照）となるＮおよびＭを選ぶと、基準電圧
Ｖｒｅｆ＝１．２５Ｖとなり、この値は、計算と実測で
一致している。
Ｖｒｅｆ＝１．２５Ｖとなり、この値は、計算と実測で
一致している。
【００５６】ここで、ＶＰＯＣ＝１．５Ｖとなるよう
に、（１＋Ｒ３／Ｒ４）＝１．２とすると、ＶＰＯＣの
常温でのバラツキは、３σn-1 ・（１＋Ｒ３／Ｒ４）＝
１５×１．２＝１８ｍＶとなる。
に、（１＋Ｒ３／Ｒ４）＝１．２とすると、ＶＰＯＣの
常温でのバラツキは、３σn-1 ・（１＋Ｒ３／Ｒ４）＝
１５×１．２＝１８ｍＶとなる。
【００５７】以上のことから、製造工程を増やすことな
く、かつしきい値電圧の製造バラツキにもよらず、検出
電圧のバラツキが小さい、検出電圧が温度に依存するこ
とのない高精度なパワーオン・リセット回路が実現でき
る。
く、かつしきい値電圧の製造バラツキにもよらず、検出
電圧のバラツキが小さい、検出電圧が温度に依存するこ
とのない高精度なパワーオン・リセット回路が実現でき
る。
【００５８】本発明の第２の実施例を回路図で示した図
４を参照すると、第１の実施例との相違点は、図１に示
した基準電圧生成部１ａの、Ｎ型ＭＯＳトランジスタＮ
１および接地電位ＧＮＤ間にダイオードＤ３を、抵抗素
子Ｒ１および接地電位ＧＮＤ間にダイオードＤ２をそれ
ぞれ付加したことである。それ以外の構成要素は同一で
あり、同一の構成要素には同一の符号を付して説明は省
略する。
４を参照すると、第１の実施例との相違点は、図１に示
した基準電圧生成部１ａの、Ｎ型ＭＯＳトランジスタＮ
１および接地電位ＧＮＤ間にダイオードＤ３を、抵抗素
子Ｒ１および接地電位ＧＮＤ間にダイオードＤ２をそれ
ぞれ付加したことである。それ以外の構成要素は同一で
あり、同一の構成要素には同一の符号を付して説明は省
略する。
【００５９】本実施例の基準電圧生成部１ｂにおいて
も、前述した式（３），（４），（５），（６），そし
て（７）の関係は成立する。但し、Ｎ型ＭＯＳトランジ
スタＮ１およびＮ２を同一サイズとし、その代りにＭに
対応する値としては、ダイオードＤ３とダイオードＤ２
との接合面積比で得られるようにして、同様な結果が得
られるようにした。
も、前述した式（３），（４），（５），（６），そし
て（７）の関係は成立する。但し、Ｎ型ＭＯＳトランジ
スタＮ１およびＮ２を同一サイズとし、その代りにＭに
対応する値としては、ダイオードＤ３とダイオードＤ２
との接合面積比で得られるようにして、同様な結果が得
られるようにした。
【００６０】また、図３に示したように、３σn-1 は第
１の実施例と比べて同一ゲート面積で１／１．５倍と小
さくなる実験結果が得られている。したがって、本実施
例においても検出電圧の常温でのバラツキを小さくでき
る。
１の実施例と比べて同一ゲート面積で１／１．５倍と小
さくなる実験結果が得られている。したがって、本実施
例においても検出電圧の常温でのバラツキを小さくでき
る。
【００６１】本発明の第３の実施例の回路図を示した図
５を参照すると、第２の実施例との相違点は、基準電圧
制御部２ａに代えて比較電圧Ｖａよりも高電圧のもう１
つの比較電圧をさらに備えるように抵抗素子Ｒ３を抵抗
素子Ｒ５と抵抗素子Ｒ６に分割（以下、その直列接続点
Ｂの電圧を比較電圧Ｖｂと称す）した基準電圧制御部１
ｂを有し、基準電圧Ｖｒｅｆおよび比較電圧Ｖａをコン
パレータ３で比較した結果と、基準電圧Ｖｒｅｆの反転
電圧（Ｐ型ＭＯＳトランジスタＰ１のドレインの接続点
Ｃの電圧。以下、基準電圧Ｖｃと称す）および比較電圧
Ｖｂをコンパレータ４で比較した結果とをＯＲゲート５
で論理和した結果をリセット信号として出力するように
したことである。それ以外の構成要素は同一であり、同
一の構成要素には同一の符号を付して説明は省略する。
５を参照すると、第２の実施例との相違点は、基準電圧
制御部２ａに代えて比較電圧Ｖａよりも高電圧のもう１
つの比較電圧をさらに備えるように抵抗素子Ｒ３を抵抗
素子Ｒ５と抵抗素子Ｒ６に分割（以下、その直列接続点
Ｂの電圧を比較電圧Ｖｂと称す）した基準電圧制御部１
ｂを有し、基準電圧Ｖｒｅｆおよび比較電圧Ｖａをコン
パレータ３で比較した結果と、基準電圧Ｖｒｅｆの反転
電圧（Ｐ型ＭＯＳトランジスタＰ１のドレインの接続点
Ｃの電圧。以下、基準電圧Ｖｃと称す）および比較電圧
Ｖｂをコンパレータ４で比較した結果とをＯＲゲート５
で論理和した結果をリセット信号として出力するように
したことである。それ以外の構成要素は同一であり、同
一の構成要素には同一の符号を付して説明は省略する。
【００６２】上述した図５に併せて本実施例の動作説明
用の電圧／時間特性を示した図６を参照すると、時間ｔ
０で電源を投入し、電源電位ＶＤＤが上昇し始めると、
比較電圧Ｖａと基準電圧Ｖｒｅｆをコンパレータ３で比
較するところまだでの動作は第２の実施例と同様である
からここでの説明は省略する。
用の電圧／時間特性を示した図６を参照すると、時間ｔ
０で電源を投入し、電源電位ＶＤＤが上昇し始めると、
比較電圧Ｖａと基準電圧Ｖｒｅｆをコンパレータ３で比
較するところまだでの動作は第２の実施例と同様である
からここでの説明は省略する。
【００６３】一方、基準電圧Ｖｃは、電源電位ＶＤＤが
上昇して時間ｔ３でダイオードＤ３とＮ型ＭＯＳトラン
ジスタＮ１共にオンするのに必要な電源電圧ＶＤＤまで
は、Ｐ型ＭＯＳトランジスタＰ４もしくはＰ１のどちら
かがオンしているので電源電圧ＶＤＤの上昇に追従して
いく。
上昇して時間ｔ３でダイオードＤ３とＮ型ＭＯＳトラン
ジスタＮ１共にオンするのに必要な電源電圧ＶＤＤまで
は、Ｐ型ＭＯＳトランジスタＰ４もしくはＰ１のどちら
かがオンしているので電源電圧ＶＤＤの上昇に追従して
いく。
【００６４】時間ｔ３以降は、電源電位ＶＤＤに依ら
ず、ダイオードＤ３の順方向電圧とＮ型ＭＯＳトランジ
スタＮ１のドレイン・ソース間電圧とで決まる電圧で一
定となる。
ず、ダイオードＤ３の順方向電圧とＮ型ＭＯＳトランジ
スタＮ１のドレイン・ソース間電圧とで決まる電圧で一
定となる。
【００６５】さらに、時間が経過して、電圧Ｖｂが電圧
Ｖｃを越える時間ｔ４で、コンパレータ４の出力はその
時点での電源電位ＶＤＤからロウレベルに変化する。こ
のコンパレータ４がハイレベルとなる時間ｔ０からｔ４
の期間とコンパレータ３がハイレベルとなるｔ２からｔ
４’までの期間の出力の論理和をＯＲゲート５でとるこ
とによって、パワーオン・リセット信号として出力端子
ＯＵＴへ出力する。
Ｖｃを越える時間ｔ４で、コンパレータ４の出力はその
時点での電源電位ＶＤＤからロウレベルに変化する。こ
のコンパレータ４がハイレベルとなる時間ｔ０からｔ４
の期間とコンパレータ３がハイレベルとなるｔ２からｔ
４’までの期間の出力の論理和をＯＲゲート５でとるこ
とによって、パワーオン・リセット信号として出力端子
ＯＵＴへ出力する。
【００６６】この時、パワーオン・リセット信号ＶＰＯ
Ｃがコンパレータ３の出力、すなわち時間ｔ４’で決定
されるので式（６）および（７）は成立する。つまり、
本実施例はパワーオン・リセット回路として、リセット
信号を電源電圧ＶＤＤ＝０Ｖから保証した例である。
Ｃがコンパレータ３の出力、すなわち時間ｔ４’で決定
されるので式（６）および（７）は成立する。つまり、
本実施例はパワーオン・リセット回路として、リセット
信号を電源電圧ＶＤＤ＝０Ｖから保証した例である。
【００６７】上述した第３の実施例における基準電圧制
御部２ｂを第１および第２の実施例の基準電圧制御部２
ａに代えて適用し、コンパレータ４およびＯＲゲート５
を付加することによって第３の実施例と同様な効果を得
ることもできる。
御部２ｂを第１および第２の実施例の基準電圧制御部２
ａに代えて適用し、コンパレータ４およびＯＲゲート５
を付加することによって第３の実施例と同様な効果を得
ることもできる。
【００６８】なお、上述した各実施例の説明からも分る
ように、本発明は基準電圧生成部１ａおよび１ｂにスタ
ートアップ機能を有し、基準電圧制御部２ａおよび２ｂ
はスタートアップの制御電圧と比較電圧（抵抗分圧の電
圧）との生成回路を共用する。
ように、本発明は基準電圧生成部１ａおよび１ｂにスタ
ートアップ機能を有し、基準電圧制御部２ａおよび２ｂ
はスタートアップの制御電圧と比較電圧（抵抗分圧の電
圧）との生成回路を共用する。
【００６９】
【発明の効果】以上説明したように本発明は、電源電圧
供給開始後から能動状態になるまでの時間を短縮するス
タートアップ手段と、能動状態のときに出力する第１制
御電圧およびこの電圧に応答して所定の比較電圧を生成
する基準電圧生成手段と、電源電圧供給開始と同時に基
準電圧生成手段を強制的に能動状態にさせるようにスタ
ートアップ手段に供給する第２制御電圧と第１制御電圧
に応答して電源電圧を所定の比率で分圧した第１基準電
圧とをそれぞれ出力する基準電圧制御手段とを有し、比
較電圧および基準電圧の比較結果から電源投入時および
電源降下時のリセット信号を得るようにしたので、従来
必要であったしきい値電圧を低く設定するための製造工
程を増やすことなく、かつ電界効果トランジスタのしき
い値電圧の製造バラツキの影響を受けないので検出電圧
のバラツキを小さくでき、さらに、検出電圧が温度に依
存することのない、したがって信頼性の高いパワーオン
・リセット回路を半導体装置に内蔵できるという効果が
ある。
供給開始後から能動状態になるまでの時間を短縮するス
タートアップ手段と、能動状態のときに出力する第１制
御電圧およびこの電圧に応答して所定の比較電圧を生成
する基準電圧生成手段と、電源電圧供給開始と同時に基
準電圧生成手段を強制的に能動状態にさせるようにスタ
ートアップ手段に供給する第２制御電圧と第１制御電圧
に応答して電源電圧を所定の比率で分圧した第１基準電
圧とをそれぞれ出力する基準電圧制御手段とを有し、比
較電圧および基準電圧の比較結果から電源投入時および
電源降下時のリセット信号を得るようにしたので、従来
必要であったしきい値電圧を低く設定するための製造工
程を増やすことなく、かつ電界効果トランジスタのしき
い値電圧の製造バラツキの影響を受けないので検出電圧
のバラツキを小さくでき、さらに、検出電圧が温度に依
存することのない、したがって信頼性の高いパワーオン
・リセット回路を半導体装置に内蔵できるという効果が
ある。
【図１】本発明の第１の実施例を示す回路図である。
【図２】図１の実施例の動作説明用の電圧／時間特性を
示す図である。
示す図である。
【図３】図１，２の実施例における基準電圧生成部の実
験結果を示す基準電圧Ｖｒｅｆバラツキ特性の図であ
る。
験結果を示す基準電圧Ｖｒｅｆバラツキ特性の図であ
る。
【図４】本発明の第２の実施例を示す回路図である。
【図５】本発明の第３の実施例を示す回路図である。
【図６】図５の実施例の動作説明用の電圧／時間特性を
示す図である。
示す図である。
【図７】従来のパワーオン・クリア回路の一例の回路図
である。
である。
【図８】図７の回路動作説明用の電圧／時間特性を示す
図である。
図である。
【図９】従来のパワーオン・クリア回路の他の例の回路
図である。
図である。
【符号の説明】 １ａ，１ｂ 基準電圧生成部 ２ａ，２ｂ 基準電圧制御部 ３，４ コンパレータ ５ ＯＲゲート ６ インバータ ７ 比較電圧生成部 ８ 電圧検出部 ９ 基準電圧生成部 １０ 反転増幅部 Ｐ１〜Ｐ１０ Ｐ型ＭＯＳトランジスタ Ｎ１〜Ｎ７ Ｎ型ＭＯＳトランジスタ Ｄ１〜Ｄ３ ダイオード Ｒ１〜Ｒ１０ 抵抗素子 Ｃ１〜Ｃ５ 容量素子
Claims (8)
- 【請求項１】 半導体装置の電源電圧供給開始時および
電源電圧降下時にリセット信号を発生して内部回路を初
期化するパワーオン・リセット回路において、電源電圧
供給開始後から能動状態になるまでの時間を短縮するス
タートアップ手段を有するとともに能動状態になると第
１の制御電圧を出力しかつこの電圧に応答して所定の基
準電圧を生成する基準電圧生成手段と、電源電圧供給開
始と同時に前記スタートアップ手段に供給されて前記基
準電圧生成手段を強制的に能動状態にする第２制御電圧
と前記第１制御電圧に応答して電源電圧を所定の比率で
分圧した第１比較電圧とをそれぞれ出力する第１の基準
電圧制御手段とを備え、前記基準電圧および前記比較電
圧を比較手段により比較しその比較結果を前記リセット
信号として出力することを特徴とするパワーオン・リセ
ット回路。 - 【請求項２】 前記第１の基準電圧制御手段に代えて前
記第１比較電圧よりも高電圧の第２比較電圧をさらに備
えた第２の比較電圧制御手段を備え、前記基準電圧およ
び前記第１比較電圧の比較結果と前記基準電圧の反転電
圧および前記第２比較電圧の比較結果との論理和結果を
前記リセット信号として出力することを特徴とする請求
項１記載のパワーオン・リセット回路。 - 【請求項３】 電源電圧供給開始と同時に前記リセット
信号が能動状態になり、前記第１比較電圧の比較結果で
非能動状態になる請求項２記載のパワーオン・リセット
回路。 - 【請求項４】 前記第１および前記第２の基準電圧制御
手段が、前記第２制御電圧と前記第１および前記第２比
較電圧とを生成する手段を共用する請求項１または２記
載のパワーオン・リセット回路。 - 【請求項５】 前記基準電圧生成手段は、高位側電源電
位と低位側電源電位との間に、第１の第１導電型ＭＯＳ
トランジスタおよび第１の第２導電型ＭＯＳトランジス
タが直列接続で挿入された第１の直列接続回路と第２の
第１導電型ＭＯＳトランジスタと第２の第２導電型ＭＯ
Ｓトランジスタと第１の抵抗素子とが直列接続で挿入さ
れた第２の直列接続回路とを有し、前記第１の第１導電
型ＭＯＳトランジスタのゲートと前記第２の第１導電型
ＭＯＳトランジスタのゲートとドレインとが互に接続さ
れこの接続点を前記第１制御電圧の出力端とし、前記第
１の第２導電型ＭＯＳトランジスタのゲートとドレイン
と前記第２の第２導電型ＭＯＳトランジスタのゲートと
が互に接続されかつ前記第１制御電圧の出力端がゲート
に接続される第３の第１導電型ＭＯＳトランジスタと第
２の抵抗素子とこの抵抗素子側をアノードとする第１ダ
イオードとが高位側電源電位および低位側電源電位間に
直列接続で挿入されこの直列接続点を前記基準電圧の出
力端とするとともに、前記第１の第１導電型ＭＯＳトラ
ンジスタと並列に第４の第１導電型ＭＯＳトランジスタ
が接続されそのゲートに前記第２制御電圧の出力端が接
続されてなる前記スタートアップ手段を含んで構成され
る請求項１または２記載パのワーオン・リセット回路。 - 【請求項６】 前記基準電圧生成手段は、前記第１の第
２導電型ＭＯＳトランジスタおよび前記第１の抵抗素子
と低位側電源電位との間に低位側電源電位側をカソード
とする第２および第３のダイオードをそれぞれ挿入して
構成される請求項５記載のパワーオン・リセット回路。 - 【請求項７】 前記第１の基準電圧制御手段は、高位側
電源電位と低位側電源電位との間に第５の第１導電型Ｍ
ＯＳトランジスタと第３および第４の抵抗素子とが直列
接続で挿入され前記第５の第１導電型ＭＯＳトランジス
タのドレインは第１の容量素子を介して低位側電源電位
に接続されるとともに前記第２制御電圧の出力端とし、
かつ前記第３および第４の抵抗素子の直列接続点を前記
第１比較電圧の出力端として構成される請求項１記載の
パワーオン・リセット回路。 - 【請求項８】 前記第２の基準電圧制御手段は、高位側
電源電位と低位側電源電位との間に第６の第１導電型Ｍ
ＯＳトランジスタと第５、第６および第７の抵抗素子と
が直列接続で挿入され前記第６の第１導電型ＭＯＳトラ
ンジスタのドレインは第２の容量素子を介して低位側電
源電位に接続されるとともに前記第１制御電圧の出力端
とし、かつ前記第６および第７の抵抗素子の直列接続点
を第１比較電圧の出力端とし、前記第５および第６の抵
抗素子の直列接続点を第２比較電圧の出力端としてそれ
ぞれ構成される請求項２記載のパワーオン・リセット回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6327472A JP3071654B2 (ja) | 1994-12-28 | 1994-12-28 | パワーオン・リセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6327472A JP3071654B2 (ja) | 1994-12-28 | 1994-12-28 | パワーオン・リセット回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08186484A true JPH08186484A (ja) | 1996-07-16 |
| JP3071654B2 JP3071654B2 (ja) | 2000-07-31 |
Family
ID=18199545
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6327472A Expired - Fee Related JP3071654B2 (ja) | 1994-12-28 | 1994-12-28 | パワーオン・リセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3071654B2 (ja) |
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11163701A (ja) * | 1997-09-30 | 1999-06-18 | Siemens Ag | 極めて迅速なパワーオフ検出を行うパワーオン検出回路 |
| US6356064B1 (en) | 1999-11-22 | 2002-03-12 | Nec Corporation | Band-gap reference circuit |
| US6600361B2 (en) * | 2000-10-18 | 2003-07-29 | Oki Electric Industry Co., Ltd. | Semiconductor device |
| US6653880B2 (en) | 2000-07-27 | 2003-11-25 | Denso Corporation | Semiconductor integrated circuit device forming power sources having different voltages for operating circuit blocks |
| KR100475891B1 (ko) * | 1997-12-29 | 2005-07-11 | 주식회사 하이닉스반도체 | 파워온리셋회로 |
| US7034514B2 (en) | 2003-10-27 | 2006-04-25 | Fujitsu Limited | Semiconductor integrated circuit using band-gap reference circuit |
| KR100862351B1 (ko) * | 2006-12-28 | 2008-10-13 | 전자부품연구원 | 파워-온-리셋 회로 |
| JP2010033448A (ja) * | 2008-07-30 | 2010-02-12 | Nec Electronics Corp | バンドギャップレファレンス回路 |
| JP2013038645A (ja) * | 2011-08-09 | 2013-02-21 | Ricoh Co Ltd | ロジック回路及び携帯端末装置 |
| JP2013050874A (ja) * | 2011-08-31 | 2013-03-14 | Denso Corp | 電圧生成回路およびパワーオンリセット回路 |
| JP2013150308A (ja) * | 2011-12-23 | 2013-08-01 | Semiconductor Energy Lab Co Ltd | 基準電位生成回路 |
| JP2013219454A (ja) * | 2012-04-05 | 2013-10-24 | Renesas Electronics Corp | パワーオン・リセット回路及び半導体装置 |
| JP2014183452A (ja) * | 2013-03-19 | 2014-09-29 | Fujitsu Ltd | パワーオンリセット回路、電源回路および電源システム |
| WO2016063597A1 (ja) * | 2014-10-24 | 2016-04-28 | ソニー株式会社 | パワーオンリセット回路及び高周波通信装置 |
| CN111446949A (zh) * | 2019-01-16 | 2020-07-24 | 中芯国际集成电路制造(上海)有限公司 | 上电复位电路和集成电路 |
| WO2020165250A1 (en) * | 2019-02-12 | 2020-08-20 | Ams International Ag | Threshold detector of a power on reset circuit with improved accuracy for switching levels over temperature variations |
| CN117459044A (zh) * | 2023-11-17 | 2024-01-26 | 无锡芯霖华科技有限公司 | 一种低压复位电路及复位方法 |
-
1994
- 1994-12-28 JP JP6327472A patent/JP3071654B2/ja not_active Expired - Fee Related
Cited By (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11163701A (ja) * | 1997-09-30 | 1999-06-18 | Siemens Ag | 極めて迅速なパワーオフ検出を行うパワーオン検出回路 |
| KR100475891B1 (ko) * | 1997-12-29 | 2005-07-11 | 주식회사 하이닉스반도체 | 파워온리셋회로 |
| US6356064B1 (en) | 1999-11-22 | 2002-03-12 | Nec Corporation | Band-gap reference circuit |
| US6653880B2 (en) | 2000-07-27 | 2003-11-25 | Denso Corporation | Semiconductor integrated circuit device forming power sources having different voltages for operating circuit blocks |
| US6600361B2 (en) * | 2000-10-18 | 2003-07-29 | Oki Electric Industry Co., Ltd. | Semiconductor device |
| US7034514B2 (en) | 2003-10-27 | 2006-04-25 | Fujitsu Limited | Semiconductor integrated circuit using band-gap reference circuit |
| KR100862351B1 (ko) * | 2006-12-28 | 2008-10-13 | 전자부품연구원 | 파워-온-리셋 회로 |
| JP2010033448A (ja) * | 2008-07-30 | 2010-02-12 | Nec Electronics Corp | バンドギャップレファレンス回路 |
| JP2013038645A (ja) * | 2011-08-09 | 2013-02-21 | Ricoh Co Ltd | ロジック回路及び携帯端末装置 |
| JP2013050874A (ja) * | 2011-08-31 | 2013-03-14 | Denso Corp | 電圧生成回路およびパワーオンリセット回路 |
| JP2013150308A (ja) * | 2011-12-23 | 2013-08-01 | Semiconductor Energy Lab Co Ltd | 基準電位生成回路 |
| US9939835B2 (en) | 2011-12-23 | 2018-04-10 | Semiconductor Energy Laboratory Co., Ltd. | Reference potential generation circuit |
| JP2013219454A (ja) * | 2012-04-05 | 2013-10-24 | Renesas Electronics Corp | パワーオン・リセット回路及び半導体装置 |
| JP2014183452A (ja) * | 2013-03-19 | 2014-09-29 | Fujitsu Ltd | パワーオンリセット回路、電源回路および電源システム |
| WO2016063597A1 (ja) * | 2014-10-24 | 2016-04-28 | ソニー株式会社 | パワーオンリセット回路及び高周波通信装置 |
| US10374598B2 (en) | 2014-10-24 | 2019-08-06 | Sony Semiconductor Solutions Corporation | Power on reset circuit and high frequency communication device |
| CN111446949A (zh) * | 2019-01-16 | 2020-07-24 | 中芯国际集成电路制造(上海)有限公司 | 上电复位电路和集成电路 |
| CN111446949B (zh) * | 2019-01-16 | 2024-03-01 | 中芯国际集成电路制造(上海)有限公司 | 上电复位电路和集成电路 |
| WO2020165250A1 (en) * | 2019-02-12 | 2020-08-20 | Ams International Ag | Threshold detector of a power on reset circuit with improved accuracy for switching levels over temperature variations |
| US12231115B2 (en) | 2019-02-12 | 2025-02-18 | Ams International Ag | Threshold detector of a power on reset circuit with improved accuracy for switching levels over temperature variations |
| CN117459044A (zh) * | 2023-11-17 | 2024-01-26 | 无锡芯霖华科技有限公司 | 一种低压复位电路及复位方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3071654B2 (ja) | 2000-07-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH08186484A (ja) | パワーオン・リセット回路 | |
| JP2741022B2 (ja) | パワーオンリセツトパルス発生回路 | |
| US7339417B2 (en) | Current source circuit | |
| JPH06296125A (ja) | パワー・オン・リセット回路 | |
| US5528184A (en) | Power-on reset circuit having a low static power consumption | |
| KR100302589B1 (ko) | 기준전압발생기의스타트업회로 | |
| KR100593565B1 (ko) | 전력오프의매우빠른검출을사용하는전력온검출및인에이블링회로 | |
| US6191644B1 (en) | Startup circuit for bandgap reference circuit | |
| US7482847B2 (en) | Power-on reset circuit | |
| JP2006262180A (ja) | 半導体装置 | |
| KR100815388B1 (ko) | 저전압 검출 회로 | |
| JPH0581900A (ja) | 半導体メモリー装置のストレスモード感知装置 | |
| US7274226B2 (en) | Power source voltage monitoring circuit for self-monitoring its power source voltage | |
| JP3820913B2 (ja) | パワー・オン／オフ・リセット回路 | |
| KR900004195B1 (ko) | 전압레벨 검출회로 | |
| JP2002041159A (ja) | 半導体集積回路装置 | |
| JPS61222318A (ja) | パワ−オンリセツト回路 | |
| US6643207B2 (en) | High-voltage detection circuit for a semiconductor memory | |
| JP5842475B2 (ja) | 電圧生成回路およびパワーオンリセット回路 | |
| JP2008048298A (ja) | 半導体集積回路装置 | |
| JPH10214306A (ja) | 積分回路 | |
| US20120306549A1 (en) | Semiconductor integrated circuit | |
| JP2001217683A (ja) | Ｒｃ時定数回路 | |
| JP2645117B2 (ja) | 半導体集積回路のリセット回路 | |
| JP2005039635A (ja) | パワーオンリセット回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000509 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090526 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090526 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100526 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100526 Year of fee payment: 10 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100526 Year of fee payment: 10 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100526 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110526 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120526 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |