JPH08190106A

JPH08190106A - アクティブマトリクス装置及びその駆動方法

Info

Publication number: JPH08190106A
Application number: JP1842695A
Authority: JP
Inventors: Toshihiko Nishihata; 俊彦西端
Original assignee: Victor Company of Japan Ltd
Current assignee: Victor Company of Japan Ltd
Priority date: 1995-01-10
Filing date: 1995-01-10
Publication date: 1996-07-23
Also published as: US5801400A

Abstract

(57)【要約】【目的】プロセスを追加することなく且つ画素トラン
ジスタの動作に悪影響を与えることなく光キャリアによ
るドレイン電位のシフトを極力抑制することのできるア
クティブマトリクス装置を提供する。【構成】半導体基板１８上にマトリクス状に配列され
た複数のスイッチング用のトランジスタ１と、この各ト
ランジスタのソース４にデータを供給する信号線５と、
前記各トランジスタのオン・オフを制御するゲート線７
と、前記各トランジスタのドレイン８に接続された画素
電極９からなるアクティブマトリクス装置において、前
記半導体基板は第１の導電型の半導体からなり、この第
１の導電型の半導体基板の表面の一部に前記第１の導電
型とは反対の導電型の第２の導電型の半導体領域１９を
設け、この第２の導電型の半導体領域中に前記トランジ
スタを形成するように構成する。これにより、投射光が
Ｓｉ基板表面付近でＳｉに吸収されて光キャリアを発生
した場合においても、電子（−）がドレインに入らず、
画素電極の電位シフトが抑えられる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置、特に、液晶
駆動用アクティブマトリクス装置のように、動作時に光
が照射される状態で使用される半導体装置としてのマト
リクス装置に関するものである。さらに具体的には、例
えばＳｉ（シリコン）基板を用いた液晶駆動用アクティ
ブマトリクス装置において、明るい表示のためには、強
い投射光を照射する必要があるが、この投射光の一部が
Ｓｉ基板に侵入すると、光キャリアが発生し、素子の動
作に悪影響を及ぼす。本発明は、この光キャリアの悪影
響を減少し、表示特性の優れたアクティブマトリクスを
得るものである。

【０００２】

【従来の技術】まず、液晶表示装置に用いられる従来の
アクティブマトリクス装置について説明する。図１５
は、液晶表示に用いられるアクティブマトリクス装置の
回路図を、図１６はその部分破断斜視図を示す。水平お
よび垂直アドレス回路２、３により選択的に駆動される
スイッチング用画素トランジスタ１が、例えばＳｉ基板
１３上にマトリクス状に配置される。各々の画素トラン
ジスタ１のソース４には信号線５が、ゲート６には走査
線７が、ドレイン８には画素電極９がそれぞれ接続され
ている。走査線７に選択信号を流すことによりアドレス
されたトランジスタがオンになることにより、信号線か
らのデータが画素電極９に書き込まれる。液晶１０を挟
んで画素電極９の反対側には、これに対向させて全画素
を覆うように対向電極１１が配置され、画素電極との間
で液晶容量Ｃ１を形成し、この対向電極１１の上に透明
な対向基板１２を配置している。書き込まれたデータは
この液晶容量に電荷として蓄積され、次回（次フィール
ド）に書き換えられるまで保持される。通常は、この保
持時間を長くする目的で、液晶容量と並列に補助容量
（付加容量）Ｃ２が設けられる。

【０００３】上記画素トランジスタ１としては、半導体
薄膜を用いた薄膜トランジスタ（ＴＦＴ）が用いられる
ことが多いが、これは透過型液晶装置ではベースとして
石英基板が用いられるからである。反射型液晶装置では
透明基板を用いる必要がないため、Ｓｉ基板のように、
特性が優れ、微細加工プロセスの発達している半導体基
板を用いることができる。次に、上記アクティブマトリ
クス装置が受ける光キャリアの問題について説明する。

【０００４】図１７は、Ｓｉ基板を用いた図１５に示す
ような従来の反射型アクティブマトリクス装置の画素ピ
クセルの断面図である。ソース４、ゲート６、ドレイン
８、ゲート酸化膜１７を有する画素トランジスタ１はＳ
ｉ基板１３上に形成される。画素電極９上には前述のよ
うに液晶１０を介在させて対向電極１１が全面に亘って
形成され、その上に対向基板１２が配置される。投射光
１４が対向基板１２側から入射すると、画素電極の表面
で反射され、この反射光が、液晶１０により変調される
ことで表示が行われる。

【０００５】ここでは、Ｐ型Ｓｉ基板１３上にＮチャン
ネルの画素トランジスタ１を設けたアクティブマトリク
ス装置について議論する。すなわち、ソース４、ドレイ
ン８はＮ型になされ、Ｐ型Ｓｉ基板１３はグランド電位
に保たれ、これに対して画素電極９は、データ書き込み
によりプラスの電位に保持される。このプラス電位量
は、液晶１０の電圧依存特性、対向電極電位、画像デー
タにより決定される。画素トランジスタ１のドレインは
上述のようにＮ型拡散層になっており、Ｐ型Ｓｉ基板と
の間でＰＮ接合を形成している。上述のように画素電極
９がプラス電位になっているため、このＰＮ接合は逆バ
イアス状態になっているが、もし、このＰＮ接合にリー
ク電流が発生すると、この保持性能が損なわれることに
なる。

【０００６】投射光１４は、画素電極９の上側の反射面
で１００％反射されることが望ましい。しかしながら実
際には、隣設する画素電極間の間隙１５から、または画
素電極９を突き抜けて、一部の光が、Ｓｉ基板の内部に
侵入してくる。この結果、多数の光キャリアすなわち電
子１５と正孔１６の対が発生する。正の電荷を持ってい
る正孔１６は、グランド電位のＰ型Ｓｉ基板１３を通っ
てグランド端子に到達するので問題を生じない。これに
対して、負の電荷を持っている電子１５は、プラス電位
のドレイン８の領域に到達する。この結果、ドレイン８
の領域に保持されていたプラス電位が低下してしまい、
適正な画素電位を保持できなくなってしまう。ここで、
具体的な数値を見積もってみる。

【０００７】強度Ｐ（Ｗ／ｃｍ² ）の投射光のうちのＲ
（％）がＳｉ基板内に侵入し、侵入した光が量子効率１
００％で光キャリアを発生したと仮定する。１フィール
ド周期（1/60秒）間に、画素電極サイズＸ（ｃｍ）×Ｘ
（ｃｍ）の範囲内には、次の数１に示すようにＮ個の電
子が発生する。

【０００８】

【数１】

【０００９】ここで、ｒは投射光の波長（ｃｍ）、ｈは
プランク定数（6.63×10^-34Ｊ・ｓ）、ｃは光速（3×10
^-10ｃｍ／ｓ）である。液晶の比誘電率をｄ、厚みをＬ
（ｃｍ）とすると、１画素の液晶容量Ｃは、次の数２に
示す値となる。

【００１０】

【数２】

【００１１】ここで、ｓは真空の誘電率（＝8.85ｅ^-14
Ｆ／ｃｍ）である。結局、Ｎ個の電子がドレインに流入
したことにより、画素電極の電位ｄＶは、次の数３に示
す値だけ低下することになる。

【００１２】

【数３】

【００１３】ここで、ｑは電子の電荷量（＝1.6ｅ^-19
Ｃ）である。下記は、一般的な反射型液晶プロジェクタ
の動作条件の例である。（設定条件）単位面積の投射光（Ｐ）：１０Ｗ／ｃｍ² 透過率（Ｒ）：０. ００１％（１／１０⁵）波長（ｒ）：５０００×１０^-8ｃｍ（＝５
００ｎｍ）液晶厚（Ｌ）：５×１０^-4ｃｍ（＝５μ）液晶の比誘電率（ｄ）：１０上記の設定条件を上記数３に適用すると、ｄＶ＝３７.
８Ｖが得られる。実際のアクティブマトリクス装置で
は、液晶容量と並列に、その１０倍程度の補助容量を設
けることが多い。この場合、ｄＶは１０分の１の３. ８
Ｖとなる。

【００１４】この結果から、投射光の１０万分の１とい
うわずかな光がＳｉ基板に侵入しても、画素電位が数ボ
ルトもシフトしてしまうことがわかる。上に述べたよう
な光キャリアによる問題に対しては、一般的に次のよう
な解決策が考えられる。（１）半導体基板表面に誘電体反射膜を設け、光を反射
する（２）半導体基板表面に光吸収層を設け、そこで光を吸
収してしまう（３）半導体基板内で発生した光キャリアを消滅させる（４）半導体基板の上層と下層を反対の導電型にし、下
層側に光キャリアを吸収する。

【００１５】上記（１）の対策を施した従来装置として
は、例えば特公平4-051070 号公報がある。この例で
は、半導体層に光が侵入しないように、非質晶Ｓｉと絶
縁膜を積層した多層反射膜を設けており、誘電体を用い
ているために、不要な寄生容量が発生しない。上記の対
策を施した従来装置としては、例えば特開平5-241199号
公報がある。これは、信号線などの配線表面に、チタン
等低反射率の膜を積層して乱反射光を減少させることに
より、半導体層への光入射を防ごうとするものである。
また、別の従来装置例としては、特公昭61-43712号公報
がある。これは、画素電極の下に金属膜による光シール
ド層を設けたものである。上記（３）の対策を施した従
来装置としては、例えば特公平4-34313号公報がある。
これは、トランジスタを形成する領域以外の半導体領域
が高濃度にドーピングされ、キャリアのライフタイムが
短くなっている。これにより、光キャリアが発生して
も、トランジスタまで到達する前に再結合で消滅させよ
うというものである。上記（４）の対策を施した従来装
置としては、例えば特開平3-288474号公報がある。ここ
れは、半導体基板の上層と下層を反対導電型にしていわ
ゆるウエル構造とし、光キャリアの一方をウエルに、他
方を下層側の半導体基板に吸収してしまう方法である。

【００１６】

【発明が解決しようとする課題】ところで、上述のよう
な従来技術によれば、さまざまな問題点が発生する。以
下、これら従来例の問題点について述べる。上記（１）
の対策を施した従来例では、誘電体積層による反射膜を
使用している。これは、屈折率の違う２種類（またはそ
れ以上）の膜を交互に積層し、それぞれの界面での多重
反射を利用して全体として理想的な反射膜を構成しよう
というものであるが、この誘電体積層反射膜には次のよ
うな問題点がある。

【００１７】（Ａ）多層膜の各膜の膜厚と屈折率を精密
にコントロールする必要があり、製造歩留り、コスト等
に問題がある。（Ｂ）原理的に、光を１００％反射できるのは、膜厚、
屈折率などで決まる特定の波長の光のみである。従っ
て、カラー化の場合は、色ごとに膜厚、屈折率を調整す
る必要がある。（Ｃ）入射角のずれやばらつきがあると反射率が低下す
る。（Ｄ）画素電極上に誘電体膜を設けると、そこでの電位
降下のために、高い駆動電圧が必要となる。

【００１８】上記（２）の対策を施した従来例では、次
のような問題点がある。（Ａ）光吸収層としては、半導体膜や高融点金属膜が用
いられるが、半導体膜で遮光するためにはかなりの膜厚
が必要であり、成膜に多くの時間を要してしまう。ま
た、高融点金属膜を形成するのには高温プロセスが必要
であり、このために、プロセス中に発生する熱や、膜ス
トレスによる悪影響がある。（Ｂ）動作時に、光を吸収することにより発熱し、デバ
イスの動作に悪影響を及ぼす。上記（３）の対策を施し
た従来例では、エピタキシャル工程など、複雑な工程が
必要であり、デバイスの歩留りやコストに問題がある。

【００１９】また、上記各従来例（１）〜（３）に共通
する問題点として、それらの構成を実現するために、そ
れぞれ固有のプロセスを追加する必要があることがあげ
られる。このことは、デバイスの歩留りや、製造コスト
に悪影響を与える。上記（４）の対策を施した従来例に
ついては図１８を参照して説明する。これは例えば、Ｎ
型Ｓｉ基板１８の表面近傍にＰ型Ｓｉ領域のウエル１９
を形成した、いわゆるウエル構造をとっている。このウ
エル１９中にＮチャンネルＭＯＳで画素トランジスタを
作り込んでいる。尚、図１７に示す装置と同一部分には
同一符号を付してある。そして、Ｐ型ウエル１９をグラ
ンド電位に、Ｎ型Ｓｉ基板１８を正にバイアスしてお
き、ウエルの底より奥で発生した光キャリアのうち、正
孔１６ＡはＰ型ウエル１９に、電子１５ＡはＮ型Ｓｉ基
板１８に吸収する。この結果、ＭＯＳトランジスタのド
レイン８には光キャリアが入らないようになっている。

【００２０】ところが、この方法によるとウエル１９の
底より更に奥まで侵入した光に対しては効果があるが、
ウエル１９内でＳｉ原子に吸収されてしまった光により
発生した光キャリアの内、正孔１６Ｂはグランドに逃げ
るが電子１５Ｂはやはりドレイン８に入ってしまう。ど
の程度の光キャリアがドレインに到達するかは、ウエル
１９の深さによるが、通常のウエルの深さ（たとえば約
３μｍ）では相当の割合で、ドレイン８に侵入する光キ
ャリアを発生してしまう。一般に、波長の短い光ほど基
板の表面で吸収される度合いが大きい。このために、こ
の方法では、青い光に対して、画素電位シフトが起こり
安くなっている。このように、従来の技術による光キャ
リア対策では、製造工程の複雑化、製造コストの増加、
製造歩留りの低下、光入射角度のばらつきによる性能低
下、カラー化の困難、駆動電圧の上昇、発熱によるデバ
イス動作への悪影響、浅い領域で吸収される光の悪影響
などの問題が避けられない。

【００２１】そこで、本発明は上記の点に着目してなさ
れたものであり、以上に述べた従来技術の問点を回避
し、特別なプロセスを追加することなく、かつ画素トラ
ンジスタの動作に悪影響を与えることなく、光キャリア
によるドレイン電位のシフトを極力抑制することのでき
るアクティブマトリクス装置及びその駆動方法を提供す
ることを目的とするものである。

【００２２】

【課題を解決するための手段】本発明は、上記問題点を
解決するために、半導体基板上にマトリクス状に配列さ
れた複数のスイッチング用のトランジスタと、この各ト
ランジスタのソースにデータを供給する信号線と、前記
各トランジスタのオン・オフを制御するゲート線と、前
記各トランジスタのドレインに接続された画素電極から
なるアクティブマトリクス装置において、前記半導体基
板は第１の導電型の半導体からなり、この第１の導電型
の半導体基板の表面の一部に前記第１の導電型とは反対
の導電型の第２の導電型の半導体領域を設け、この第２
の導電型の半導体領域中に前記トランジスタを形成する
ように構成したものである。

【００２３】

【作用】上記構成において、第１の導電型の基板と第２
の導電型の領域との間に逆バイアスを印加する。これに
より、第１の導電型の基板内で発生した光キャリアを基
板に接続された電位側或いは第２の導電型の領域側で吸
収し、ドレインの電位を変動させないようにする。この
場合、第１の導電型の半導体領域上の一部に、絶縁膜を
介して導電層を形成することにより、画素電極の電位を
保持する補助容量部を形成するようにしてもよい。これ
によれば、パターン面積の節約が図れ、素子の微細化が
可能となる。

【００２４】又、アクティブマトリクス装置を駆動する
駆動回路部を同じ半導体基板中に集積させることによ
り、接続ワイヤ等の省略により製造工程の簡略化を図る
ことが可能となる。更に、駆動回路部とマトリクス部と
の間に信号レベル変換用のレベルシフト回路を設けるこ
とにより、駆動回路部の動作電圧の低減を図れ、外部回
路の負荷の軽減が可能となる。また更に、第１の導電型
の半導体基板とこれに対向するもう一方の電極を同位相
となるように変動させることにより、液晶電界の変化が
少ない、良行な動作が可能となる。

【００２５】

【実施例】以下、添付図面を参照して本発明に係るアク
ティブマトリクス装置及びその駆動方法の一実施例を説
明する。図１は本発明のアクティブマトリクス装置の第
１実施例を示す部分拡大図、図２は図１に示す装置の平
面図である。尚、図１７及び図１８に示す従来装置と同
一部分については同一符号を付して説明する。まず、符
号１８は、例えばシリコン単結晶よりなる例えば第１の
導電型であるＮ型導電型の半導体基板であり、この基板
１８の表面近傍には島状に分離された半導体領域、すな
わちウエル２０がマトリクス状に形成されている。この
ウエルは、上記第１の導電型（ここではＮ型）とは反対
の導電型である第２の導電型、すなわちＰ型の半導体領
域として形成されている。

【００２６】この各ウエル２０の中に、スイッチング用
の画素トランジスタとして例えば電界効果トランジスタ
１が形成され、全体ではマトリクス状に配置されてい
る。このトランジスタ１は、水平及び垂直アドレス回路
２、３（図１５参照）により駆動されることになる。各
トランジスタ１のゲート６は、ウエル上にゲート酸化膜
１７を介して形成され、各トランジスタ１のＮ型のソー
ス４には信号線５が、Ｎ型のドレイン８には画素電極９
がゲート６には走査線７（図１５参照）がそれぞれ接続
される。画素電極９は、トランジスタの形成された基板
上に、例えばＳｉＯ₂ よりなる層間絶縁膜３４を介して
マトリクス状に配置されている。この画素電極９の上方
には液晶１０を介在させて画素電極９に対向するように
全画素を被う対向電極１１が配置され、更に、この対向
電極１１の表面に透明な対向基板１２を設けている。

【００２７】一方、上部各Ｐ型のウエル２０には、ウエ
ルコンタクト電極２１が形成され、各電極２１は配線２
２により共通に接続されている。そして、前述のように
各ウエル２０を島状に配置することにより、これらウエ
ル２０間の基板表面は、この基板１８に導通する第１の
導電型（ここではＮ型）の領域、すなわち本発明の特長
とするＮ型領域２３として形成される。この構成が、図
１７に示す従来装置と異なる点は、このように半導体基
板１８の表面に、Ｎ型半導体基板１と導通するＮ型領域
２３を設けた点である。このＮ型領域は、好ましくは、
画素電極９間の間隙１５の下方に位置するようにし、こ
の間隙１５を漏れて来る投射光１４をこの部分で受ける
ようにするのが好ましい。尚、図２中において、点Ｐ１
は信号線の接続点、点Ｐ２は画素電極９への接続点、点
Ｐ３はウエル配線２２への接続点である。

【００２８】次に、以上のように構成された本実施例の
動作について説明する。まず、動作にあたっては、Ｎ型
の半導体基板１８とＰ型のウエル２０間に逆バイアスが
印加され、しかもＰ型のウエル２０はグランド電位にな
されている。ここで、画素電極９間の間隙１５を通って
Ｎ型領域２３及び基板１８に投射光１４が入射すると、
基板厚さ方向のあらゆる所で光キャリアが発生するが、
Ｐ型ウエル２０の底部よりも下方に到達した光によって
発生した光キャリアの内、電子１５Ａは基板を介して吸
収され、正孔１６Ａは基板に対して逆バイアスされてい
るＰ型ウエル２０側に吸収される。

【００２９】また、基板１８の浅い領域、すなわちＮ型
領域２３で発生した光キャリアは、このＮ型領域２３が
正にバイアスされているために、光キャリアの内、電子
１５Ａは先と同様にこれに導通している半導体基板１８
を介して吸収されてしまい、また、正孔１６ＢもＰ型ウ
エル２０に吸収されてしまう。従って、光キャリアがど
の部分において発生しても、発生した電子がＰ型ウエル
２０内のドレイン８に入ることはなく、よって画素電極
９の電位を変動させることなく、この電位を当初与えら
れた信号線の電位に維持することができる。従って、画
素電極の電位シフトが生じないので、特性の良好な画像
素示を得ることができる。

【００３０】また、光キャリアの影響を抑制するために
は、基板側へ透過する光量をできるだけ抑えるために、
画素電極９は、例えばアルミニウム，銀或いはチタン等
よりなる不透明材料で形成するのが好ましい。尚、上記
実施例では、Ｐ型ウエル２０は、基板表面上に島状に離
散させて形成したが、これに限定されず、例えば図３に
示すようにウエル形成時に隣設するＰ型のウエル２０同
士を接続部２０Ａにより接続し、いわば穴あき状態でＰ
型ウエハを形成するようにしてもよい。これによれば、
例えば、Ｐウエルコンタクト用の配線２２を省略するこ
とも可能となる。また、この場合には、接続部２０Ａに
て発生した光キャリアは、ドレイン８に吸収されるが、
この接続部２０Ａの面積はＮ型領域２３の面積と比較し
て僅かなので、上記光キャリアの影響はほとんど無視で
きる程度のものである。

【００３１】次に、本発明の他の実施例としてトランジ
スタに隣設して画素電極の電位を保持するための補助容
量部を設けた装置例について説明する。この装置例は請
求項３に対応するものである。図４は補助容量部を隣設
して設けた実施例を示す部分拡大図、図５は図４に示す
装置例の平面図であり、図１に示す構成と同一部分につ
いては同一符号を付して説明を省略する。図４に示す装
置例では、基板１８の表面に設けられたＮ型領域２３上
に、例えばＳｉＯ₂ 等の絶縁膜１７（ゲート酸化膜と同
じ）を介してポリシリコンの補助容量電極２４が設けら
れている。この部分は、画素電極９と半導体基板１８間
に設けられた補助容量部２５となる。この補助容量電極
２４はゲート６と同じ導電性のポリシリコンでできてお
り、その下のＳｉＯ₂の絶縁膜１７もゲート６の下のゲ
ート酸化膜１７と同じ工程で形成できる。

【００３２】補助容量電極２４はトランジスタのドレイ
ン８と電気的に接続されており、かつ上方の画素電極９
とも接続されている。補助容量電極２４とＮ型領域２３
およびその間の絶縁膜１７で構成される補助容量部２５
は、画素電極９と対向電極１１で構成される液晶容量よ
りも大きく例えば１０倍程度の大きさに設定されてお
り、画素電極９上の電位のシフトを抑制する働きがあ
る。このようにアクティブマトリクス装置に補助容量部
を設けた例としては、例えば特開平5-273592号公報や特
開平6-027492号公報がある。ここでも、Ｎ型半導体の領
域２３の電位は正にバイアスされており、Ｓｉ基板１８
内で発生する光キャリア電子を吸収する働きのあること
は、上記図１の場合と同じである。すなわち、この実施
例では、Ｎ型半導体の領域２３が、光キャリアのシンク
という役割と、補助容量部２５の１電極の役割とを兼ね
備えているといえる。従って、補助容量部２５のための
新たなスペースは必要ない。

【００３３】次に、上記図４に示すアクティブマトリク
ス装置の製造方法について説明する。図６は、図４に示
すアクティブマトリクス装置の製造工程を示す。まず、
図６（Ａ）に示すようにＮ型シリコン単結晶の半導体基
板１８の表面の一部に、ホトリソグラフィとイオン注入
により、Ｐ型の半導体領域であるＰウエル領域２０を形
成し、この後、熱酸化によりゲート酸化膜１７を形成す
る。基板表面で、Ｐ型ウエルを形成しなかったところが
自動的にＮ型領域２３となる。次に、図６（Ｂ）に示す
ようにＣＶＤ法によりポリシリコン膜を堆積した後にエ
ッチングによりゲート６と補助容量電極２４を形成す
る。そして、ゲート・ポリシリコンをマスクとした自己
整合的なイオン注入を行なうことにより、ソース４とド
レイン８の領域を形成する。また、ここでＰ型のイオン
注入も行なうことによりウエルコンタクト領域２１も形
成しておく。

【００３４】次に、図６（Ｃ）に示すようにエッチング
によりコンタクト用の穴を開けた後、ソース電極４Ａ、
ドレイン電極８Ａおよびウエルコンタクト用の電極２１
Ａを形成する。次に、図６（Ｄ）に示すように層間絶縁
膜３４を堆積し、ビア・ホール２６を形成した後、層間
絶縁膜３４上に画素電極を形成する。次に、図４の実施
例におけるＮ型半導体の領域２３のバイアス電位につい
て述べる。このバイアス電位のかけ方は、請求項６に対
応するものである。図７は図４の実施例に対する等価回
路である。ＭＯＳ型トランジスタ１がオンの状態のとき
に、信号線５の電位に応じた電位がドレイン８に印加さ
れ、その後トランジスタがオフになって、その電位が保
持される。上に述べたように、補助容量部２５はこの保
持動作の時定数を大きくする働きがある。対向電極１１
が一定電位に固定されている場合、Ｎ型半導体の領域２
５（図４参照）の電位は、ある正の一定電位（対向電極
１１の電位と同じでなくてもよい）であれば、この働き
が達成されるのは明かである。

【００３５】次に、印加バイアスをフィールド毎に反転
する場合について述べる。この印加方法は請求項７に対
応するものである。バイアス電圧印加時において、場合
によっては、図４の実施例において対向電極１１に、あ
る電位を中心としてフィールド毎に反転する電位を印加
することがある。これは、アクティブマトリクス側の電
圧負担を軽くするための方策である。液晶１０は１方向
のみに電圧をかけると劣化する特性があるために、通常
はある周波数（例えばフィールド周波数）で電界方向が
反転するように電圧が印加される。そして、対向電極の
電位をフィールド反転する駆動方式は以下のように行わ
れる。対向電極１１には、ある電位を中心として、フィ
ールド毎に反転するように、液晶のしきい値に相当する
電圧を印加しておき、アクティブマトリクス側には、そ
れとは逆位相で、映像信号に相当する分のみ印加する。
これによりアクティブマトリクス側の電圧負担が軽減さ
れるわけである。このような例としては、例えば特公昭
61-018755号公報や、特開平3-135597号公報などがあ
る。

【００３６】この場合、もしＮ型半導体の領域２３を正
の一定電位に固定すると、交流的にみると、図８に示す
ように補助容量部２５と、液晶容量Ｃ１は直列につなが
っている。このとき、対向電極１１の反転駆動に応じて
液晶電界の値が変化してしまう。この変化の大きさは、
次の数４に示すように表される。

【００３７】

【数４】

【００３８】ここでＣａは補助容量部の容量を示し、Ｃ
１は液晶容量を示す。上述のように、補助容量部２５の
容量は液晶容量より大きくつくられるが、その場合、数
４により、液晶電界は大きく変化してしまう。これを回
避するためには、Ｎ型半導体の領域２３の電位を対向電
極１１と同じように変化させれば良い。このような例と
しては特開平2-000922号公報がある。この場合、等価回
路は図９に示すように、交流電源に対し液晶容量Ｃlと
補助容量Ｃa が並列に接続されることになる。トランジ
スタ１がオフの時はこれらの容量のトランジスタ側はフ
ローティング状態と考えて良いから、対向電極１１の電
位が変化しても、液晶１０に印加されている電界は変わ
らない。このように基板がその表面のＰウエル（図４参
照）に対して逆バイアスになるような電位のある範囲で
周期的に変動し、且つその変動手記の位相が、電気光学
材料に電界を印加するために画素電極９に対向して配置
した対向電極１１と同相になるように動作させるように
した駆動方法により、光キャリアの悪影響を除きなが
ら、かつ、補助容量の働きを生かして、液晶電界保持の
良好な駆動が可能である。

【００３９】また、この場合も、Ｎ型半導体の領域２３
と対向電極１１は同電位である必要はなく、同位相でふ
れているだけでよいことは明かである。更に、本発明に
よる構成でこの駆動方法を行ったときには、次のような
メリットがある。通常、アクティブマトリクスを用いた
液晶パネルでは、実際に画面表示を行う面積以外にかな
り広いスペースが存在する。このスペースとは例えば、
液晶シールの為のノリシロ領域やその回りの余裕のため
の領域などである。このスペースの範囲で、半導体基板
と対向電極が相対すると、その間に大きな電気容量が形
成される。仮に、Ｎ型半導体基板を固定電位にしたま
ま、対向電極だけ交流駆動すると、この容量に充放電す
るための電力消費が発生する。そこで、上述のように、
Ｎ型半導体基板も対向電極と同位相で駆動することによ
り、この充放電による電力消費が防げることになり、省
電力化が達成される。

【００４０】次に、アクティブマトリクス装置を駆動す
る駆動回路を同一基板上に集積した実施例について説明
する。これは請求項４及び５に対応するものである。図
１０では、上記マトリクス部２７を駆動するための、駆
動回路部２８を同一基板１８上に集積した場合の拡大断
面図を示し、図１１はその平面図を示す。ここで、駆動
回路部２８とは、例えば画素をアドレスするための例え
ばシフトレジスタよりなる水平アドレス回路部２８Ａと
垂直アドレス回路部２８Ｂを含む。この駆動回路部２８
は、例えばＣＭＯＳ回路構成になっており、そのＮチャ
ンネルトランジスタ２９はＰ型ウエル３０内に形成さ
れ、Ｐチャンネルトランジスタ３１は基板表面のＮ型領
域に形成されている。この場合、Ｐ型ウエル３０は、上
記したマトリクス部２７の画素部のＰ型ウエル２０とは
電気的に分離されている。尚、図中のＰ，Ｎの符号はそ
の部分の導電型を示す。駆動電圧条件としては、例えば
次のようになる。

【００４１】（ａ）共通Ｎ型半導体基板：＋１０Ｖ画素部のＰ型領域（ウエル）： −１０Ｖ駆動回路部のＰ型領域：０Ｖ（ｂ）共通Ｎ型半導体基板：＋２０Ｖ画素部のＰ型領域（ウエル）：０Ｖ駆動回路部のＰ型領域：＋１０Ｖ（ｃ）共通Ｎ型半導体基板：０Ｖ画素部のＰ型領域（ウエル）： −２０Ｖ駆動回路部のＰ型領域： −１０Ｖ

【００４２】上記条件（ａ）の場合、マトリクス部２７
では−１０Ｖ〜＋１０Ｖと大きいダイナミックレンジで
駆動され、駆動回路部２８では、高速動作のために、０
Ｖ〜１０Ｖと小さいレンジで駆動される。駆動回路部２
８とマトリクス部２７との電位差を調整するために、図
１２に示すように電位レベルシフタ３２が設置されてい
る。電位レベルシフタ３２としては、例えば図１３
（Ａ）に示すＣＭＯＳインバータや図１３（Ｂ）に示す
ソースフォロワ回路を用いることができる。これらの電
位レベルシフタを用いた時の電位は上記（ａ）の例で示
した。図１２（Ａ）に示す電位レベルシフタ３２は、Ｐ
型ＭＯＳトランジスタＰＭＯＳとＮ型ＭＯＳトランジス
タＮＭＯＳの直列接続回路を２個用い、一方の直列回路
のトランジスタの各ゲートに駆動回路部からの出力を入
力し、この回路のトランジスタ接続部を他方の直列回路
のトランジスタのゲートに接続する。そして、このトラ
ンジスタの接続部を出力としてマトリクス部へ接続して
いる。また、図１２（Ｂ）に示す電位レベルシフタ３２
は、抵抗Ｒ１とＮ型ＭＯＳトランジスタＮＭＯＳの直列
回路を２個用い、一方のトランジスタＮＯＭＳのゲート
に駆動回路部からの出力を入力し、この回路の抵抗Ｒ１
とトランジスタＮＭＯＳの接続部を他方のトランジスタ
ＮＭＯＳのゲートに接続して構成されている。

【００４３】図１１は水平及び垂直アドレス回路部２８
Ａ，２８Ｂの双方のＰ型領域をマトリクス部２７のＰ型
領域と別電位にした構成例を示すが、これに限定され
ず、図１４に示すように水平アドレス回路部２８Ａ側の
みに電位レベルシフタ３２を設け、水平アドレス回路部
２８Ａのみを別電位にするように構成してもよいし、ま
た、垂直アドレス回路部２８Ｂ側のみを別電位にするよ
うに構成してもよい。また、図１４は図１０の構成に対
して半導体の導電型であるＮ型とＰ型を完全に入れ替え
た場合の構成例を示している。図中の符号Ｎ，Ｐが導電
型を表す。この時の駆動電圧の条件としては、例えば以
下のように設定することができる。

【００４４】（ｄ）共通Ｐ型半導体基板： −１０Ｖ画素部のＮ型領域：＋１０Ｖ駆動回路のＮ型領域：０Ｖ（ｅ）共通Ｐ型半導体基板：０Ｖ画素部のＮ型領域：＋２０Ｖ駆動回路のＮ型領域：＋１０Ｖ（ｆ）共通Ｐ型半導体基板： −２０Ｖ画素部のＮ型領域：０Ｖ駆動回路のＮ型領域： −１０Ｖ

【００４５】ここに述べたように、駆動回路部を同一基
板上に集積することにより、駆動回路部とアクティブマ
トリクスとの間のワイヤによる接続配線が不要となる。
また、アクティブマトリクス部のＰ型領域と駆動回路部
のＰ型領域が電気的に分離されていることにより、高速
動作を必要とする駆動回路部は低電圧動作が可能であ
り、外部回路の負担が軽減される。上記の実施例では、
一部を除いてＮ型のＳｉ基板を使用した例を述べたが、
各実施例におけるＮ型とＰ型をすべて入れ換えても、ま
た、Ｓｉ以外の半導体を用いても、同様な効果が得られ
るのは明かである。また、本発明に実施に際しては、通
常のＭＯＳトランジスタ製造工程のほかに新たな工程を
追加する必要はない。

【００４６】

【発明の効果】以上説明したように、本発明の構成によ
るアクティブマトリクス装置及びその駆動方法によれ
ば、以下に列挙するような作用効果を発揮することがで
きる。請求項１及び２に規定する発明によれば、発生し
た光キャリアがドレインに侵入することを防止してこの
影響をほとんどなくすことができるので、強い光が入射
しても画素電極の電位が変動することを阻止して安定に
動作させることができ、従って、輝度が高く、表示品質
の優れたディスプレイが実現できる。また、避けること
のできない画素電極の間隙からのもれ光に対しても、そ
の影響を避けることができる。また、その際に特に問題
となる、基板内の浅い領域で光キャリアを発生する波長
の短い光に対しても、光の悪影響を排除できる。また、
請求項３に規定するように補助容量部も同時に形成した
構成においては、トランジスタのオフ時のドレインの電
位保持を更に安定にしたものにすることができる。ま
た、この場合には、補助容量部のためのスペースと光キ
ャリアシンクのためのスペースが共通であるために、パ
ターン面積の節約ができ、素子の微細化が可能となる。
請求項４、５に規定するように駆動回路部を同一基板上
に集積した場合には、接続ワイヤの省略により製造行程
の簡略化、素子の信頼性向上が図られると同時に、駆動
回路部の動作電圧の低減により、外部回路の負担が軽減
される。基板表面の第１の導電型の半導体領域は、第２
の導電型の領域形成時に自動的に形成でき、また、補助
容量部もトランジスタのゲートと同時に形成できる。よ
って、本発明の構成を実現するために、通常のＭＯＳト
ランジスタ製造プロセスに加えて新たな工程はなんら必
要ない。従って、歩留りが良く、コストの安い製造が可
能である。請求項７に規定するように対向電極を反転駆
動するような場合においても、第１の導電型の半導体領
域を、これと同位相で反転駆動することにより、液晶電
界の変化の少ない、良好な動作が可能である。対向電極
を反転駆動する場合に、第１の導電型領域も同位相で駆
動することにより、省電力化が図れる。

【図面の簡単な説明】

【図１】本発明のアクティブマトリクス装置の第１実施
例を示す部分拡大断面図である。

【図２】図１に示す装置の平面図である。

【図３】隣設するウエル同士を部分的に電気的に接続し
た状態を示す平面図である。

【図４】本発明の変形例として補助容量部を設けた場合
の装置例を示す部分拡大断面図である。

【図５】図４に示す装置の平面図である。

【図６】図４に示す装置の製造工程を示す図である。

【図７】図４に示す装置の等価回路を示す図である。

【図８】対向電極をフィールド毎に反転するときにＮ型
半導体領域を正の一定電位に固定した時の等価回路を示
す図である。

【図９】対向電極をフィールド毎に反転するときにＮ型
半導体領域を対向電極の電位と同位相で変化させたとき
の等価回路を示す図である。

【図１０】駆動回路部をマトリクス部と同一基板上に形
成した場合を示す部分拡大断面図である。

【図１１】図１０に示す装置の平面図である。

【図１２】駆動回路部とマトリクス部との間に形成され
る電位レベルシフタを示す回路図である。

【図１３】水平アドレス回路部とマトリクス部との間だ
けに電位レベルシフタを設けた場合を示す平面図であ
る。

【図１４】図１０の装置例に対してＮ型とＰ型を入れ替
えた場合を示す部分拡大断面図である。

【図１５】液晶表示に用いられる一般的なアクティブマ
トリクス装置の回路図である。

【図１６】図１５に示す装置の部分破断斜視図である。

【図１７】シリコン基板を用いた従来の反射型アクティ
ブマトリクス装置の画素ピクセルを示す断面図である。

【図１８】従来の反射型アクティブマトリクス装置の他
の例の画素ピクセルを示す断面図である。

【符号の説明】

１…スイッチング用のトランジスタ、４…ソース、５…
信号線、６…ゲート、７…走査線（ゲート線）、８…ド
レイン、９…画素電極、１０…液晶、１１…対向電極、
１２…対向基板、１４…投射光、１８…Ｎ型半導体基
板、２０…ウエル（第２の導電型の半導体領域）、２３
…Ｎ型領域（第１の導電型の半導体領域）、２４…補助
容量電極、２５…補助容量部、２８…駆動回路部、３４
…層間絶縁膜。

Claims

【特許請求の範囲】

【請求項１】半導体基板上にマトリクス状に配列され
た複数のスイッチング用のトランジスタと、この各トラ
ンジスタのソースにデータを供給する信号線と、前記各
トランジスタのオン・オフを制御するゲート線と、前記
各トランジスタのドレインに接続された画素電極からな
るアクティブマトリクス装置において、前記半導体基板
は第１の導電型の半導体からなり、この第１の導電型の
半導体基板の表面の一部に前記第１の導電型とは反対の
導電型の第２の導電型の半導体領域を設け、この第２の
導電型の半導体領域中に前記トランジスタを形成するよ
うに構成したことを特徴とするアクティブマトリクス装
置。
【請求項２】前記第１の導電型の半導体基板の表面の
前記第２の導電型の半導体領域の中の一部に、前記半導
体基板と導通している第１の導電型の半導体領域が形成
されていることを特徴とする請求項１記載のアクティブ
マトリクス装置。
【請求項３】前記第１の導電型の半導体基板の表面の
前記第１の導電型の半導体領域上の少なくとも一部に、
絶縁膜を介して補助容量電極が形成され、この補助容量
電極が前記画素電極と電気的に接続されていることを特
徴とする請求項１または２記載のアクティブマトリクス
装置。
【請求項４】前記アクティブマトリクス装置を駆動す
るための駆動回路部が前記半導体基板中に集積されてお
り、かつその一部が前記第１の導電型の半導体基板上に
形成された前記第２の導電型の半導体領域内にあり、そ
の第２の導電型の半導体領域が前記トランジスタが属す
る前記第２の導電型の半導体領域とは電気的に分離され
ていることを特徴とする請求項１乃至３記載のアクティ
ブマトリクス装置。
【請求項５】前記駆動回路部とマトリクス部の間に、
前記駆動回路部の信号レベルを前記マトリクス部の信号
レベルに変換するためのレベルシフト回路が設置されて
いることを特徴とする請求項１乃至４記載のアクティブ
マトリクス装置。
【請求項６】前記第１の導電型の半導体基板とその表
面の第２の導電型の半導体領域が、逆バイアス状態にな
るようにそれぞれ電圧を印加することを特徴とする請求
項１乃至５記載のアクティブマトリクス装置の駆動方
法。
【請求項７】前記第１の導電型の半導体基板が、その
表面の前記第２の導電型の半導体領域に対して逆バイア
スになるような電位のある範囲で周期的に変動し、かつ
その変動周期の位相が、電気光学材料に電界を印加する
ために画素電極と相対して反対側に設置されるもう一方
の電極と同位相になるよう動作させることを特徴とする
請求項１乃至６記載のアクティブマトリクス装置の駆動
方法。