KR20020003246A - 전기 광학 장치 및 전자 기기 - Google Patents

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Abstract

절연막에 의해 덮어진 트랜지스터 소자의 소스·드레인 내압을 확보한다. 상기 트랜지스터 소자를 전기 광학 장치의 화소 영역에 이용하더라도 개구률을 충분히 확보한다. 또한, 상기 트랜지스터 소자로의 광 입사에 의한 광 리크 전류로, 상기 전기 광학 장치의 표시 품위가 저하되는 것을 방지하는데 있어서, 전기 광학 장치의 화소 전극에 접속하는 트랜지스터로서, 반도체층이 30㎚로부터 100㎚ 정도의 막 두께로 완전 공핍형의 채널층인 P형 트랜지스터를 이용한다.

Description

전기 광학 장치 및 전자 기기{ELECTROOPTICAL DEVICE AND ELECTRONIC DEVICE}
절연 기체상에 단결정 실리콘층으로 이루어지는 반도체층을 형성하고, 그 반도체층에 트랜지스터 등의 반도체 장치를 형성하는 SOI(Silicon On Insulator) 기술은 소자의 고속화나 저소비 전력화, 고집적화 등의 이점을 갖기 때문에, 전기 광학 장치, 예컨대 액정 장치에 있어서의 TFT 어레이가 형성되는 지지 기판에 적용하는 것이 가능하다.
그런데, 일반적인 TFT 어레이를 이용한 액정 장치에서는, 대향 기판이나 TFT 어레이의 위쪽에 금속이나 수지에 의한 차광층이 형성되기 때문에, 입사한 광에 의한 광 리크 전류에서의 TFT 어레이의 오동작이 방지되어 있다.
그러나, 이러한 액정 장치 등의 전기 광학 장치에 SOI 기술을 적용하여 단결정 실리콘층에 고성능의 TFT를 형성하면, 단결정 실리콘의 높은 광 기전 능력에 기인하여, 통상의 차광층만으로는 막는 것이 불가능한 층간(層間) 등으로부터의 미광에 의해 TFT에 광 리크 전류가 흐른다. 이러한 TFT를 상기 액정 장치의 화소를 구동하는 스위칭 소자에 이용하면, 광 리크 전류에 의해서, 화소부의 액정에 인가되는 전압이 변동하여 명멸(flicker) 등에 의해 표시 품위가 현저히 저하된다는 문제가 있었다. 이러한 광 리크 전류의 문제는, 직시형에 비교하여 강한 광이 입사하는 액정 장치, 구체적으로는 투사형의 프로젝터의 광 밸브로서 이용되는 액정 장치에 있어서 보다 현저해진다.
또한, 트랜지스터가 산화 절연막에 의해 완전히 분리되어 있으면, 트랜지스터에 있어서의 채널 영역을 소정 전위로 고정시킬 수 없어, 해당 채널 영역이 전기적으로 플로팅된 상태로 된다. 특히, 해당 트랜지스터를 상술한 바와 같은 고성능의 TFT에서 전자가 캐리어인 N형 트랜지스터로 하면, 채널내를 이동하는 캐리어의 이동도가 높기 때문에, 드레인 영역 근방의 전계에서 가속된 캐리어와 결정 격자의 충돌에 의해서 임팩트(impact) 이온화라고 불리는 현상이 발생하여, 전자 정공쌍이 생성된다. 그 때, N형 TFT의 채널 하부에 정공이 축적된다. 이와 같이 채널에 정공의 전하가 축적되면, TFT의 NPN(N 채널형의 경우) 구조가 외관상 바이폴라 트랜지스터로서 동작하기 때문에, 이상 전류에 의해 소자의 소스·드레인 내압이 열화하는 등, 전기적인 특성이 악화된다는 문제가 있었다. 이들 채널부가 전기적으로 플로팅 상태인 것에 기인하는 일련의 현상은 기판 부유 효과(substrate floatingeffect)라고 불린다.
본 발명은, 이러한 사정을 감안하여 이루어진 것으로, 그 목적으로 하는 바는, 종래의 차광층만으로는 막는 것이 불가능한 트랜지스터의 광 리크 전류에 의한 표시 품위의 저하를 방지하고, 또한 절연막에 의해 덮어진 단결정 실리콘층으로 이루어지는 트랜지스터가 기판 부유 효과에 의해 소스·드레인 내압이 열화되는 것을 방지하며, 또한 소자의 전기적 특성을 안정·향상시켜, 투과형의 전기 광학 장치에 있어서는 개구률을 확보하는 것이 가능한 전기 광학 장치 및 전자 기기를 제공하는 것에 있다.
발명의 개시
상기 목적을 달성하기 위해서, 본 건 제 1 발명에 따른 전기 광학 장치는, 지지 기판상에 절연막을 거쳐서 반도체층이 형성된 기판상에, 복수의 주사선과, 상기 복수의 주사선에 교차하는 복수의 데이터선과, 상기 각 주사선과 상기 각 데이터선에 접속된 트랜지스터와, 상기 트랜지스터에 접속된 화소 전극을 갖는 전기 광학 장치로서, 상기 트랜지스터는 완전 공핍형 채널층인 P형 트랜지스터인 것을 특징으로 하고 있다.
본 발명의 구성에 의하면, 예컨대 반도체층이 캐리어의 이동도가 높은 단결정 실리콘층 등으로 이루어지는 경우이더라도, P형 트랜지스터에서는 캐리어가 정공이고, 전자와 비교하여 1/3 정도의 이동도로 된다. 그 때문에, 캐리어에 의한 전자 정공쌍의 생성을 억제할 수 있다. 따라서, 채널의 전위를 고정하는 바디 콘택트(body contact)를 설치할 필요가 없어, 화소 영역의 개구률을 크게 취할 수 있다. 또한, 반도체층의 막 두께가 얇은 완전 공핍형 채널층을 이용함으로써, 상기 반도체층에서의 광에 의한 전자 정공쌍의 생성이 적어지기 때문에, 광 리크를 억제할 수 있어, 전기 광학 장치의 표시 품위를 높이는 것이 가능해진다.
상기 목적을 달성하기 위해서, 본 건 제 2 발명에 따른 전기 광학 장치는, 지지 기판상에 절연막을 거쳐서 반도체층이 형성된 기판상에, 집적된 주변 회로와, 복수의 주사선과, 상기 복수의 주사선에 교차하는 복수의 데이터선과, 상기 각 주사선과 상기 각 데이터선에 접속된 트랜지스터와, 상기 트랜지스터에 접속된 화소 전극을 갖는 전기 광학 장치로서, 상기 주변 회로는 부분 공핍형 채널층인 트랜지스터에 의해서 구성되고, 상기 화소 전극에 접속하는 트랜지스터는 완전 공핍형 채널층인 P형 트랜지스터인 것을 특징으로 하고 있다.
본 발명의 구성에 의하면, 예컨대 반도체층이 캐리어의 이동도가 높은 단결정 실리콘층 등으로 이루어지는 경우이더라도, P형 트랜지스터를 이용함으로써, 캐리어에 의한 전자 정공쌍의 생성을 억제할 수 있다. 그 때문에, 채널의 전위를 고정하는 바디 콘택트를 설치할 필요가 없어, 화소 영역의 개구률을 크게 취할 수 있다. 또한, 반도체층의 막 두께가 얇은 완전 공핍형의 채널층을 이용함으로써, 상기 반도체층에서의 광에 의한 전자 정공쌍의 생성이 적어지기 때문에, 광 리크를 억제할 수 있어, 전기 광학 장치의 표시 품위를 높이는 것이 가능해진다. 또한, 주변 회로를 부분 공핍형의 트랜지스터를 이용하는 것에 의해, 특히 전류 구동 능력을 필요로 하는 회로 부분에 있어서, 큰 전류를 얻기 쉽게 된다는 효과도 얻어진다.
상기 목적을 달성하기 위해서, 본 건 제 3 발명에 따른 전기 광학 장치는, 지지 기판상에 절연막을 거쳐서 반도체층이 형성된 기판상에, 집적된 주변 회로와, 복수의 주사선과, 상기 복수의 주사선에 교차하는 복수의 데이터선과, 상기 각 주사선과 상기 각 데이터선에 접속된 트랜지스터와, 상기 트랜지스터에 접속된 화소 전극을 갖는 전기 광학 장치로서, 상기 주변 회로는 부분 공핍형 채널층인 트랜지스터와 완전 공핍형 채널층인 트랜지스터의 혼재에 의해서 구성되고, 상기 화소 전극에 접속하는 트랜지스터는 완전 공핍형 채널층인 P형 트랜지스터인 것을 특징으로 하고 있다.
본 발명의 구성에 의하면, 예컨대 반도체층이 캐리어의 이동도가 높은 단결정 실리콘층 등으로 이루어지는 경우이더라도, P형 트랜지스터를 이용함으로써, 캐리어에 의한 전자 정공쌍의 생성을 억제할 수 있다. 그 때문에, 채널의 전위를 고정하는 바디 콘택트를 설치할 필요가 없어, 화소 영역의 개구률을 크게 취할 수 있다. 또한, 반도체층의 막 두께가 얇은 완전 공핍형 채널층을 이용함으로써, 상기 반도체층에서의 광에 의한 전자 정공쌍의 생성이 적어지기 때문에, 광 리크를 억제할 수 있어, 상기 전기 광학 장치의 표시 품위를 높이는 것이 가능해진다. 또한, 주변 회로에 있어서는, 예컨대 시프트 레지스터 등의 속도를 필요로 하는 회로에 있어서는 기생 용량이 작은 완전 공핍형의 트랜지스터를 이용하는 한편, 예컨대 버퍼 등의 전류 구동 능력을 필요로 하는 회로에 있어서는 부분 공핍형의 트랜지스터를 이용하는 구성을 취함으로써, 주변 회로에 요구되는 최적의 트랜지스터를 배치하는 것이 가능해진다.
그런데, 본 발명의 전기 광학 장치에 있어서, 상기 반도체층은 단결정 실리콘인 구성이 바람직하다. 이러한 구성에 의하면, 단결정 실리콘을 이용함으로써, 구동 주파수를 높이고, 또한 고품질이고 고세밀한 액정 장치를 얻는 것이 가능해진다.
또한, 본 발명의 전기 광학 장치에 있어서, 상기 반도체층은 다결정 실리콘인 구성이 바람직하다. 본 발명의 이러한 구성에 의하면, 다결정 실리콘을 이용함으로써, 고세밀한 액정 표시 장치를 저비용으로 얻는 것이 가능해진다.
한편, 본 발명의 전기 광학 장치에 있어서, 상기 지지 기판은 투명 기판인 구성이 바람직하다. 본 발명의 구성에 의하면, 투명 기판이기 때문에, 투과형의 액정 장치를 제작하는 것이 가능해진다.
계속해서, 본 발명의 전기 광학 장치에 있어서, 상기 지지 기판은 석영 기판인 구성이 바람직하다. 본 발명의 구성에 의하면, 석영 기판이기 때문에, TFT의 제조에 있어서 섭씨 1150℃ 정도까지의 고온 프로세스를 적용할 수 있다. 이 때문에, 고성능인 TFT를 얻는 것이 가능해진다.
다음에, 본 발명의 전기 광학 장치에 있어서, 상기 지지 기판은 유리 기판인 구성이 바람직하다. 본 발명의 구성에 의하면, 유리 기판이기 때문에, 대면적의 기판이 사용 가능하게 되어, 저비용으로 액정 장치를 얻는 것이 가능해진다.
본 발명의 전기 광학 장치에 있어서, 상기 기판과 상기 반도체층 사이에 차광층을 더 구비하는 구성이 바람직하다. 본 발명의 구성에 의하면, 기판 이면(裏面)으로부터 직접 입사광이나, 기판 이면에서 반사한 광이 트랜지스터 소자 형성 영역에 침입하여 광 리크가 발생하는 것을 억제하고, 또한 화소로의 신호 기입 특성이 열화하는 것을 방지하는 것이 가능해진다.
또한, 본 발명의 전기 광학 장치에 있어서, 상기 완전 공핍형 채널층의 막 두께는 30㎚로부터 100㎚까지의 범위내인 구성이 바람직하다. 본 발명의 구성에 의하면, 채널층의 막 두께가 100㎚ 이하이기 때문에, 채널의 불순물 농도가 높더라도, 공핍층이 넓어지기보다도 채널층의 막 두께가 얇아져, 그 결과 완전 공핍형의 트랜지스터를 얻는 것이 가능해진다. 한편, 채널층의 막 두께가 30㎚ 이상이기 때문에, 트랜지스터의 임계값 전압 등의 편차를 작게 하는 것도 가능해진다. 또한, 이러한 막 두께로 설정된 채널층에서는, 광 여기에 의해 발생한 전자 정공쌍에 의한 광 리크 전류가 작게 되므로, 높은 표시 품위의 전기 광학 장치를 얻는 것이 가능해진다.
또한, 본 발명의 전기 광학 장치는, 상기 기판의 반도체층이 형성되게 되는 한쪽의 기판 면과 대향하도록 배치된 다른 쪽의 기판과, 상기 한쪽 및 다른 쪽의 기판 사이에 샌드위치되고, 상기 반도체층에 형성된 트랜지스터에 의해 구동되는 액정을 더 구비하는 것을 특징으로 하고 있다.
그리고, 본 발명의 전자 기기는, 광원과, 상기 광원으로부터 출사되는 광이 입사되어 화상 정보에 대응한 변조를 실시하는 상기 전기 광학 장치와, 상기 전기 광학 장치에 의해 변조된 광을 투사하는 투사 수단을 구비하는 것을 특징으로 하고 있다.
본 발명은 기판상에 반도체층을 형성한 전기 광학 장치 및 이것을 이용한 전자 기기에 관한 것이다. 특히, 화소를 구성하는 트랜지스터가 완전 공핍형(fully-depleted)의 P형 트랜지스터인 전기 광학 장치 및 이것을 이용한 전자 기기에 관한 것이다.
도 1은 본 발명의 실시예에 따른 액정 장치중 화상 형성 영역의 구성을 도시하는 등가 회로,
도 2는 상기 액정 장치의 TFT 어레이 기판에 있어서, 서로 인접하는 복수의 화소군의 구성을 도시하는 평면도,
도 3은 도 2의 A-A' 단면도,
도 4는 본 발명의 실시예에 따른 액정 장치의 구성을 도시하는 평면도,
도 5는 도 4의 H-H' 단면도,
도 6은 본 발명의 실시예에 따른 액정 장치에 있어서의 주사선 구동 구성의 일례를 도시하는 회로도,
도 7은 상기 액정 장치를 이용한 전자 기기의 일례인 투사형 표시 장치의 구성을 도시하는 평면도,
도 8은 상기 액정 장치의 TFT 어레이 기판에 있어서, 주변 구동 회로의 일례로서의 인버터 회로를 도시하는 평면도,
도 9는 도 8의 X-X' 단면도이다.
발명을 실시하기 위한 최선의 형태
이하, 본 발명의 실시예를 도면에 근거하여 설명한다.
(전기 광학 장치의 구성)
도 1은 본 발명의 일 실시예에 따른 전기 광학 장치로서의 액정 장치중 화상형성 영역의 등가 회로를 도시하는 도면이다. 또한, 도 2는, 데이터선이나, 주사선, 화소 전극, 차광막 등이 형성된 TFT 어레이 기판에 있어서, 서로 인접하는 복수의 화소군의 평면도이고, 도 3은 도 2의 A-A' 단면도이다. 또한, 도 2, 도 3에 있어서는, 각 층이나 각 부재를 도면상에서 인식 가능한 정도의 크기로 하기 때문에, 각 층이나 각 부재마다 축척을 다르게 하고 있다. 또, 도 2에 있어서, X 방향이란 주사선의 형성 방향과 평행한 방향을 나타내고, Y 방향이란 데이터선의 형성 방향과 평행한 방향을 나타낸다.
그런데, 도 1에 있어서, 본 실시예에 따른 액정 장치의 화상 표시 영역을 구성하는 복수의 화소는, 매트릭스 형상으로 복수 형성된 화소 전극(9a)과, 화소 전극(9a)을 제어하기 위한 트랜지스터로서의 TFT(30)로 이루어지며, 화상 신호가 공급되는 데이터선(6a)이 해당 TFT(30)의 소스에 전기적으로 접속되어 있다. 데이터선(6a)에 기입되는 화상 신호 S1, S2, …, Sn은 이 순서대로 선 순차적으로 공급하더라도 무방하고, 서로 인접하는 복수의 데이터선(6a)끼리에 대하여 그룹마다 공급하도록 하더라도 무방하다.
또한, TFT(30)의 게이트에 주사선(3a)이 전기적으로 접속되어 있고, 소정의 타이밍에서, 주사선(3a)에 펄스적으로 주사 신호 G1, G2, …, Gm을 이 순서대로 선 순차적으로 인가하도록 구성되어 있다. 화소 전극(9a)은 TFT(30)의 드레인에 전기적으로 접속되어 있고, 스위칭 소자인 TFT(30)를 일정 기간만큼 그 스위치를 닫는 것에 의해, 데이터선(6a)으로부터 공급되는 화상 신호 S1, S2, …, Sn을 소정의 타이밍에서 기입한다. 화소 전극(9a)을 거쳐서 액정에 기입된 소정 레벨의 화상 신호 S1, S2, …, Sn은 대향 기판(후술함)에 형성된 대향 전극(후술함)과의 사이에서 일정 기간 유지된다.
액정은, 인가되는 전압 레벨에 의해 분자 집합의 배향이나 질서가 변화되는 것에 의해, 광을 변조하여 계조 표시를 가능하게 한다. 노멀리 화이트 모드(normally white mode)이면, 인가된 전압에 따라 입사광이 이 액정 부분을 통과할 수 없게 되고, 노멀리 블랙 모드(normally black mode)이면, 인가된 전압에 따라 입사광이 이 액정 부분을 통과할 수 있게 되어, 전체로서는 액정 장치로부터 화상 신호에 따른 콘트라스트를 갖는 광이 출사된다. 여기서, 유지된 화상 신호가 리크되는 것을 막기 위해서, 화소 전극(9a)과 대향 전극 사이에 형성되는 액정 용량과 병렬로 축적 용량(70)을 부가한다. 이것에 의해, 유지 특성은 더 개선되어, 콘트라스트비가 높은 액정 장치를 실현할 수 있다. 본 실시예에서는, 특히 이러한 축적 용량(70)을 형성하기 위해서, 후술하는 바와 같이 주사선과 동일 층, 또는 도전성의 차광막을 이용하여 저저항화된 용량선(3b)을 마련하고 있다.
다음에, 도 2는, 데이터선이나, 주사선, 화소 전극, 차광막 등이 형성된 TFT 어레이 기판에 있어서, 서로 인접하는 복수의 화소군의 구성을 도시하는 평면도이다. 도 2에 있어서, 액정 장치의 TFT 어레이 기판상에는, 매트릭스 형상으로 복수의 투명한 화소 전극(9a)(점선부에 의해 윤곽이 도시되어 있음)이 마련되어 있고, 화소 전극(9a)의 종횡 경계에 따라 각각 데이터선(6a), 주사선(3a) 및 용량선(3b)이 마련되어 있다. 이 중, 데이터선(6a)은 콘택트 홀(5)을 거쳐서 단결정 실리콘층의 반도체층(1a)중 후술하는 소스 영역에 전기적으로 접속되어 있고, 또한 화소전극(9a)은 콘택트 홀(8)을 거쳐서 반도체층(1a)의 드레인 영역에 전기적으로 접속되어 있다. 또한, 반도체층(1a)중, 채널 영역에 대향하도록 주사선(3a)이 배치되어 있고, 주사선(3a)은 게이트 전극으로서 기능한다.
계속해서, 용량선(3b)은, 주사선(3a)을 따라 거의 직선 형상으로 신장되는 본선부(main sections)(즉, 평면적으로 보아, 주사선(3a)을 따라 형성된 제 1 영역)와, 데이터선(6a)과 교차하는 개소로부터 데이터선(6a)을 따라 전단(前段)측(도면중, 상향(上向))으로 돌출한 돌출부(즉, 평면적으로 보아, 데이터선(6a)을 따라 연장되는 제 2 영역)를 갖는다.
그리고, 도 2의 반도체층(1a)을 형성하는 영역의 하부에는, 도면에는 도시하지는 않았지만, 복수의 제 1 차광막(도 3중의 제 1 차광막(11a))이 마련되어 있다. 보다 구체적으로는, 제 1 차광막은 각기, 화소부에 있어서, 반도체층(1a)의 채널 영역을 포함하는 TFT를, TFT 어레이 기판 측에서 보아 피복하는 위치에 마련되어 있고, 또한 용량선(3b)의 본선부에 대향하여 주사선(3a)을 따라 직선 형상으로 신장되는 본선부와, 데이터선(6a)과 교차하는 개소로부터 데이터선(6a)을 따라 인접하는 단측(즉, 도면중 하향)으로 돌출한 돌출부를 갖는다. 이 제 1 차광막의 각 단(화소 행)에 있어서의 하향의 돌출부의 선단은, 데이터선(6a) 아래에서 다음 단에 있어서의 용량선(3b)의 상향의 돌출부의 선단과 겹쳐져 있다.
다음에, 도 3의 단면도에 도시되는 바와 같이, 액정 장치는, 광투과성 기판의 일례를 구성하는 TFT 어레이 기판(10)과, 이것에 대향 배치되는 투명한 대향 기판(20)을 구비하고 있다. TFT 어레이 기판(10)은, 예컨대 석영 기판으로 이루어지고, 대향 기판(20)은, 예컨대 유리 기판이나 석영 기판으로 이루어진다. TFT 어레이 기판(10)에는 화소 전극(9a)이 마련되어 있고, 그 위측에는 러빙 처리 등의 소정의 배향 처리가 실시된 배향막(도면에 도시하지 않음)이 마련되어 있다. 화소 전극(9a)은, 예컨대 ITO막(Indium·Tin·Oxide막) 등의 투명 도전성 박막으로 이루어진다. 또한, 배향막은, 예컨대 폴리이미드 박막 등의 유기 박막으로 이루어진다.
한편, 대향 기판(20)에는, 그 전면에 걸쳐 대향 전극(공통 전극)(21)이 마련되어 있고, 그 하측에는 러빙 처리 등의 소정의 배향 처리가 실시된 배향막(도시하지 않음)이 마련되어 있다. 대향 전극(21)은, 예컨대 ITO막 등의 투명 도전성 박막으로 이루어진다. 또한, 배향막은 폴리이미드 박막 등의 유기 박막으로 이루어진다.
그런데, TFT 어레이 기판(10)에는, 도 3에 도시되는 바와 같이, 각 화소 전극(9a)에 인접하는 위치에 각 화소 전극(9a)을 스위칭 제어하는 화소 스위칭용 TFT(30)가 마련되어 있다.
대향 기판(20)에는, 또한 도 3에 도시하는 바와 같이, 각 화소부의 개구 영역 이외의 영역에 제 2 차광막(23)이 마련되어 있다. 이 때문에, 대향 기판(20)측으로부터 입사광이 화소 스위칭용 TFT(30)의 반도체층(1a)의 채널 영역(1a')이나 LDD(Lightly Doped Drain) 영역(1b, 1c)에 침입하는 일은 없다. 또한, 제 2 차광막(23)은 콘트라스트의 향상, 색재(色材)의 혼색 방지 등의 기능을 갖는다.
이와 같이 구성되어, 화소 전극(9a)과 대향 전극(21)이 대면하도록 배치된TFT 어레이 기판(10)과 대향 기판(20) 사이에는, 밀봉재(도시를 생략)에 의해 둘러싸여진 공간에 액정이 봉입되어 액정층(50)이 형성된다. 액정층(50)은, 화소 전극(9a)으로부터의 전계가 인가되어 있지 않은 상태에서 배향막 및 대향 기판(20)측의 배향막에 의해 소정의 배향 상태를 채택한다. 액정층(50)은, 예컨대 1종 또는 수 종류의 네마틱 액정을 혼합한 액정으로 이루어진다. 밀봉재는 TFT 어레이 기판(10) 및 대향 기판(20)을 그들 주변에서 접합하기 위한, 예컨대 광경화성 수지나 열경화성 수지로 이루어지는 접착제로서, 양 기판 사이의 거리를 소정값으로 하기 위한 글래스 화이버(glass fiber) 혹은 글래스 비즈(glass bead) 등의 스페이서가 혼입되어 있다.
또한, 도 3에 도시되는 바와 같이, 화소 스위칭용 TFT(30)에 각각 대향하는 위치에 있어서 TFT 어레이 기판(10) 표면의 각 화소 스위칭용 TFT(30)에 대응하는 위치에는 제 1 차광막(11a)이 각각 마련되어 있다. 여기서, 제 1 차광막(11a)은, 바람직하게는 불투명한 고융점 금속인 Ti, Cr, W, Ta, Mo 및 Pb중 적어도 하나를 포함하는, 금속 단체, 합금, 금속 실리사이드 등으로 구성된다. 이러한 재료로 구성하면, TFT 어레이 기판(10)상의 제 1 차광막(11a)의 형성 공정 후에 행하여지는 화소 스위칭용 TFT(30)의 형성 공정에 있어서의 고온 처리에 의해, 제 1 차광막(11a)이 파괴되거나, 용융되지 않도록 할 수 있다. 제 1 차광막(11a)이 형성되어 있기 때문에, TFT 어레이 기판(10)측으로부터의 회귀광 등이 화소 스위칭용 TFT(30)의 채널 영역(1a')이나 LDD 영역(1b, 1c)에 입사되는 사태를 미연에 방지할 수 있어, 광 전류의 발생에 의해 트랜지스터 소자로서의 화소 스위칭용 TFT(30)의특성이 열화되는 일은 없다.
또한, 제 1 차광막(11a)과 복수의 화소 스위칭용 TFT(30) 사이에는 제 1 층간 절연막(12)이 마련되어 있다. 제 1 층간 절연막(12)은 화소 스위칭용 TFT(30)를 구성하는 반도체층(1a)을 제 1 차광막(11a)으로부터 전기적으로 절연하기 위해서 마련되는 것이다. 또한, 제 1 층간 절연막(12)은 TFT 어레이 기판(10)의 전면(全面)에 형성되는 것에 의해, 화소 스위칭용 TFT(30)를 위한 하지막으로서의 기능도 갖는다. 즉, TFT 어레이 기판(10)의 표면의 연마시에 있어서의 거칠음이나, 세정 후에 남는 오염 등으로 인해 화소 스위칭용 TFT(30)의 특성의 열화를 방지하는 기능을 갖는다. 여기서, 제 1 층간 절연막(12)은, 예컨대 NSG(non-doped silicate glass), PSG(phosphorus silicate glass), BSG(boron silicate glass), BPSG(boron phosphorus silicate glass) 등의 고절연성 유리, 또는 산화 실리콘막, 질화 실리콘막 등으로 이루어진다. 이러한 제 1 층간 절연막(12)에 의해, 제 1 차광막(11a)이 화소 스위칭용 TFT(30) 등을 오염시키는 사태를 미연에 방지하는 것도 가능하다.
본 실시예에서는, 게이트 절연막(2)을 주사선(3a)에 대향하는 위치로부터 연장하여 유전체막으로서 이용하고, 반도체막(1a)을 연장하여 제 1 축적 용량 전극(1f)으로 하며, 또한 이들에 대향하는 용량선(3b)의 일부를 제 2 축적 용량 전극으로 하는 것에 의해, 축적 용량(70)이 구성되어 있다. 보다 상세하게는, 반도체층(1a)의 고농도 드레인 영역(1e)이, 데이터선(6a) 및 주사선(3a)을 따라 연장되는 용량선(3b) 부분에 절연막(2)을 거쳐서 대향 배치되어 제 1 축적 용량 전극(반도체층)(1f)으로 되어 있다. 특히 축적 용량(70)의 유전체로서의 절연막(2)은 고온 산화에 의해 실리콘층상에 형성되는 TFT(30)의 게이트 절연막(2)이기 때문에, 얇고 또한 고내압의 절연막으로 할 수 있어, 축적 용량(70)은 비교적 소면적으로 대용량의 축적 용량으로서 구성할 수 있다.
또한, 도 3으로부터 알 수 있는 바와 같이, 제 1 차광막(11a)은 제 2 축적 용량 전극으로서의 용량선(3b)의 반대측에 있어서 제 1 축적 용량 전극(1f)에 제 1 층간 절연막(12)을 거쳐서 제 3 축적 용량 전극으로서 대향 배치된다. 도면에는 도시하지 않지만 제 1 차광막(11a)을 전원 전위나 용량선(3b)과 동일한 전위 등의 일정 전위로 고정하는 것에 의해, 축적 용량(71)이 더 부여되도록 구성되게 된다. 즉, 본 실시예에서는, 제 1 축적 용량 전극(1f)을 사이에 두고 양측에 축적 용량이 부여되는 더블 축적 용량 구조가 구축되어 있어, 축적 용량이 보다 증가한다. 따라서, 해당 액정 장치가 갖는, 표시 화상에 있어서의 명멸이나 화상 스티킹(image sticking)을 방지하는 기능이 향상된다.
이들의 결과, 데이터선(6a) 밑의 영역 및 주사선(3a)을 따라 액정의 디스클리네이션(disclination)이 발생하는 영역(즉, 용량선(3b)이 형성된 영역)이라는 개구 영역을 벗어난 공간을 유효하게 이용하여 화소 전극(9a)의 축적 용량을 늘릴 수 있다.
또한, 제 1 차광막(11a)(및 이것에 전기적으로 접속된 용량선(3b))은 화소 영역 외에 있어서 정전위원(도면에 도시하지 않음)에 전기적으로 접속되어 있기 때문에, 제 1 차광막(11a) 및 용량선(3b)은 정전위로 된다. 따라서, 제 1차광막(11a)에 대향 배치되는 화소 스위칭용 TFT(30)에 대하여 제 1 차광막(11a)의 전위 변동이 악영향을 미치게 하는 일은 없다. 또한, 용량선(3b)은 축적 용량(70)의 제 2 축적 용량 전극으로서 양호하게 기능할 수 있다.
이 경우, 정전위원으로서는, 해당 액정 장치를 구동하기 위한 주변 회로(예컨대, 주사선 구동 회로나 데이터선 구동 회로 등)에 공급되는 부(負)전원 또는 정전원의 정전위원나, 접지 전원, 대향 전극(21)에 공급되는 정전위원 등을 들 수 있다. 이와 같이 주변 회로 등의 전원을 이용하면, 전용의 전위 배선이나 외부 입력 단자를 마련할 필요가 없어, 차광막(11a) 및 용량선(3b)을 정전위로 할 수 있다.
다음에, 도 3에 있어서, 화소 스위칭용 TFT(30)는 완전 공핍형의 P형 트랜지스터이다. 반도체층(1a)의 막 두께를 30㎚로부터 100㎚까지의 범위, 바람직하게는 40㎚로부터 60㎚까지의 범위에서 일정한 막 두께로 한다. 반도체층(1a)의 막 두께가 100㎚ 이하이면, 채널부의 불순물 농도에 의하지 않고 게이트 전극이 제어하는 공핍층이 반도체층(1a)보다도 대폭 넓어지기 때문에, 화소 스위칭용 TFT(30)는 완전 공핍형으로 된다. 또한, 화소 스위칭용 TFT(30)는 LDD(Lightly Doped Drain) 구조를 갖고 있고, 주사선(3a), 해당 주사선(3a)으로부터의 전계에 의해 채널이 형성되는 반도체층(1a)의 채널 영역(1a'), 주사선(3a)과 반도체층(1a)을 절연하는 게이트 절연막(2), 데이터선(6a), 반도체층(1a)의 저농도 소스 영역(소스측 LDD 영역)(1b) 및 저농도 드레인 영역(드레인측 LDD 영역)(1c), 반도체층(1a)의 고농도 소스 영역(1d) 및 고농도 드레인 영역(1e)을 구비하고 있다.
이 중, 고농도 드레인 영역(1e)에는 복수의 화소 전극(9a)중 대응하는 하나가 접속되어 있다. 소스 영역(1b 및 1d) 및 드레인 영역(1c 및 1e)은, 후술하는 바와 같이, 반도체층(1a)에 대하여 소정 농도의 P형용의 불순물 이온을 도핑하는 것에 의해 형성되어 있다. 상기한 구성의 P형 트랜지스터는 기생 바이폴라 효과가 발생하기 어렵기 때문에, 채널부의 전위를 고정할 필요가 없다. 따라서, 화소 스위칭용 TFT(30)로서 이용하면 높은 개구율을 확보할 수 있다.
또한, 반도체층(1a)이 30㎚ 이상, 바람직하게는 40㎚ 이상이기 때문에, 채널 영역(1a')의 막 두께에 의한 임계값 전압 등의 트랜지스터 특성의 편차를 작게 할 수 있다. 또한, 반도체층(1a)이 100㎚, 바람직하게는 60㎚ 이하이기 때문에, 상기 제 1 차광막(11a)에서 방지할 수 없는 미광이 반도체층(1a)에 조사되더라도, 광 여기의 전자 정공쌍의 생성량을 작게 억제할 수 있다. 따라서, 광 리크 전류를 작게 할 수 있어, 화소의 스위칭 소자인 화소 스위칭용 TFT(30)로서 유효하다. 데이터선(6a)은 Al 등의 금속막이나 금속 실리사이드 등의 합금막 등의 차광성 금속 박막으로 구성되어 있다. 또한, 주사선(3a), 게이트 절연막(2) 및 제 1 층간 절연막(12) 위에는, 고농도 소스 영역(1d)으로 통하는 콘택트 홀(5) 및 고농도 드레인 영역(1e)으로 통하는 콘택트 홀(8)이 각각 형성된 제 2 층간 절연막(4)이 형성되어 있다. 이 소스 영역(1b)으로의 콘택트 홀(5)을 거쳐서, 데이터선(6a)은 고농도 소스 영역(1d)에 전기적으로 접속되어 있다. 또한, 데이터선(6a) 및 제 2 층간 절연막(4) 위에는, 고농도 드레인 영역(1e)으로의 콘택트 홀(8)이 형성된 제 3 층간 절연막(7)이 형성되어 있다. 이 고농도 드레인 영역(1e)으로의 콘택트 홀(8)을 거쳐서, 화소 전극(9a)은 고농도 드레인 영역(1e)에 전기적으로 접속되어 있다.전술한 화소 전극(9a)은 이와 같이 구성된 제 3 층간 절연막(7)의 상면에 마련되어 있다. 또한, 화소 전극(9a)과 고농도 드레인 영역(1e)은, 데이터선(6a)과 동일한 Al막이나 주사선(3b)과 동일한 폴리실리콘막을 중계하여 전기적으로 접속하도록 해도 무방하다.
화소 스위칭용 TFT(30)는, 바람직하게는 상술한 바와 같이 LDD 구조를 갖지만, 저농도 소스 영역(1b) 및 저농도 드레인 영역(1c)에 각각 불순물 이온의 주입을 실행하지 않는 오프셋 구조를 가져도 되고, 게이트 전극(3a)을 마스크로 하여 고농도로 불순물 이온을 주입해서 자기 정합적으로 고농도 소스 및 드레인 영역을 형성하는 셀프-얼라인머트형(self-alignment manner)의 TFT이더라도 된다.
또한, 화소 스위칭용 TFT(30)의 게이트 전극(주사선)(3a)을 소스-드레인 영역(1b 및 1e) 사이에 1개만 배치한 싱글 게이트 구조로 했지만, 이들 사이에 2개 이상의 게이트 전극을 배치하더라도 무방하다. 이 때, 각각의 게이트 전극에는 동일한 신호가 인가되도록 한다. 이와 같이 더블 게이트 혹은 트리플 게이트 이상으로 TFT를 구성하면, 채널과 소스-드레인 영역 접합부의 리크 전류를 방지할 수 있어, 오프시 전류를 저감할 수 있다. 이들 게이트 전극중 적어도 1개를 LDD 구조 혹은 오프셋 구조로 하면, 오프 전류를 더 저감할 수 있어, 안정한 스위칭 소자를 얻을 수 있다.
여기서, 일반적으로는 반도체층(1a)의 채널 영역(1a'), 저농도 소스 영역(1b) 및 저농도 드레인 영역(1c) 등의 단결정 실리콘층은, 광이 입사되면 실리콘이 갖는 광전 변환 효과에 의해 광 전류가 발생해 버려 화소 스위칭용 TFT(30)의트랜지스터 특성이 열화되지만, 본 실시예에서는, 주사선(3a)을 상측으로부터 덮도록 데이터선(6a)이 Al 등의 차광성 금속 박막으로 형성되어 있기 때문에, 적어도 반도체층(1a)의 채널 영역(1a') 및 LDD 영역(1b, 1c)에 광이 입사되는 것을 효과적으로 막을 수 있다. 또한, 전술한 바와 같이, 화소 스위칭용 TFT(30)의 하측에는 제 1 차광막(11a)이 마련되어 있기 때문에, 적어도 반도체층(1a)의 채널 영역(1a') 및 저농도 소스 영역(1b), 저농도 드레인 영역(1c)으로의 회귀광이 입사하는 것에 대해서도 효과적으로 막을 수 있다. 또한, 상기의 구성으로부터 누출되어 입사하는 광이 있었다고 해도, 화소 스위칭용 TFT(30)의 반도체층(1a)이 얇기 때문에, 광 리크를 충분히 억제할 수 있다.
상술한 실시예에 있어서, 반도체층(1a)이 단결정 실리콘인 경우에 한정되는 의미가 아니라, 반도체층(1a)이 다결정 실리콘인 경우에 대해서도 마찬가지의 구조를 적용할 수 있는 것은 물론이다. 또, 실리콘 이외의 반도체를 이용하더라도 무방하다.
(액정 장치의 전체 구성)
다음에, 실시예에 따른 액정 장치의 전체 구성에 대해서 도 4 및 도 5를 참조하여 설명한다. 또한, 도 4는 TFT 어레이 기판(10)을, 거기에 형성된 각 구성 요소와 함께 대향 기판(20)측에서 본 평면도이며, 도 5는 대향 기판(20)을 포함하여 도시하는 도 4의 H-H' 단면도이다.
도 4에 도시되는 바와 같이, 대향 기판(20)에는, 밀봉재(52)의 내측에 평행하고, 제 2 차광막(23)과 동일 혹은 다른 재료로 이루어지는 프레임으로서의 제 3 차광막(53)이 마련되어 있다.
한편, TFT 어레이 기판(10)에 있어서, 밀봉재(52)의 외측의 영역에는, 데이터선 구동 회로(101) 및 외부 회로 접속 단자(102)가 TFT 어레이 기판(10)의 1변을 따라 마련되어 있고, 주사선 구동 회로(104)가 이 1변에 인접하는 2변을 따라 마련되어 있다. 주사선(3a)에 공급되는 주사 신호 지연이 문제로 되지 않는 것이라면, 주사선 구동 회로(104)는 한쪽만으로도 무방한 것은 말할 필요도 없다. 또한, 데이터선 구동 회로(101)를 화면 표시 영역의 변을 따라 양측에 배열하더라도 무방하다. 예컨대, 기수열의 데이터선(6a)은 화상 표시 영역의 한쪽의 변을 따라 배치된 데이터선 구동 회로로부터 화상 신호를 공급하고, 우수열의 데이터선은 상기 화상 표시 영역의 반대측의 변을 따라 배치된 데이터선 구동 회로로부터 화상 신호를 공급하도록 해도 무방하다. 이렇게 데이터선(6a)을 빗살 형상(comb-tooth manner)으로 구동하도록 하면, 데이터선 구동 회로의 점유 면적을 확장할 수 있기 때문에, 복잡한 회로를 구성하는 것이 가능해진다. 또한, TFT 어레이 기판(10)의 나머지 1변에는, 화상 표시 영역의 양측에 마련된 주사선 구동 회로(104) 사이를 연결하기 위한 복수의 배선(105)이 마련되어 있다. 또한, 대향 기판(20)의 코너부의 적어도 1개소에 있어서는, TFT 어레이 기판(10)과 대향 기판(20) 사이에서 전기적 도통을 취하기 위한 도통재(106)가 마련되어 있다. 그리고, 도 5에 도시하는 바와 같이, 밀봉재(52)와 거의 동일한 윤곽을 갖는 대향 기판(20)이 해당 밀봉재(52)에 의해 TFT 어레이 기판(10)에 고착(固着)되어 있다.
여기서 주사선 구동 회로(104)의 회로도의 일례를 도 6에 도시한다. 주사선 구동 회로(104)는 시프트 레지스터와 버퍼에 의해서 구성된다. 그런데, 주사선 구동 회로(104)는 기판내에서 광을 완전히 차단하는 위치에 배치되어, 광 리크 전류를 고려할 필요가 없기 때문에, 전체를 반도체층이 두꺼운 부분 공핍형의 트랜지스터에 의해서 구성하더라도 된다.
또한, 구동 주파수를 높이고자 하는 경우, 시프트 레지스터는 고속으로 구동할 필요가 있다. 그 때에는, 기생 용량을 작게 하는 것이 가능한 완전 공핍형의 트랜지스터가 상응된다. 버퍼는 주사선을 구동하기 위해서 큰 전류 구동 능력이 필요하게 되기 때문에, 부분 공핍형의 트랜지스터가 상응된다. 상기한 바와 같이, 주변 회로에 있어서는, 전체를 부분 공핍형의 트랜지스터로 구성하더라도 무방하고, 각각의 회로에 의해서 부분 공핍형의 트랜지스터와 완전 공핍형의 트랜지스터를 구분하여 사용하더라도 무방하다. 또한, 트랜스미션 게이트와 같은 회로에서는 한쪽의 트랜지스터만으로 대용하는 것이 가능한 경우가 있다. 그 때에는, P형 트랜지스터를 이용하는 것에 의해, 바디 콘택트가 필요없게 되어, 레이아웃적으로 유리하게 된다.
다음에, 도 8, 도 9를 이용하여, 주변 회로의 일례로서 인버터 회로의 구성을 설명한다. 도 8은 인버터의 평면 레이아웃도이고, 도 9는 도 8의 X-X' 단면을 도시한 도면이다. 도 8, 도 9중, 참조 부호 (80)은 N형 트랜지스터, (81)은 P형 트랜지스터, (82)는 게이트, (83)은 콘택트 홀, (84a)는 접지 전위선, (84b)는 전원 전위선, (84c)는 입력 신호선, (84d)는 출력 신호선을 각각 나타내고 있다. 또한, 도 9중, 참조 부호 (80a)는 N형 트랜지스터의 채널 영역, (80b)는 N형 트랜지스터의 저농도 소스 영역, (80c)는 N형 트랜지스터의 고농도 소스 영역, (80d)는 N형 트랜지스터의 저농도 드레인 영역, (80e)는 N형 트랜지스터의 고농도 드레인 영역이며, 참조 부호 (81a)는 P형 트랜지스터의 채널 영역, (81b)는 P형 트랜지스터의 저농도 소스 영역, (81c)는 P형 트랜지스터의 고농도 소스 영역, (81d)는 P형 트랜지스터의 저농도 드레인 영역, (81e)는 P형 트랜지스터의 고농도 드레인 영역을 각각 나타내고 있다. 도 8, 도 9에서는, N형, P형의 트랜지스터 모두 채널의 양측에 저농도의 LDD 영역을 갖는 구조를 도시하지만, 이러한 영역을 형성하지 않은 경우나, 참조 부호 (80d나 81d)로 나타내는 드레인측의 저농도 영역만을 형성하는 것도 가능하다. 물론, N형, P형의 한쪽만이 상기 구성을 갖는 구조도 있을 수 있다. 또한, 도 8, 도 9에서는, N형 트랜지스터의 고농도 드레인 영역(80e)과 P형 트랜지스터의 고농도 드레인 영역(81e)이 접하고 있는 구조를 도시하지만, 상기 두 개의 영역이 전기적으로 분리된 구조라도 상관없다. 도 8, 도 9에는 도시하고 있지 않지만, N형 트랜지스터(80)의 드레인 영역인 (80b와 80c)의 양단부(도 8중 수평 방향의 상단부와 하단부)에 P형 불순물을 주입한 소위 소스 타이 구조(source tie structure)로 해도 무방하다. 마찬가지로 P형 트랜지스터(81)를 소스 타이 구조로 하는 것도 생각할 수 있다. 또한 도 8, 도 9에서는 도시하고 있지 않지만, 도 3의 참조 부호 (11a)로 나타내는 제 1 차광막을 상기 트랜지스터(80, 81)의 아래쪽에 형성하더라도 상관없다. 먼저 설명한 바와 같이 화소부의 트랜지스터가 완전 공핍형의 P형 트랜지스터이므로, 주변 회로의 P형 트랜지스터(81)도 완전 공핍형으로 한다. 주변 회로의 N형 트랜지스터(80)는 도 9에 도시하는 바와 같이 부분 공핍형으로 한다. 상기 구성으로 하는 것에 의해, 필요한 트랜지스터가 P형과 N형으로 각각 1종류로 되기 때문에, 트랜지스터의 생성에 필요한 프로세스를 최소한으로 설정할 수 있다.
상기에서는 인버터 회로를 예로서 설명했지만, 다른 CMOS 논리 회로이더라도 완전 공핍형의 P형 트랜지스터와 부분 공핍형의 N형 트랜지스터로 구성하는 것이 가능하다. 또한, 트랜스미션 게이트와 같은 회로에서는, 한쪽의 트랜지스터만으로 대용하는 것이 가능한 경우가 있다. 그 때에는, 완전 공핍형의 P형 트랜지스터를 이용하는 것에 의해, 바디 콘택트가 필요없게 되어, 레이아웃적으로 유리하게 된다.
상기 구성의 완전 공핍형의 트랜지스터에서는 반도체층의 막 두께를 30㎚로부터 100㎚까지, 바람직하게는 40㎚로부터 60㎚까지의 범위에 있어서 일정한 막 두께이고, 화소를 구성하는 TFT(30)와 동일한 막 두께로 함으로써 공정 추가를 필요로 하지 않는다. 또한, 부분 공핍형의 트랜지스터는 반도체층의 막 두께를 100㎚ 이상, 바람직하게는 150㎚ 이상의 일정한 막 두께로 한다. 또한, 주변 회로의 트랜지스터는, 내압을 확보하기 위해서 채널부의 전위를 고정하는 바디 콘택트를 배치하더라도 무방하고, 고집적화를 위해 바디 콘택트를 이용하지 않더라도 무방하다.
또한, TFT 어레이 기판(10)상에는 제조 도중이나 출시시의 해당 액정 장치의 품질, 결함 등을 검사하기 위한 검사 회로 등을 더 형성하더라도 무방하다. 대향기판(20)의 투사광이 입사되는 측 및 TFT 어레이 기판(10)의 출사광이 출사되는 측에는 각각, 예컨대, TN(Twisted nematic) 모드, STN(super-TN) 모드, D-STN(dual-scan-STN) 모드 등의 동작 모드나, 달리 노멀리 화이트 모드/노멀리 블랙 모드에 따라서, 편광막, 위상차막, 편광 수단 등이 소정의 방향으로 배치된다.
이상 설명한 액정 장치는, 예컨대 컬러 액정 프로젝터(투사형 표시 장치)에 적용하는 경우에는, 3개의 액정 장치가 RGB용 광 밸브에 각각 이용된다. 이 경우, 각 패널에는 각각 RGB색 분해용 다이클로익 미러를 거쳐서 분해된 각 색의 광이 각각 입사된 후, 합성되어 투사되게 된다. 따라서, 이 경우에는, 대향 기판(20)에는 실시예와 같이 컬러 필터는 마련되지 않는다.
단, 실시예에 있어서의 액정 장치를 액정 프로젝터 이외의 직시형이나 반사형의 컬러 액정 텔레비전 등의 컬러 액정 장치로서 적용하는 경우에는, 제 2 차광막(23)이 형성되어 있지 않은 화소 전극(9a)에 대향하는 소정 영역에 RGB의 컬러 필터를 그 보호막과 함께 대향 기판(20)상에 형성하면 된다.
한편, 실시예에 있어서의 액정 장치를, 액정 프로젝터의 광 밸브에 적용하는 경우, 대향 기판(20)상에 1 화소에 1개 대응하도록 마이크로 렌즈를 형성하더라도 무방하다. 이와 같이 하면, 입사광의 집광 효율을 향상함으로써, 밝은 액정 장치를 실현할 수 있다. 또한, 대향 기판(20)상에 몇 층쯤의 굴절율이 상위하는 간섭층을 퇴적시킴으로써, 광의 간섭을 이용하여 RGB색을 만들어내는 다이클로익 필터를 형성하더라도 된다. 이 다이클로익 필터 첨부 대향 기판에 의하면, 보다 밝은 컬러 액정 장치를 실현할 수 있다.
이상 설명한 실시예에 있어서의 액정 장치에서는, 입사광을 대향 기판(20)측으로부터 입사하는 것으로 했지만, 제 1 차광막(11a)을 마련하고 있기 때문에, TFT 어레이 기판(10)측으로부터 입사광을 입사시켜, 대향 기판(20)측으로부터 출사되도록 해도 무방하다. 즉, 이와 같이 액정 장치를 액정 프로젝터의 광 밸브로서 설치하더라도, 반도체층(1a)의 채널 영역(1a'), 저농도 소스 영역(1b), 저농도 드레인 영역(1c)에 광이 입사되는 것을 막을 수 있기 때문에, 고화질의 화상을 표시하는 것이 가능하다. 여기서, 종래에는, TFT 어레이 기판(10)의 이면측에서의 반사를 방지하기 위해서, 반사 방지용의 AR(Anti-reflection)이 피막된 편광 수단을 별도로 배치하거나, AR막을 부착시킬 필요가 있었다. 그러나, 실시예에서는, TFT 어레이 기판(10)의 표면과, 반도체층(1a)의 적어도 채널 영역(1a'), 저농도 소스 영역(1b), 저농도 드레인 영역(1c) 사이에 제 1 차광막(11a)이 형성되어 있기 때문에, 이러한 AR이 피막된 편광 수단이나 AR막을 이용하거나, TFT 어레이 기판(10) 그 자체를 AR 처리한 기판을 사용하거나 할 필요가 없어진다. 따라서, 각 실시예에 의하면, 재료 비용을 삭감할 수 있고, 또한 편광 수단의 부착시에, 먼지의 부착이나 손상(scratch) 등에 의해, 양품률을 떨어뜨리는 경우가 없어 대단히 유리하다. 또한, 내광성이 우수하기 때문에, 밝은 광원을 사용하거나, 편광 빔 스플리터에 의해 편광 변환하여, 광 이용 효율을 향상시키거나 해도, 광에 의한 크로스토크 등의 화질 열화가 발생되지 않는다.
(전자 기기)
다음에, 상기 액정 장치를 이용한 전자 기기의 일례로서, 투사형 표시 장치의 구성에 대해 도 7을 참조하여 설명한다. 도 7은 상술한 액정 장치를 3개 준비하여 각기 RGB용의 액정 장치(962R, 962G, 962B)로서 이용한 투사형 액정 장치(1100)의 광학계의 개략 구성을 도시하는 도면이다. 본 예의 투사형 표시 장치(1100)의 광학계에는 광원 장치(920)와 균일 조명 광학계(923)가 채용되어 있다. 그리고, 투사형 표시 장치(1100)는, 이 균일 조명 광학계(923)로부터 출사되는 광속(光束) W를 적색(R), 녹색(G), 청색(B)으로 분리하는 색 분리 광학계(924)와, 각 색 광속 R, G, B를 각각 변조하는 광 밸브(925R, 925G, 925B)와, 변조된 후의 색 광속을 재합성하는 색 합성 프리즘(910)과, 합성된 광속을 투사면(100)의 표면에 확대 투사하는 투사 수단으로서의 투사 렌즈 유닛(906)을 구비하고 있다. 또한, 청색 광속 B를 대응하는 광 밸브(925B)에 유도하는 도광계(927)도 구비하고 있다.
균일 조명 광학계(923)는 2개의 렌즈판(921, 922)과 반사 미러(931)를 구비하고 있으며, 반사 미러(931)를 사이에 두고 2개의 렌즈판(921, 922)이 직교하는 상태로 배치되어 있다. 균일 조명 광학계(923)의 2개의 렌즈판(921, 922)은 각각 매트릭스 형상으로 배치된 복수의 직사각형 렌즈를 구비하고 있다. 광원 장치(920)로부터 출사된 광속은 제 1 렌즈판(921)의 직사각형 렌즈에 의해서 복수의 부분 광속으로 분할된다. 그리고, 이들 부분 광속은 제 2 렌즈판(922)의 직사각형 렌즈에 의해서 3개의 광 밸브(925R, 925G, 925B) 부근에서 중첩된다. 따라서, 균일 조명 광학계(923)를 이용하는 것에 의해, 광원 장치(920)가 출사 광속의단면내에서 불균일한 조도 분포를 갖고 있는 경우라도, 3개의 광 밸브(925R, 925G, 925B)를 균일한 조명광으로 조명하는 것이 가능해진다.
각 색 분리 광학계(924)는, 청록 반사 다이클로익 미러(941)와, 녹색 반사 다이클로익 미러(942)와, 반사 미러(943)로 구성된다. 우선, 청록 반사 다이클로익 미러(941)에 있어서, 광속 W에 포함되어 있는 청색 광속 B 및 녹색 광속 G가 직각으로 반사되어, 녹색 반사 다이클로익 미러(942)측으로 향한다. 한편, 적색 광속 R은, 청록 반사 다이클로익 미러(941)를 통과하여 후방의 반사 미러(943)에서 직각으로 반사되어, 적색 광속 R의 출사부(944)로부터 색 합성 광학계측으로 출사된다.
다음에, 청록 반사 다이클로익 미러(941)에 의해 반사된 청색 광속 B, 녹색 광속 G중, 녹색 광속 G만이 녹색 반사 다이클로익 미러(942)에 있어서 직각으로 반사되어, 녹색 광속 G의 출사부(945)로부터 색 합성 광학계측으로 출사된다. 또한, 녹색 반사 다이클로익 미러(942)를 통과한 청색 광속 B는 청색 광속 B의 출사부(946)로부터 도광계(927)측으로 출사된다. 본 예에서는, 균일 조명 광학 소자의 광속 W의 출사부로부터, 색 분리 광학계(924)에 있어서의 각 색 광속의 출사부(944, 945, 946)까지의 거리가 서로 거의 동등하게 되도록 설정되어 있다.
색 분리 광학계(924)에 의한 적색 광속 R의 출사부(944)의 출사측 및 녹색 광속 G의 출사부(945)의 출사측에는 각각 집광 렌즈(951, 952)가 배치되어 있다. 따라서, 각 출사부로부터 출사된 적색 광속 R, 녹색 광속 G는 이들 집광 렌즈(951, 952)에 각각 입사하여 평행화된다.
이와 같이 평행화된 적색 광속 R, 녹색 광속 G는 광 밸브(925R, 925G)에 입사하여 변조되어, 각 색광(色光)에 대응한 화상 정보가 부가된다. 즉, 이들 액정 장치는 도시하지 않는 구동 수단에 의해서 화상 정보에 따라 스위칭 제어되고, 이것에 의해 이 곳을 통과하는 각 색광의 변조가 행하여진다.
한편, 청색 광속 B는 도광계(927)를 거쳐서 대응하는 광 밸브(925B)로 유도되고, 여기에서 마찬가지로 화상 정보에 따라 변조가 실시된다. 또한, 본 예의 광 밸브(925R, 925G, 925B)는 각각 입사측 편광 수단(960R, 960, 960B)과, 출사측 편광 수단(961R, 961G, 961B)과, 이들 사이에 배치된 액정 장치(962R, 962G, 962B)로 이루어지는 것이다.
그런데, 도광계(927)는, 청색 광속 B의 출사부(946)의 출사측에 배치된 집광 렌즈(954)와, 입사측 반사 미러(971)와, 출사측 반사 미러(972)와, 이들 반사 미러 사이에 배치한 중간 렌즈(973)와, 광 밸브(925B)의 앞측에 배치한 집광 렌즈(953)로 구성되어 있다. 출사부(946)로부터 출사된 청색 광속 B는 도광계(927)를 거쳐서 액정 장치(962B)로 유도되어 변조된다. 각 색 광속의 광로 길이, 즉 광속 W의 출사부로부터 각 액정 장치(962R, 962G, 962B)까지의 거리는 청색 광속 B가 가장 길어지고, 따라서 청색 광속의 광량 손실이 가장 많아진다. 그러나, 도광계(927)를 개재시키는 것에 의해, 광량 손실을 억제할 수 있다.
각 광 밸브(925R, 925G, 925B)를 통해서 변조된 각 색 광속 R, G, B는 색 합성 프리즘(910)에 입사되고, 여기서 합성된다. 그리고, 이 색 합성 프리즘(910)에 의해서 합성된 광이 투사 렌즈 유닛(906)을 거쳐서 소정의 위치에 있는투사면(100)의 표면에 확대 투사되게 되어 있다.
본 예에서는, 액정 장치(962R, 962G, 962B)에는 TFT의 하측에 차광층이 마련되어 있기 때문에, 해당 액정 장치(962R, 962G, 962B)로부터의 투사광에 근거하는 액정 프로젝터내의 투사 광학계에 의한 반사광이나, 투사광이 통과할 때의 TFT 어레이 기판의 표면으로부터의 반사광, 다른 액정 장치로부터 출사된 후에 투사 광학계를 투과해 나가는 투사광의 일부 등이 회귀광으로서 TFT 어레이 기판측으로부터 입사되더라도, 화소 전극의 스위칭용 TFT의 채널에 대한 차광을 충분히 실행할 수 있다.
이 때문에, 소형화에 적합한 색 합성 프리즘(910)을 이용하더라도, 각 액정 장치(962R, 962G, 962B)와 해당 색 합성 프리즘(910) 사이에 있어서, 회귀광 방지용 막을 별도로 배치하거나, 편광 수단에 회귀광 방지 처리를 실시하거나 하는 것이 불필요해지기 때문에, 구성을 소형이고 또한 간이화하는 데에 있어서 대단히 유리하다.
또한, 본 예에서는, 회귀광에 의한 TFT의 채널 영역으로의 영향을 억제할 수 있기 때문에, 액정 장치에 직접 회귀광 방지 처리를 실시한 편광 수단(961R, 961G, 961B)을 부착하지 않더라도 무방하다. 그래서, 도 7에 도시되는 바와 같이, 편광 수단을 액정 장치로부터 분리하여 형성하며, 보다 구체적으로는 한쪽의 편광 수단(961R, 961G, 961B)은 색 합성 프리즘(910)에 부착되고, 다른 쪽의 편광 수단(960R, 960G, 960B)은 집광 렌즈(951, 952, 953)에 부착하는 것이 가능하다. 이와 같이, 편광 수단을 색 합성 프리즘(910) 또는 집광 렌즈(951, 952, 953)에 부착하면, 편광 수단의 열이 색 합성 프리즘(910) 또는 집광 렌즈(951, 952, 953)에 흡수되기 때문에, 액정 장치의 온도 상승을 억제하여 그 오동작을 미연에 방지할 수 있다.
또한, 도시를 생략하고 있지만, 액정 장치와 편광 수단을 이격 형성하는 것에 의해, 액정 장치와 편광 수단 사이에는 공기층이 행성될 수 있다. 여기에, 냉각 수단을 마련하여, 액정 장치와 편광 수단 사이에 냉풍(冷風) 등의 송풍을 보내주는 것에 의해, 액정 장치의 온도 상승을 더 억제하여, 액정 장치의 온도 상승에 의한 오동작을 보다 확실히 방지하는 것이 가능해진다.
또, 상술한 설명에 있어서는, 전기 광학 장치를 액정 장치로서 설명했지만, 이것에 한정하는 것이 아니라, 전계 발광(electroluminescence)이나 플라즈마 디스플레이 등의 여러 가지 전기 광학 장치에도 본 발명은 적용 가능하다.
이상 설명한 바와 같이 본 발명에 의하면, 트랜지스터의 광 리크 전류에 의한 표시 품위의 저하를 방지하고, 또한 절연막에 의해 덮어진 단결정 실리콘층으로 이루어지는 트랜지스터가 기판 부유 효과에 의해 소스·드레인 내압이 열화되는 것을 방지하며, 또한 소자의 전기적 특성을 안정·향상시켜, 투과형의 전기 광학 장치에 있어서는 개구율을 확보하는 것이 가능해진다.

Claims (13)

  1. 지지 기판상에 절연막을 거쳐서 반도체층이 형성된 기판상에, 복수의 주사선과, 상기 복수의 주사선에 교차하는 복수의 데이터선과, 상기 각 주사선과 상기 각 데이터선에 접속된 트랜지스터와, 상기 트랜지스터에 접속된 화소 전극을 갖는 전기 광학 장치로서,
    상기 트랜지스터는 완전 공핍형의 채널층인 P형 트랜지스터인 것을 특징으로 하는 전기 광학 장치.
  2. 지지 기판상에 절연막을 거쳐서 반도체층이 형성된 기판상에, 집적된 주변 회로와, 복수의 주사선과, 상기 복수의 주사선에 교차하는 복수의 데이터선과, 상기 각 주사선과 상기 각 데이터선에 접속된 트랜지스터와, 상기 트랜지스터에 접속된 화소 전극을 갖는 전기 광학 장치로서,
    상기 주변 회로는 부분 공핍형의 채널층인 트랜지스터에 의해 구성되고,
    상기 화소 전극에 접속되는 트랜지스터는 완전 공핍형의 채널층인 P형 트랜지스터인 것을 특징으로 하는 전기 광학 장치.
  3. 지지 기판상에 절연막을 거쳐서 반도체층이 형성된 기판상에, 집적된 주변회로와, 복수의 주사선과, 상기 복수의 주사선에 교차하는 복수의 데이터선과, 상기 각 주사선과 상기 각 데이터선에 접속된 트랜지스터와, 상기 트랜지스터에 접속된 화소 전극을 갖는 전기 광학 장치로서,
    상기 주변 회로는 부분 공핍형의 채널층인 트랜지스터와 완전 공핍형의 채널층인 트랜지스터의 혼재에 의해 구성되고,
    상기 화소 전극에 접속되는 트랜지스터는 완전 공핍형의 채널층인 P형 트랜지스터인 것을 특징으로 하는 전기 광학 장치.
  4. 지지 기판상에 절연막을 거쳐서 반도체층이 형성된 기판상에, 집적된 주변 회로와, 복수의 주사선과, 상기 복수의 주사선에 교차하는 복수의 데이터선과, 상기 각 주사선과 상기 각 데이터선에 접속된 트랜지스터와, 상기 트랜지스터에 접속된 화소 전극을 갖는 전기 광학 장치로서,
    상기 주변 회로는 부분 공핍형의 채널층인 N형 트랜지스터와 완전 공핍형의 채널층인 P형 트랜지스터의 혼재에 의해서 구성되고,
    상기 화소 전극에 접속되는 트랜지스터는 완전 공핍형의 채널층인 P형 트랜지스터인 것을 특징으로 하는 전기 광학 장치.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 반도체층은 단결정 실리콘인 것을 특징으로 하는 전기 광학 장치.
  6. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 반도체층은 다결정 실리콘인 것을 특징으로 하는 전기 광학 장치.
  7. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 지지 기판은 투명 기판인 것을 특징으로 하는 전기 광학 장치.
  8. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 지지 기판은 석영 기판인 것을 특징으로 하는 전기 광학 장치.
  9. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 지지 기판은 유리 기판인 것을 특징으로 하는 전기 광학 장치.
  10. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 지지 기판과 상기 반도체층 사이에 차광층을 더 구비하는 것을 특징으로 하는 전기 광학 장치.
  11. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 완전 공핍형의 채널층의 막 두께는 30㎚로부터 100㎚까지의 범위내인 것을 특징으로 하는 전기 광학 장치.
  12. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 기판의 반도체층이 형성되어 이루어지는 한 쪽의 기판의 면과 대향하도록 배치된 다른 쪽의 기판과,
    상기 한 쪽 및 다른 쪽의 기판 사이에 샌드위치되고, 상기 반도체층에 형성된 트랜지스터에 의해 구동되는 액정을 더 구비하는 것을 특징으로 하는 전기 광학 장치.
  13. 광원과,
    상기 광원으로부터 출사되는 광이 입사되어 화상 정보에 대응한 변조를 실시하는 청구항 12에 기재된 전기 광학 장치와,
    상기 전기 광학 장치에 의해 변조된 광을 투사하는 투사 수단
    을 구비하는 것을 특징으로 하는 전자 기기.
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4168635B2 (ja) * 2002-02-05 2008-10-22 セイコーエプソン株式会社 アクティブマトリクス基板、電気光学装置、電子機器
JP2003344824A (ja) * 2002-05-29 2003-12-03 Hitachi Displays Ltd 液晶表示装置
US7396779B2 (en) * 2003-09-24 2008-07-08 Micron Technology, Inc. Electronic apparatus, silicon-on-insulator integrated circuits, and fabrication methods
US7422960B2 (en) 2006-05-17 2008-09-09 Micron Technology, Inc. Method of forming gate arrays on a partial SOI substrate
US7537994B2 (en) * 2006-08-28 2009-05-26 Micron Technology, Inc. Methods of forming semiconductor devices, assemblies and constructions
DE102007040712B4 (de) * 2007-08-23 2014-09-04 Seereal Technologies S.A. Elektronisches Anzeigegerät und Vorrichtung zur Ansteuerung von Pixeln eines Displays
CN103208528B (zh) 2008-04-02 2015-09-30 Nlt科技股份有限公司 半导体器件、半导体器件制造方法、液晶显示装置和电子设备
CN101840899B (zh) * 2009-03-19 2012-05-02 瀚宇彩晶股份有限公司 接地结构
US20130026575A1 (en) * 2011-07-28 2013-01-31 Synopsys, Inc. Threshold adjustment of transistors by controlled s/d underlap
JP2014112580A (ja) * 2012-12-05 2014-06-19 Sony Corp 固体撮像素子および駆動方法
US9263455B2 (en) 2013-07-23 2016-02-16 Micron Technology, Inc. Methods of forming an array of conductive lines and methods of forming an array of recessed access gate lines
KR102124025B1 (ko) * 2013-12-23 2020-06-17 엘지디스플레이 주식회사 유기발광다이오드 표시장치 및 그 제조방법
CN104361853B (zh) * 2014-12-02 2017-02-15 京东方科技集团股份有限公司 移位寄存器单元、移位寄存器、栅极驱动电路和显示装置
KR20220092030A (ko) * 2020-12-24 2022-07-01 엘지디스플레이 주식회사 발광표시패널

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05218434A (ja) * 1992-01-31 1993-08-27 Canon Inc 半導体装置及び液晶表示装置
JPH09293876A (ja) * 1996-04-26 1997-11-11 Canon Inc 半導体素子基板およびその製造法、該基板を用いた半導体装置
JP3383219B2 (ja) * 1998-05-22 2003-03-04 シャープ株式会社 Ｓｏｉ半導体装置及びその製造方法
JP3796973B2 (ja) * 1998-07-28 2006-07-12 セイコーエプソン株式会社 電気光学装置及び投射型表示装置
US6734498B2 (en) * 1998-10-02 2004-05-11 Intel Corporation Insulated channel field effect transistor with an electric field terminal region

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