JPH08194739A - 論理回路の故障シミュレーション方法 - Google Patents
論理回路の故障シミュレーション方法Info
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- JPH08194739A JPH08194739A JP7236561A JP23656195A JPH08194739A JP H08194739 A JPH08194739 A JP H08194739A JP 7236561 A JP7236561 A JP 7236561A JP 23656195 A JP23656195 A JP 23656195A JP H08194739 A JPH08194739 A JP H08194739A
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- fault
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Abstract
(57)【要約】
【課題】 同時に多数の故障シミュレーションを行う論
理回路の故障シミュレーション方法の提供。 【解決手段】 複数のテストデータ（パターン）を用い
て行う論理回路の故障シミュレーションにおいて、回路
の素子および素子間の接続情報として１モデル分のデー
タのみを使用し、ｋ（ｋ≧１）個の素子の演算機構によ
り１つのパターンに対して、最大（ｋ−１）個の故障シ
ミュレーションを実行し、変化した素子の故障の伝播を
前記ｋ個の素子の演算機構に対応した識別番号（仮モデ
ル番号）及び故障識別番号によって行ない、イベントが
起った素子のみシミュレーションの対象とする。
理回路の故障シミュレーション方法の提供。 【解決手段】 複数のテストデータ（パターン）を用い
て行う論理回路の故障シミュレーションにおいて、回路
の素子および素子間の接続情報として１モデル分のデー
タのみを使用し、ｋ（ｋ≧１）個の素子の演算機構によ
り１つのパターンに対して、最大（ｋ−１）個の故障シ
ミュレーションを実行し、変化した素子の故障の伝播を
前記ｋ個の素子の演算機構に対応した識別番号（仮モデ
ル番号）及び故障識別番号によって行ない、イベントが
起った素子のみシミュレーションの対象とする。
Description
【発明の属する技術分野】本発明は、論理回路のシミュ
レーション方法に関する。
レーション方法に関する。
【０００１】
【従来の技術】従来、この種の論理回路のシミュレーシ
ョンを実行する論理シミュレータは、ソフトウェアある
いはハードウェアで実現されるにせよ、１個の被モデル
では１個分のシミュレーションしか実行出来なかった。
（例えば、佐々木他の“ア・ミックスト・レベル・シミ
ュレータ・フォー・ラージ・ディジタル・システム・ロ
ジック・ベルフィケーション（A Mixed Level Blmulate
r for Large Digital System Logic Verification）”
１７th ＤＡ Ｃonf.pp. ６２６−６３３（１９８
０））
ョンを実行する論理シミュレータは、ソフトウェアある
いはハードウェアで実現されるにせよ、１個の被モデル
では１個分のシミュレーションしか実行出来なかった。
（例えば、佐々木他の“ア・ミックスト・レベル・シミ
ュレータ・フォー・ラージ・ディジタル・システム・ロ
ジック・ベルフィケーション（A Mixed Level Blmulate
r for Large Digital System Logic Verification）”
１７th ＤＡ Ｃonf.pp. ６２６−６３３（１９８
０））
【発明が解決しようとする課題】上述した従来の論理シ
ミュレータは、シミュレータ上に１モデル分のデータの
み格納するため、実行時には１モデル分のみの演算しか
行えない。そのため、故障シミュレーションのように、
同一回路に対して多数の故障をシミュレーションしなけ
ればならないものに対しては、極めて多大な時間が掛る
という欠点がある。
ミュレータは、シミュレータ上に１モデル分のデータの
み格納するため、実行時には１モデル分のみの演算しか
行えない。そのため、故障シミュレーションのように、
同一回路に対して多数の故障をシミュレーションしなけ
ればならないものに対しては、極めて多大な時間が掛る
という欠点がある。
【０００２】
【課題を解決するための手段】上記課題を解決するため
に本発明の故障シミュレーション方法は、複数のテスト
データ（パターン）を用いて行う論理回路の故障シミュ
レーションであって、回路の素子および素子間の接続情
報として１モデル分のデータのみを使用し、ｋ（ｋ≧
２）個の素子の演算機構により１つのパターンに対し
て、最大（ｋ−１）個の故障シミュレーションを実行
し、変化した素子の故障の伝播を前記ｋ個の素子の演算
機構に対応した識別番号（仮モデル番号）及び故障識別
番号によって行ない、イベントが起った素子のみシミュ
レーションの対象とする。
に本発明の故障シミュレーション方法は、複数のテスト
データ（パターン）を用いて行う論理回路の故障シミュ
レーションであって、回路の素子および素子間の接続情
報として１モデル分のデータのみを使用し、ｋ（ｋ≧
２）個の素子の演算機構により１つのパターンに対し
て、最大（ｋ−１）個の故障シミュレーションを実行
し、変化した素子の故障の伝播を前記ｋ個の素子の演算
機構に対応した識別番号（仮モデル番号）及び故障識別
番号によって行ない、イベントが起った素子のみシミュ
レーションの対象とする。
【０００３】また、本発明の他の故障シミュレーション
方法において、接続情報を含んだ被モデルをｎ個のサブ
モデルに分割し、ｎ個のサブモデルを同時に実行する。
方法において、接続情報を含んだ被モデルをｎ個のサブ
モデルに分割し、ｎ個のサブモデルを同時に実行する。
【０００４】また、本発明の他の故障シミュレーション
方法において、素子をプライマリー入力からプライマリ
ー出力、あるいはレジスタからレジスタに向ってランク
付し、ランク単位で実行する。
方法において、素子をプライマリー入力からプライマリ
ー出力、あるいはレジスタからレジスタに向ってランク
付し、ランク単位で実行する。
【０００５】
【発明の実施の形態】次に、本発明の実施例について図
面を参照して説明する。
面を参照して説明する。
【０００６】図２を参照すると、本発明のシミュレーシ
ョン方法を説明するために使用される論理回路は、プラ
イマリー入力端子１０、１１、１２及び１３とプライマ
リー出力端子５０、５１とを有し、それらの間に論理回
路を構成する素子２０、３０及び４０が接続されてい
る。プライマリー入力端子１０は信号線６０を介して素
子３０の一方の入力端子に接続され、プライマリー入力
端子１１及び１２はそれぞれ信号線６１及び６２を介し
て素子２０の第１及び第２の入力端子に接続され、プラ
イマリー入力端子１３は信号線６３を介して素子４０の
一方の入力端子に接続されている。素子２０の出力端子
は信号線６４を介して素子３０の他方の入力端子に接続
され、信号線６５を介して素子４０の他方の入力端子に
接続されている。素子３０の出力端子は信号線６６を介
してプライマリー出力端子５０に接続され、素子４０の
出力端子は信号線６７を介してプライマリー出力端子５
１に接続されている。
ョン方法を説明するために使用される論理回路は、プラ
イマリー入力端子１０、１１、１２及び１３とプライマ
リー出力端子５０、５１とを有し、それらの間に論理回
路を構成する素子２０、３０及び４０が接続されてい
る。プライマリー入力端子１０は信号線６０を介して素
子３０の一方の入力端子に接続され、プライマリー入力
端子１１及び１２はそれぞれ信号線６１及び６２を介し
て素子２０の第１及び第２の入力端子に接続され、プラ
イマリー入力端子１３は信号線６３を介して素子４０の
一方の入力端子に接続されている。素子２０の出力端子
は信号線６４を介して素子３０の他方の入力端子に接続
され、信号線６５を介して素子４０の他方の入力端子に
接続されている。素子３０の出力端子は信号線６６を介
してプライマリー出力端子５０に接続され、素子４０の
出力端子は信号線６７を介してプライマリー出力端子５
１に接続されている。
【０００７】図２中の左側の（０）〜（３）（図中では
丸数字で示す）で示されるパターンは、それぞれ本論理
回路をシミュレーションする際に使用されるテスト・デ
ータ（パターン）であり、右側の（０）〜（３）で示さ
れるパターンは、それぞれ本論理回路をシミュレーショ
ンした結果を示す結果データ（パターン）である。
丸数字で示す）で示されるパターンは、それぞれ本論理
回路をシミュレーションする際に使用されるテスト・デ
ータ（パターン）であり、右側の（０）〜（３）で示さ
れるパターンは、それぞれ本論理回路をシミュレーショ
ンした結果を示す結果データ（パターン）である。
【０００８】又、ランクは、図示の如く、プライマリー
入力端子からプライマリー出力端子に向ってふられてい
る。すなわち、プライマリー入力端子１０、１１、１２
及び１３にはランク１が、素子２０にはランク２が、素
子３０及び４０にはランク３が、プライマリー出力端子
５０及び５１にはランク４がふられている。
入力端子からプライマリー出力端子に向ってふられてい
る。すなわち、プライマリー入力端子１０、１１、１２
及び１３にはランク１が、素子２０にはランク２が、素
子３０及び４０にはランク３が、プライマリー出力端子
５０及び５１にはランク４がふられている。
【０００９】図１は本発明によるシミュレーション方法
を説明するための図である。図１において、素子群２１
〜２３、３１〜３３及び４１〜４３は、それぞれ図２の
素子２０、３０及び４０に対応している。素子群２０〜
２３、３０〜３３及び４０〜４３は、シミュレーション
時には素子の演算に対応している。本例では、素子群の
個数ｋは４個となっている（ｋ＝４）が、この個数ｋは
２以上の任意の個数に設定できる。従って、本例では、
図２に示された４つのテスト・パターン（０）〜（３）
を、以下に詳細に述べるように、同時に論理シミュレー
ションすることができる。
を説明するための図である。図１において、素子群２１
〜２３、３１〜３３及び４１〜４３は、それぞれ図２の
素子２０、３０及び４０に対応している。素子群２０〜
２３、３０〜３３及び４０〜４３は、シミュレーション
時には素子の演算に対応している。本例では、素子群の
個数ｋは４個となっている（ｋ＝４）が、この個数ｋは
２以上の任意の個数に設定できる。従って、本例では、
図２に示された４つのテスト・パターン（０）〜（３）
を、以下に詳細に述べるように、同時に論理シミュレー
ションすることができる。
【００１０】次に、本発明によるシミュレーション方法
（図１）で、図２に示された論理回路を、テスト・パタ
ーン（０）〜（３）で論理シミュレーションする場合の
動作について説明する。
（図１）で、図２に示された論理回路を、テスト・パタ
ーン（０）〜（３）で論理シミュレーションする場合の
動作について説明する。
【００１１】ｉ) まず、ランク１のプライマリー入力端
子１０〜１３にテスト・パターン（０）〜（３）が設定
される。
子１０〜１３にテスト・パターン（０）〜（３）が設定
される。
【００１２】ii) これらのテスト・パターン（０）〜
（３）は、信号線６０〜６３を伝って、ランク２および
３の素子の演算機構に伝わる。テスト・パターン（０）
〜（３）は、それぞれ図３に示されるように、素子の演
算機構２０〜２３、３０〜３３、４０〜４３に対応して
伝わる。
（３）は、信号線６０〜６３を伝って、ランク２および
３の素子の演算機構に伝わる。テスト・パターン（０）
〜（３）は、それぞれ図３に示されるように、素子の演
算機構２０〜２３、３０〜３３、４０〜４３に対応して
伝わる。
【００１３】iii) ランク１での論理値伝播が終ると、
ランク２の素子群２０〜２３の演算が行われる。この素
子群２０〜２３の演算は、同時に行われる。ここで、素
子群２０〜２３の出力が前状態に比べて変化しているか
否か、換言すればイベントが発生しているか否かを調べ
る。本例の場合、素子群２０〜２３の初期値を“０”と
すると、素子２０、２２、２３が変化した形になる。従
って、素子２０、２２、２３の出力が、それぞれ次のラ
ンク（ランク３）の素子３０、３２、３３及び４０、４
２、４３に伝播する。伝播時には、対応する識別番号
（仮モデル番号）と論理が伝わる。
ランク２の素子群２０〜２３の演算が行われる。この素
子群２０〜２３の演算は、同時に行われる。ここで、素
子群２０〜２３の出力が前状態に比べて変化しているか
否か、換言すればイベントが発生しているか否かを調べ
る。本例の場合、素子群２０〜２３の初期値を“０”と
すると、素子２０、２２、２３が変化した形になる。従
って、素子２０、２２、２３の出力が、それぞれ次のラ
ンク（ランク３）の素子３０、３２、３３及び４０、４
２、４３に伝播する。伝播時には、対応する識別番号
（仮モデル番号）と論理が伝わる。
【００１４】iv) ランク２での演算が終わると、ランク
３の素子群３０〜３３、４０〜４３の演算が同時に行わ
れ、それらの演算結果がプライマリー出力端子５０、５
１に伝播する。
３の素子群３０〜３３、４０〜４３の演算が同時に行わ
れ、それらの演算結果がプライマリー出力端子５０、５
１に伝播する。
【００１５】図３には、各パターンが各ランクで、どの
素子演算機構に対応し、論理シミュレーションされてい
くかの様子が示されている。
素子演算機構に対応し、論理シミュレーションされてい
くかの様子が示されている。
【００１６】この様に、本発明のシミュレーション方法
では、同時に複数個のテスト・パターンを論理シミュレ
ーションすることができる。
では、同時に複数個のテスト・パターンを論理シミュレ
ーションすることができる。
【００１７】図４は図２の素子入力に定義された０、１
−縮退故障を示している。ｆ1 、ｆ2 は、それぞれ素子
２０の第１の入力端子に定義された０−縮退故障、１−
縮退故障を示し、ｆ3 は素子２０の第２の入力端子に定
義された１−縮退故障を示す。同様に、ｆ4 、ｆ5 は、
それぞれの素子３０の一方の入力端子に定義された０−
縮退故障、１−縮退故障を示し、ｆ6 は素子３０の他方
に定義された１−縮退故障を示す。更に、ｆ8 は素子４
０の一方の入力端子に定義された０−縮退故障を示し、
ｆ7 、ｆ9 は、それぞれ素子４０の他方の入力端子に定
義された０−縮退故障、１−縮退故障を示す。
−縮退故障を示している。ｆ1 、ｆ2 は、それぞれ素子
２０の第１の入力端子に定義された０−縮退故障、１−
縮退故障を示し、ｆ3 は素子２０の第２の入力端子に定
義された１−縮退故障を示す。同様に、ｆ4 、ｆ5 は、
それぞれの素子３０の一方の入力端子に定義された０−
縮退故障、１−縮退故障を示し、ｆ6 は素子３０の他方
に定義された１−縮退故障を示す。更に、ｆ8 は素子４
０の一方の入力端子に定義された０−縮退故障を示し、
ｆ7 、ｆ9 は、それぞれ素子４０の他方の入力端子に定
義された０−縮退故障、１−縮退故障を示す。
【００１８】図５は図４のテスト・パターン（０）に対
して、ランク２の素子２０の入力での故障ｆ1 、ｆ2 、
ｆ3 がシミュレーションされる例を示している。
して、ランク２の素子２０の入力での故障ｆ1 、ｆ2 、
ｆ3 がシミュレーションされる例を示している。
【００１９】ｉ) ランク１の入力端子に設定されたテス
ト・パターン（０）は、ランク２および３の素子の演算
機構に伝わる。
ト・パターン（０）は、ランク２および３の素子の演算
機構に伝わる。
【００２０】ii) ランク２の素子２０は正論理シミュレ
ーションに使用され、素子２１、２２及び２３には、そ
れぞれ０−縮退故障ｆ1 、１−縮退故障ｆ2 及び１−縮
退故障ｆ3 が設定されている。
ーションに使用され、素子２１、２２及び２３には、そ
れぞれ０−縮退故障ｆ1 、１−縮退故障ｆ2 及び１−縮
退故障ｆ3 が設定されている。
【００２１】iii) 故障設定されると、ランク２の素子
２０〜２３は同時シミュレーションされる。素子２０の
正論理シミュレーションの値と異なる素子は、素子２１
のみであるから、この０−縮退故障ｆ1 が次のランク
（ランク３）の素子３１、４１に伝わる。伝播時には、
対応した識別番号（仮モデル番号）と故障識別番号（本
例では、１番目のモデルで、０−縮退故障ｆ1 ）が伝わ
る。
２０〜２３は同時シミュレーションされる。素子２０の
正論理シミュレーションの値と異なる素子は、素子２１
のみであるから、この０−縮退故障ｆ1 が次のランク
（ランク３）の素子３１、４１に伝わる。伝播時には、
対応した識別番号（仮モデル番号）と故障識別番号（本
例では、１番目のモデルで、０−縮退故障ｆ1 ）が伝わ
る。
【００２２】iv) 次に、ランク３で、正論理シミュレー
ションと伝播した０−縮退故障ｆ1 のシミュレーション
が同時に実行され、結果が比較される。その結果、素子
３１の出力のみ正論理の値と異なるので、０−縮退故障
ｆ1 は、プライマリー出力端子５０まで伝播し、故障検
出されたことになる。
ションと伝播した０−縮退故障ｆ1 のシミュレーション
が同時に実行され、結果が比較される。その結果、素子
３１の出力のみ正論理の値と異なるので、０−縮退故障
ｆ1 は、プライマリー出力端子５０まで伝播し、故障検
出されたことになる。
【００２３】図６には、同様に、図４のテスト・パター
ン（０）に対して、ランク３の素子３０の入力での故障
ｆ4 、ｆ5 、ｆ6をシミュレーションする例が示されて
いる。この例では、１−縮退故障ｆ6 が検出される。
ン（０）に対して、ランク３の素子３０の入力での故障
ｆ4 、ｆ5 、ｆ6をシミュレーションする例が示されて
いる。この例では、１−縮退故障ｆ6 が検出される。
【００２４】以上のように、本発明によれば、複数の故
障（一般には、（ｋ−１）個の故障、本例では３個の故
障）を同時にシミュレーションすることができる。
障（一般には、（ｋ−１）個の故障、本例では３個の故
障）を同時にシミュレーションすることができる。
【００２５】上記実施例において、複数のパターンを論
理シミュレーションする例を示したが、ここで示した方
法は実際には例えばハードウェア化して実現することは
容易である。例えば、論理シミュレータとして実現する
場合を考えてみると、基本的に図１のランク２の素子２
０、２１、２２、２３を実行できる機構を持っていれ
ば、他の素子群も同様にシミュレーションできる。従っ
て、一構成例として、１モデル分の素子および素子間の
接続情報を格納する接続情報格納手段と、前記各素子の
状態を保持するメモリと、論理シミュレーションを実行
する複数の演算手段と、この複数の演算手段の内どの演
算手段で論理シュミレーションを実行するのかを識別す
るための識別番号と前記接続情報格納手段に格納される
各素子に対応するパターンとを対にして格納するパター
ン格納手段と、前記演算手段の結果を格納するレジスタ
と、このレジスタの出力と前記メモリの出力とから各素
子の状態が変化したかどうかを比較する比較手段と、状
態が変化した素子についてその識別番号と前記レジスタ
に格納されている結果とを前記メモリに格納する状態更
新手段とを備えて、前記複数の演算手段の各々は前記パ
ターン格納手段から順次パターンを受け取って、このパ
ターンと対になる前記識別番号が識別する前記演算手段
が論理シュミレーションを実行するようにすれば、論理
回路を入力側から出力側へ向かって、複数のパターンを
１モデル分の素子および素子間接続情報を用いて、順次
シミュレーションしていくことが可能である。
理シミュレーションする例を示したが、ここで示した方
法は実際には例えばハードウェア化して実現することは
容易である。例えば、論理シミュレータとして実現する
場合を考えてみると、基本的に図１のランク２の素子２
０、２１、２２、２３を実行できる機構を持っていれ
ば、他の素子群も同様にシミュレーションできる。従っ
て、一構成例として、１モデル分の素子および素子間の
接続情報を格納する接続情報格納手段と、前記各素子の
状態を保持するメモリと、論理シミュレーションを実行
する複数の演算手段と、この複数の演算手段の内どの演
算手段で論理シュミレーションを実行するのかを識別す
るための識別番号と前記接続情報格納手段に格納される
各素子に対応するパターンとを対にして格納するパター
ン格納手段と、前記演算手段の結果を格納するレジスタ
と、このレジスタの出力と前記メモリの出力とから各素
子の状態が変化したかどうかを比較する比較手段と、状
態が変化した素子についてその識別番号と前記レジスタ
に格納されている結果とを前記メモリに格納する状態更
新手段とを備えて、前記複数の演算手段の各々は前記パ
ターン格納手段から順次パターンを受け取って、このパ
ターンと対になる前記識別番号が識別する前記演算手段
が論理シュミレーションを実行するようにすれば、論理
回路を入力側から出力側へ向かって、複数のパターンを
１モデル分の素子および素子間接続情報を用いて、順次
シミュレーションしていくことが可能である。
【００２６】本実施例では、規模の小さい論理回路に適
用した例を示したが、大規模な論理回路に対しては、回
路をｎ個のサブモデルに分割して、ランクの等しいサブ
モデル内の素子を同時にシミュレーションすれば、処理
速度は更に速くなる。この様な分割による割付は、演算
機構をハードウェア化して実行する場合、特に有効であ
る。
用した例を示したが、大規模な論理回路に対しては、回
路をｎ個のサブモデルに分割して、ランクの等しいサブ
モデル内の素子を同時にシミュレーションすれば、処理
速度は更に速くなる。この様な分割による割付は、演算
機構をハードウェア化して実行する場合、特に有効であ
る。
【００２７】
【発明の効果】以上説明したように本発明は、ｋ（ｋ≧
１）個の演算機構を有することにより、論理シミュレー
ション時にはｋ個のテスト・パターンを同時にシミュレ
ーションでき、故障シミュレーション時には（ｋ−１）
個の故障を同時にシミュレーションできるという効果が
ある。
１）個の演算機構を有することにより、論理シミュレー
ション時にはｋ個のテスト・パターンを同時にシミュレ
ーションでき、故障シミュレーション時には（ｋ−１）
個の故障を同時にシミュレーションできるという効果が
ある。
【図面の簡単な説明】
【図１】本発明によるシミュレーション方法を説明する
ための図である。
ための図である。
【図２】本発明のシミュレーション方法を説明するため
に使用される論理回路を示す回路図である。
に使用される論理回路を示す回路図である。
【図３】第１図の回路を用いて、複数のテスト・パター
ンに対する複数のモデルの演算過程を示す図である。
ンに対する複数のモデルの演算過程を示す図である。
【図４】第２図に示された論理回路の素子入力に定義さ
れた故障を示す図である。
れた故障を示す図である。
【図５】第４図の回路を用いて、テスト・パターン
（０）に対するランク２の素子の入力での故障ｆ1 、ｆ
2 、ｆ3 をシミュレーションする例を示す図である。
（０）に対するランク２の素子の入力での故障ｆ1 、ｆ
2 、ｆ3 をシミュレーションする例を示す図である。
【図６】第４図の回路を用いて、テスト・パターン
（０）に対するランク３の素子の入力での故障ｆ4 、ｆ
5 、ｆ6 をシミュレーションする例を示す図である。
（０）に対するランク３の素子の入力での故障ｆ4 、ｆ
5 、ｆ6 をシミュレーションする例を示す図である。
１０〜１３ プライマリー入力 ２０〜２３、３０〜３３、４０〜４３ 素子 ５０、５１ プライマリー出力端子 ６０〜６７ 素子間の信号線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/00 Ｄ
Claims (3)
- 【請求項１】 複数のテストデータ（パターン）を用い
て行う論理回路の故障シミュレーションにおいて、回路
の素子および素子間の接続情報として１モデル分のデー
タのみを使用し、ｋ（ｋ≧１）個の素子の演算機構によ
り１つのパターンに対して、最大（ｋ−１）個の故障シ
ミュレーションを実行し、変化した素子の故障の伝播を
前記ｋ個の素子の演算機構に対応した識別番号（仮モデ
ル番号）及び故障識別番号によって行ない、イベントが
起った素子のみシミュレーションの対象とする論理回路
の故障シミュレーション方法。 - 【請求項２】 接続情報を含んだ被モデルをｎ個のサブ
モデルに分割し、ｎ個のサブモデルを同時に実行する特
許請求の範囲第１項に記載の論理回路の故障シミュレー
ション方法。 - 【請求項３】 素子をプライマリー入力からプライマリ
ー出力、あるいはレジスタからレジスタに向ってランク
付し、ランク単位で実行する特許請求の範囲第１項又は
第２項に記載の論理回路の故障シミュレーション方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7236561A JP2972558B2 (ja) | 1995-09-14 | 1995-09-14 | 論理回路の故障シミュレーション方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7236561A JP2972558B2 (ja) | 1995-09-14 | 1995-09-14 | 論理回路の故障シミュレーション方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62269350A Division JPH0827743B2 (ja) | 1987-10-27 | 1987-10-27 | 論理回路のシミュレーション方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08194739A true JPH08194739A (ja) | 1996-07-30 |
| JP2972558B2 JP2972558B2 (ja) | 1999-11-08 |
Family
ID=17002470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7236561A Expired - Fee Related JP2972558B2 (ja) | 1995-09-14 | 1995-09-14 | 論理回路の故障シミュレーション方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2972558B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60161571A (ja) * | 1984-02-01 | 1985-08-23 | Hitachi Ltd | 故障シミュレーション方法 |
| JPS62159246A (ja) * | 1986-01-08 | 1987-07-15 | Hitachi Ltd | 故障シミユレ−シヨン方式 |
-
1995
- 1995-09-14 JP JP7236561A patent/JP2972558B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60161571A (ja) * | 1984-02-01 | 1985-08-23 | Hitachi Ltd | 故障シミュレーション方法 |
| JPS62159246A (ja) * | 1986-01-08 | 1987-07-15 | Hitachi Ltd | 故障シミユレ−シヨン方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2972558B2 (ja) | 1999-11-08 |
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