JPH0827743B2 - 論理回路のシミュレーション方法 - Google Patents
論理回路のシミュレーション方法Info
- Publication number
- JPH0827743B2 JPH0827743B2 JP62269350A JP26935087A JPH0827743B2 JP H0827743 B2 JPH0827743 B2 JP H0827743B2 JP 62269350 A JP62269350 A JP 62269350A JP 26935087 A JP26935087 A JP 26935087A JP H0827743 B2 JPH0827743 B2 JP H0827743B2
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- JP
- Japan
- Prior art keywords
- elements
- logic circuit
- rank
- logic
- simulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は，論理回路のシミュレーション方法に関す
る。
る。
従来，この種の論理回路のシミュレーションを実行す
る論理シミュレータは，ソフトウェアあるいはハードウ
ェアで実現されるにせよ,1個の被モデルでは１個分のシ
ミュレーションしか実行出来なかった。（例えば，佐々
木他の“ア・ミックスト・レベル・シミュレータ・フォ
ー・ラージ・ディジタル・システム・ロジック・ベルフ
ィケーション（A Mixed Level Simulater for Large Di
gital System Logic Verification）"17th DA Conf.pp.
626−633（1980）） 〔発明が解決しようとする問題点〕 上述した従来の論理シミュレータは，シミュレータ上
に１モデル分のデータのみ格納するため，実行時には１
モデル分のみの演算しか行なえない。そのため，故障シ
ミュレーションのように，同一回路に対して多数の故障
をシミュレーションしなければならないものに対して
は，極めて多大な時間が掛るという欠点がある。
る論理シミュレータは，ソフトウェアあるいはハードウ
ェアで実現されるにせよ,1個の被モデルでは１個分のシ
ミュレーションしか実行出来なかった。（例えば，佐々
木他の“ア・ミックスト・レベル・シミュレータ・フォ
ー・ラージ・ディジタル・システム・ロジック・ベルフ
ィケーション（A Mixed Level Simulater for Large Di
gital System Logic Verification）"17th DA Conf.pp.
626−633（1980）） 〔発明が解決しようとする問題点〕 上述した従来の論理シミュレータは，シミュレータ上
に１モデル分のデータのみ格納するため，実行時には１
モデル分のみの演算しか行なえない。そのため，故障シ
ミュレーションのように，同一回路に対して多数の故障
をシミュレーションしなければならないものに対して
は，極めて多大な時間が掛るという欠点がある。
本発明による論理回路のシミュレーション方法は、複
数のテストデータ（パターン）を用いて行う論理回路の
論理シミュレーションであって、回路の素子、素子間の
接続情報および素子の初期値として１モデル分のデータ
のみを使用し、ｋ（ｋ≧１）個の素子の演算機構により
同時に最大ｋ個の異なる複数パターンに対する論理シミ
ュレーションを実行し、初期値と比較し変化した素子の
論理の伝播を前記ｋ個の素子の演算機構に対応した識別
番号（仮モデル番号）及び論理値によって行ない、イベ
ントが起った素子のみシミュレーションの対象とする。
数のテストデータ（パターン）を用いて行う論理回路の
論理シミュレーションであって、回路の素子、素子間の
接続情報および素子の初期値として１モデル分のデータ
のみを使用し、ｋ（ｋ≧１）個の素子の演算機構により
同時に最大ｋ個の異なる複数パターンに対する論理シミ
ュレーションを実行し、初期値と比較し変化した素子の
論理の伝播を前記ｋ個の素子の演算機構に対応した識別
番号（仮モデル番号）及び論理値によって行ない、イベ
ントが起った素子のみシミュレーションの対象とする。
また、本発明では、接続情報を含んだ被モデルをｎ個
のサブモデルに分割し、ｎ個のサブモデルを同時に実行
する。
のサブモデルに分割し、ｎ個のサブモデルを同時に実行
する。
さらに、本発明では、素子をプライマリー入力からプ
ライマリー出力、あるいはレジスタからレジスタに向っ
てランク付し、ランク単位で実行する。
ライマリー出力、あるいはレジスタからレジスタに向っ
てランク付し、ランク単位で実行する。
次に，本発明の実施例について図面を参照して説明す
る。
る。
第２図を参照すると，本発明のシミュレーション方法
を説明するために使用される論理回路は，プライマリー
入力端子10,11,12及び13とプライマリー出力端子50,51
とを有し，それらの間に論理回路を構成する素子20,30
及び40が接続されている。プライマリー入力端子10は信
号線60を介して素子30の一方の入力端子に接続され，プ
ライマリー入力端子11及び12はそれぞれ信号線61及び62
を介して素子20の第１及び第２の入力端子に接続され，
プライマリー入力端子13は信号線63を介して素子40の一
方の入力端子に接続されている。素子20の出力端子は信
号線64を介して素子30の他方の入力端子に接続され，信
号線65を介して素子40の他方の入力端子に接続されてい
る。素子30の出力端子は信号線66を介してプライマリー
出力端子50に接続され，素子40の出力端子は信号線67を
介してプライマリー出力端子51に接続されている。
を説明するために使用される論理回路は，プライマリー
入力端子10,11,12及び13とプライマリー出力端子50,51
とを有し，それらの間に論理回路を構成する素子20,30
及び40が接続されている。プライマリー入力端子10は信
号線60を介して素子30の一方の入力端子に接続され，プ
ライマリー入力端子11及び12はそれぞれ信号線61及び62
を介して素子20の第１及び第２の入力端子に接続され，
プライマリー入力端子13は信号線63を介して素子40の一
方の入力端子に接続されている。素子20の出力端子は信
号線64を介して素子30の他方の入力端子に接続され，信
号線65を介して素子40の他方の入力端子に接続されてい
る。素子30の出力端子は信号線66を介してプライマリー
出力端子50に接続され，素子40の出力端子は信号線67を
介してプライマリー出力端子51に接続されている。
第２図中の左側の〜で示されるパターンは，それ
ぞれ本論理回路をシミュレーションする際に使用される
テスト・データ（パターン）であり，右側の〜で示
されるパターンは，それぞれ本論理回路をシミュレーシ
ョンした結果を示す結果データ（パターン）である。
ぞれ本論理回路をシミュレーションする際に使用される
テスト・データ（パターン）であり，右側の〜で示
されるパターンは，それぞれ本論理回路をシミュレーシ
ョンした結果を示す結果データ（パターン）である。
又，ランクは，図示の如く，プライマリー入力端子か
らプライマリー出力端子に向ってふられている。すなわ
ち，プライマリー入力端子10,11,12及び13にはランク１
が，素子20にはランク２が，素子30及び40にはランク３
が，プライマリー出力端子50及び51にはランク４がふら
れている。
らプライマリー出力端子に向ってふられている。すなわ
ち，プライマリー入力端子10,11,12及び13にはランク１
が，素子20にはランク２が，素子30及び40にはランク３
が，プライマリー出力端子50及び51にはランク４がふら
れている。
第１図は本発明によるシミュレーション方法を説明す
るための図である。第１図において，素子群21〜23,31
〜33及び41〜43は，それぞれ第２図の素子20,30及び40
に対応している。素子群20〜23,30〜33及び40〜43は，
シミュレーション時には素子の演算に対応している。本
例では，素子群の個数ｋは４個となっている（ｋ＝４）
が，この個数ｋは２以上の任意の個数に設定できる。従
って，本例では，第２図に示された４つのテスト・パタ
ーン〜を，以下に詳細に述べるように，同時に論理
シミュレーションすることができる。
るための図である。第１図において，素子群21〜23,31
〜33及び41〜43は，それぞれ第２図の素子20,30及び40
に対応している。素子群20〜23,30〜33及び40〜43は，
シミュレーション時には素子の演算に対応している。本
例では，素子群の個数ｋは４個となっている（ｋ＝４）
が，この個数ｋは２以上の任意の個数に設定できる。従
って，本例では，第２図に示された４つのテスト・パタ
ーン〜を，以下に詳細に述べるように，同時に論理
シミュレーションすることができる。
次に，本発明によるシミュレーション方法（第１図）
で，第２図に示された論理回路を，テスト・パターン
〜で論理シミュレーションする場合の動作について説
明する。
で，第２図に示された論理回路を，テスト・パターン
〜で論理シミュレーションする場合の動作について説
明する。
ｉ）まず，ランク１のプライマリー入力端子10〜13にテ
スト・パターン〜が設定される。
スト・パターン〜が設定される。
ii）これらテスト・パターン〜は，信号線60〜63を
伝って，ランク２および３の素子の演算機構に伝わる。
テスト・パターン〜は，それぞれ第３図に示される
ように，素子の演算機構20〜23,30〜33,40〜43に対応し
て伝わる。
伝って，ランク２および３の素子の演算機構に伝わる。
テスト・パターン〜は，それぞれ第３図に示される
ように，素子の演算機構20〜23,30〜33,40〜43に対応し
て伝わる。
iii）ランク１での論理値伝播が終ると，ランク２の素
子群20〜23の演算が行われる。この素子群20〜23の演算
は，同時に行われる。ここで，素子群20〜23の出力が前
状態に比べて変化しているか否か，換言すればイベント
が発生しているか否かを調べる。本例の場合，素子群20
〜23の初期値を“0"とすると，素子20,22,23が変化した
形になる。従って，素子20,22,23の出力が，それぞれ次
のランク（ランク３）の素子30,32,33及び40,42,43に伝
播する。伝播時には，対応する識別番号（仮モデル番
号）と論理が伝わる。
子群20〜23の演算が行われる。この素子群20〜23の演算
は，同時に行われる。ここで，素子群20〜23の出力が前
状態に比べて変化しているか否か，換言すればイベント
が発生しているか否かを調べる。本例の場合，素子群20
〜23の初期値を“0"とすると，素子20,22,23が変化した
形になる。従って，素子20,22,23の出力が，それぞれ次
のランク（ランク３）の素子30,32,33及び40,42,43に伝
播する。伝播時には，対応する識別番号（仮モデル番
号）と論理が伝わる。
iv）ランク２での演算が終わると，ランク３の素子群30
〜33,40〜43の演算が同時に行われ，それらの演算結果
がプライマリー出力端子50,51に伝播する。
〜33,40〜43の演算が同時に行われ，それらの演算結果
がプライマリー出力端子50,51に伝播する。
第３図には，各パターンが各ランクで，どの素子演算
機構に対応し，論理シミュレーションされていくかの様
子が示されている。
機構に対応し，論理シミュレーションされていくかの様
子が示されている。
この様に，本発明のシミュレーション方法では，同時
に複数個のテスト・パターンを論理シミュレーションす
ることができる。
に複数個のテスト・パターンを論理シミュレーションす
ることができる。
第４図は第２図の素子入力に定義された0,1−縮退故
障を示している。f1,f2は，それぞれ素子20の第１の入
力端子に定義された０−縮退故障,1−縮退故障を示し，
f3は素子20の第２の入力端子に定義された１−縮退故障
を示す。同様に，f4,f5は，それぞれ素子30の一方の入
力端子に定義された０−縮退故障,1−縮退故障を示し，
f6は素子30の他方に定義された１−縮退故障を示す。更
に，f8は素子40の一方の入力端子に定義された０−縮退
故障を示し，f7,f9は，それぞれ素子40の他方の入力端
子に定義された０−縮退故障,1−縮退故障を示す。
障を示している。f1,f2は，それぞれ素子20の第１の入
力端子に定義された０−縮退故障,1−縮退故障を示し，
f3は素子20の第２の入力端子に定義された１−縮退故障
を示す。同様に，f4,f5は，それぞれ素子30の一方の入
力端子に定義された０−縮退故障,1−縮退故障を示し，
f6は素子30の他方に定義された１−縮退故障を示す。更
に，f8は素子40の一方の入力端子に定義された０−縮退
故障を示し，f7,f9は，それぞれ素子40の他方の入力端
子に定義された０−縮退故障,1−縮退故障を示す。
第５図は第４図のテスト・パターンに対して，ラン
ク２の素子20の入力での故障f1,f2,f3がシミュレーショ
ンされる例を示している。
ク２の素子20の入力での故障f1,f2,f3がシミュレーショ
ンされる例を示している。
ｉ）ランク１の入力端子に設定されたテスト・パターン
は，ランク２および３の素子の演算機構に伝わる。
は，ランク２および３の素子の演算機構に伝わる。
ii）ランク２の素子20は正論理シミュレーションに使用
され，素子21,22及び23には，それぞれ０−縮退故障f1,
1−縮退故障f2及び１−縮退故障f3が設定される。
され，素子21,22及び23には，それぞれ０−縮退故障f1,
1−縮退故障f2及び１−縮退故障f3が設定される。
iii）故障設定されると，ランク２の素子20〜23は同時
にシミュレーションされる。素子20の正論理シミュレー
ションの値と異なる素子は，素子21のみであるから，こ
の０−縮退故障f1が次のランク（ランク３）の素子31,4
1に伝わる。伝播時には，対応する対応した識別番号
（仮モデル番号）と故障識別番号（本例では,1番目のモ
デルで,0−縮退故障f1）が伝わる。
にシミュレーションされる。素子20の正論理シミュレー
ションの値と異なる素子は，素子21のみであるから，こ
の０−縮退故障f1が次のランク（ランク３）の素子31,4
1に伝わる。伝播時には，対応する対応した識別番号
（仮モデル番号）と故障識別番号（本例では,1番目のモ
デルで,0−縮退故障f1）が伝わる。
iv）次に，ランク３で，正論理シミュレーションと伝播
した０−縮退故障f1のシミュレーションが同時に実行さ
れ，結果が比較される。その結果，素子31の出力のみ正
論理の値と異なるので,0−縮退故障f1は，プライマリー
出力端子50まで伝播し，故障検出されたことになる。
した０−縮退故障f1のシミュレーションが同時に実行さ
れ，結果が比較される。その結果，素子31の出力のみ正
論理の値と異なるので,0−縮退故障f1は，プライマリー
出力端子50まで伝播し，故障検出されたことになる。
第６図には，同様に，第４図のテスト・パターンに
対して，ランク３の素子30の入力での故障f4,f5,f6をシ
ミュレーションする例が示されている。この例では,1−
縮退故障f6が検出される。
対して，ランク３の素子30の入力での故障f4,f5,f6をシ
ミュレーションする例が示されている。この例では,1−
縮退故障f6が検出される。
以上のように，本発明によれば，複数の故障（一般に
は，（ｋ−１）個の故障，本例では３個の故障）を同時
にシミュレーションすることができる。
は，（ｋ−１）個の故障，本例では３個の故障）を同時
にシミュレーションすることができる。
上記実施例において、複数のパターンを論理シミュレ
ーションする例を示したが、ここで示した方法は実際に
は例えばハードウェア化して実現することは容易であ
る。例えば、論理シミュレータとして実現する場合を考
えてみると、基本的に第１図のランク２の素子20,21,2
2,23を実行できる機構を持っていれば、他の素子群も同
様にシミュレーション出来る。従って、一構成例とし
て、１モデル分の素子及び素子間の接続情報を格納する
接続情報格納手段と、前記各素子の状態を保持するメモ
リと、論理シミュレーションを実行する複数の演算手段
と、この複数の演算手段の内どの演算手段で論理シミュ
レーションを実行するのかを識別するための識別番号と
前記接続情報格納手段に格納される各素子に対応するパ
ターンとを対にして格納するパターン格納手段と、前記
演算手段の結果を格納するレジスタと、このレジスタの
出力と前記メモリの出力とから各素子の状態が変化した
かどうかを比較する比較手段と、状態が変化した素子に
ついてその識別番号と前記レジスタに格納されている結
果とを前記メモリに格納する状態更新手段とを備えて、
前記複数の演算手段の各々は前記パターン格納手段から
順次パターンを受け取って、このパターンと対になる前
記識別番号が識別する前記演算手段が論理シミュレーシ
ョンを実行するようにすれば、論理回路を入力側から出
力側へ向かって、複数のパターンを１モデル分の素子及
び素子間接続情報を用いて、順次シミュレーションして
いくことが可能である。
ーションする例を示したが、ここで示した方法は実際に
は例えばハードウェア化して実現することは容易であ
る。例えば、論理シミュレータとして実現する場合を考
えてみると、基本的に第１図のランク２の素子20,21,2
2,23を実行できる機構を持っていれば、他の素子群も同
様にシミュレーション出来る。従って、一構成例とし
て、１モデル分の素子及び素子間の接続情報を格納する
接続情報格納手段と、前記各素子の状態を保持するメモ
リと、論理シミュレーションを実行する複数の演算手段
と、この複数の演算手段の内どの演算手段で論理シミュ
レーションを実行するのかを識別するための識別番号と
前記接続情報格納手段に格納される各素子に対応するパ
ターンとを対にして格納するパターン格納手段と、前記
演算手段の結果を格納するレジスタと、このレジスタの
出力と前記メモリの出力とから各素子の状態が変化した
かどうかを比較する比較手段と、状態が変化した素子に
ついてその識別番号と前記レジスタに格納されている結
果とを前記メモリに格納する状態更新手段とを備えて、
前記複数の演算手段の各々は前記パターン格納手段から
順次パターンを受け取って、このパターンと対になる前
記識別番号が識別する前記演算手段が論理シミュレーシ
ョンを実行するようにすれば、論理回路を入力側から出
力側へ向かって、複数のパターンを１モデル分の素子及
び素子間接続情報を用いて、順次シミュレーションして
いくことが可能である。
本実施例では，規模の小さい論理回路に適用した例を
示したが，大規模な論理回路に対しては，回路をｎ個の
サブモデルに分割して，ランクの等しいサブモデル内の
素子を同時にシミュレーションすれば，処理速度は更に
速くなる。この様な分割による割付は，演算機構をハー
ドウェア化して実行する場合，特に有効である。
示したが，大規模な論理回路に対しては，回路をｎ個の
サブモデルに分割して，ランクの等しいサブモデル内の
素子を同時にシミュレーションすれば，処理速度は更に
速くなる。この様な分割による割付は，演算機構をハー
ドウェア化して実行する場合，特に有効である。
以上説明したように本発明は,k（ｋ≧２）個の演算機
構を有することにより，論理シミュレーション時にはｋ
個のテスト・パターンを同時にシミュレーションでき，
故障シミュレーション時には（ｋ−１）個の故障を同時
にシミュレーションできるという効果がある。
構を有することにより，論理シミュレーション時にはｋ
個のテスト・パターンを同時にシミュレーションでき，
故障シミュレーション時には（ｋ−１）個の故障を同時
にシミュレーションできるという効果がある。
第１図は本発明によるシミュレーション方法を説明する
ための図，第２図は本発明のシミュレーション方法を説
明するために使用される論理回路を示す回路図，第３図
は第１図の回路を用いて，複数のテスト・パターンに対
する複数のモデルの演算過程を示す図，第４図は第２図
に示された論理回路の素子入力に定義された故障を示す
図，第５図は第４図の回路を用いて，テスト・パターン
に対するランク２の素子の入力での故障f1,f2,f3をシ
ミュレーションする例を示す図，第６図は第４図の回路
を用いて，テスト・パターンに対するランク３の素子
の入力での故障f4,f5,f6をシミュレーションする例を示
す図である。 10〜13…プライマリー入力,20〜23,30〜33,40〜43…素
子,50,51…プライマリー出力端子,60〜67…素子間の信
号線。
ための図，第２図は本発明のシミュレーション方法を説
明するために使用される論理回路を示す回路図，第３図
は第１図の回路を用いて，複数のテスト・パターンに対
する複数のモデルの演算過程を示す図，第４図は第２図
に示された論理回路の素子入力に定義された故障を示す
図，第５図は第４図の回路を用いて，テスト・パターン
に対するランク２の素子の入力での故障f1,f2,f3をシ
ミュレーションする例を示す図，第６図は第４図の回路
を用いて，テスト・パターンに対するランク３の素子
の入力での故障f4,f5,f6をシミュレーションする例を示
す図である。 10〜13…プライマリー入力,20〜23,30〜33,40〜43…素
子,50,51…プライマリー出力端子,60〜67…素子間の信
号線。
フロントページの続き (56)参考文献 特開 昭55−157045（ＪＰ，Ａ) 特開 昭61−105474（ＪＰ，Ａ) 特開 昭60−131479（ＪＰ，Ａ) 特開 昭59−154374（ＪＰ，Ａ) 特開 昭62−182972（ＪＰ，Ａ) 特開 昭61−273640（ＪＰ，Ａ)
Claims (3)
- 【請求項１】複数のテストデータのパターンを用いて行
う論理回路のシミュレーション方法において、シミュレ
ーション対象回路の素子、この素子間の接続情報および
前記素子の初期値からなる１モデル分のデータのみを使
用し、ｋ（ｋ≧１）個の演算機構により同時に最大ｋ個
の異なる複数パターンに対する素子の論理演算を実行
し、前記初期値と比較して論理値が変化した素子につい
てのみその論理値と前記演算機構の識別番号とを次の論
理演算のために前記ｋ個の演算機構に伝えることを特徴
とする論理回路のシミュレーション方法。 - 【請求項２】シミュレーション対象となる前記モデルを
ｎ個のサブモデルに分割し、ｎ個のサブモデルを同時に
実行する特許請求の範囲第１項に記載の論理回路のシミ
ュレーション方法。 - 【請求項３】素子を入力端子から出力端子に向ってラン
ク付けし、ランク単位で実行する特許請求の範囲第１項
又は第２項に記載の論理回路のシミュレーション方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62269350A JPH0827743B2 (ja) | 1987-10-27 | 1987-10-27 | 論理回路のシミュレーション方法 |
| US07/263,217 US4961156A (en) | 1987-10-27 | 1988-10-27 | Simulation capable of simultaneously simulating a logic circuit model in response to a plurality of input logic signals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62269350A JPH0827743B2 (ja) | 1987-10-27 | 1987-10-27 | 論理回路のシミュレーション方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7236561A Division JP2972558B2 (ja) | 1995-09-14 | 1995-09-14 | 論理回路の故障シミュレーション方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01112342A JPH01112342A (ja) | 1989-05-01 |
| JPH0827743B2 true JPH0827743B2 (ja) | 1996-03-21 |
Family
ID=17471153
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62269350A Expired - Lifetime JPH0827743B2 (ja) | 1987-10-27 | 1987-10-27 | 論理回路のシミュレーション方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0827743B2 (ja) |
-
1987
- 1987-10-27 JP JP62269350A patent/JPH0827743B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01112342A (ja) | 1989-05-01 |
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