JPH08195657A - パルス遅延回路 - Google Patents
パルス遅延回路Info
- Publication number
- JPH08195657A JPH08195657A JP7006175A JP617595A JPH08195657A JP H08195657 A JPH08195657 A JP H08195657A JP 7006175 A JP7006175 A JP 7006175A JP 617595 A JP617595 A JP 617595A JP H08195657 A JPH08195657 A JP H08195657A
- Authority
- JP
- Japan
- Prior art keywords
- delay circuit
- variable delay
- variable
- delay amount
- reference clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Tests Of Electronic Circuits (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】
【構成】パルスを所定時間遅延させる情報である遅延量
データ６が入力されたとき、その遅延量のうち基準クロ
ック以上の遅延量を計数するカウンタ５と、基準クロッ
ク未満の遅延量を遅延させる可変遅延回路１１と、可変
遅延回路１２と、可変遅延回路１１の遅延量を使うか否
かの判定をする判定器７と可変遅延回路１１にデータを
与えるレジスタ１６と、遅延量データ６を可変遅延回路
１２に設定するデータに変換して遅延時間を与える分解
能補正メモリ２からなる。 【効果】分解能補正メモリ２のワード数を低減できる。
データ６が入力されたとき、その遅延量のうち基準クロ
ック以上の遅延量を計数するカウンタ５と、基準クロッ
ク未満の遅延量を遅延させる可変遅延回路１１と、可変
遅延回路１２と、可変遅延回路１１の遅延量を使うか否
かの判定をする判定器７と可変遅延回路１１にデータを
与えるレジスタ１６と、遅延量データ６を可変遅延回路
１２に設定するデータに変換して遅延時間を与える分解
能補正メモリ２からなる。 【効果】分解能補正メモリ２のワード数を低減できる。
Description
【０００１】
【産業上の利用分野】本発明は、パルスの遅延回路に係
り、特に、高速に実時間で可変量を変えるパルス遅延回
路に関する。
り、特に、高速に実時間で可変量を変えるパルス遅延回
路に関する。
【０００２】
【従来の技術】従来のパルス可変遅延回路を図３を用い
て説明する。従来は、パルスをどれだけ遅延するかを決
める遅延量データ６の内、基準クロック周期以上を刻む
ためのカウンタ５と、そのカウンタ５からターミナルカ
ウント５１により次の基準クロックを通過させるＡＮＤ
３と、可変量データ６の内、基準クロック周期以下の遅
延量データ６を可変遅延回路９へ設定するデータに変換
する分解能補正メモリ２と、メモリ２からの読み出しデ
ータにより、ＡＮＤ３からのパルスを遅延する可変遅延
回路９から構成されていた。
て説明する。従来は、パルスをどれだけ遅延するかを決
める遅延量データ６の内、基準クロック周期以上を刻む
ためのカウンタ５と、そのカウンタ５からターミナルカ
ウント５１により次の基準クロックを通過させるＡＮＤ
３と、可変量データ６の内、基準クロック周期以下の遅
延量データ６を可変遅延回路９へ設定するデータに変換
する分解能補正メモリ２と、メモリ２からの読み出しデ
ータにより、ＡＮＤ３からのパルスを遅延する可変遅延
回路９から構成されていた。
【０００３】次に、可変遅延回路９と分解能補正メモリ
２の関係について、図４、図５で説明する。ここでは、
遅延量データ６が図４で示す様に２４ビット構成で１ｍ
ｓ，- - -，４ｎｓ，２ｎｓ，１ｎｓ，- -，125ｐｓ，6
2.5psまで62.5ps刻みのバイナリデータで設定する。本
従来例では、１ｍｓ，〜，４ｎｓまでをカウンタ５で計
数し、４ｎｓ未満〜62.5psまでを可変遅延回路で遅延す
る。通常、可変遅延回路９の遅延分解能は、設定分解能
62.5psより細かい分解能で精度の悪いものである。これ
をキャリブレーションを行って、図５に示すような分解
能補正データを取得する。例えば、アドレスＡＤが１の
時は６２．５psの遅延量であるので、可変遅延回路９へ
のデータＤＴは＃５が対応することになる。また、アド
レスＡＤが＃２の時は１２５psの遅延量であり、データ
ＤＴは＃Ｂが対応する。
２の関係について、図４、図５で説明する。ここでは、
遅延量データ６が図４で示す様に２４ビット構成で１ｍ
ｓ，- - -，４ｎｓ，２ｎｓ，１ｎｓ，- -，125ｐｓ，6
2.5psまで62.5ps刻みのバイナリデータで設定する。本
従来例では、１ｍｓ，〜，４ｎｓまでをカウンタ５で計
数し、４ｎｓ未満〜62.5psまでを可変遅延回路で遅延す
る。通常、可変遅延回路９の遅延分解能は、設定分解能
62.5psより細かい分解能で精度の悪いものである。これ
をキャリブレーションを行って、図５に示すような分解
能補正データを取得する。例えば、アドレスＡＤが１の
時は６２．５psの遅延量であるので、可変遅延回路９へ
のデータＤＴは＃５が対応することになる。また、アド
レスＡＤが＃２の時は１２５psの遅延量であり、データ
ＤＴは＃Ｂが対応する。
【０００４】従来この種の回路は、例えば、アイ・イー
・イー、プロシーディングス オブアイ・ティ・シー、
１９８９第５５８頁方第５６６頁（ＩＥＥ、ＰＲＯＣＥ
ＥＤＩＮＧＳ ＯＦ ＩＴＣ １９８９）に述べられて
おり、ＬＳＩテスタのタイミング発生回路として、ＥＣ
Ｌゲートアレイ等の高速素子で実現されていた。しか
し、今後、テスタの小形化、低コスト化を図るために
は、タイミング発生回路のＣＭＯＳ化が最も有力である
と思われる。
・イー、プロシーディングス オブアイ・ティ・シー、
１９８９第５５８頁方第５６６頁（ＩＥＥ、ＰＲＯＣＥ
ＥＤＩＮＧＳ ＯＦ ＩＴＣ １９８９）に述べられて
おり、ＬＳＩテスタのタイミング発生回路として、ＥＣ
Ｌゲートアレイ等の高速素子で実現されていた。しか
し、今後、テスタの小形化、低コスト化を図るために
は、タイミング発生回路のＣＭＯＳ化が最も有力である
と思われる。
【０００５】例えば、図３の可変遅延回路をＥＣＬゲー
トアレイを用いて、基準クロックが２ｎｓ周期（５００
ＭＨｚ）で、可変遅延回路９の最小分解能が６２．５ps
の場合は、２ｎｓ／６２．５psの３２ワードの分解能補
正メモリで実現できる。しかし、図４の遅延回路をＣＭ
ＯＳゲートアレイで構成する場合、ゲートアレイの動作
速度から、基準クロックは２倍以上の周期にすることが
必要となる。例えば、基準クロック４ｎｓのとき、分解
能補正メモリは４ｎｓ／６２．５ｐｓの６４ワードとな
り３２ワードの２倍の容量が必要であり、回路規模が増
大する。
トアレイを用いて、基準クロックが２ｎｓ周期（５００
ＭＨｚ）で、可変遅延回路９の最小分解能が６２．５ps
の場合は、２ｎｓ／６２．５psの３２ワードの分解能補
正メモリで実現できる。しかし、図４の遅延回路をＣＭ
ＯＳゲートアレイで構成する場合、ゲートアレイの動作
速度から、基準クロックは２倍以上の周期にすることが
必要となる。例えば、基準クロック４ｎｓのとき、分解
能補正メモリは４ｎｓ／６２．５ｐｓの６４ワードとな
り３２ワードの２倍の容量が必要であり、回路規模が増
大する。
【０００６】
【発明が解決しようとする課題】上述した様に従来技術
では、基準クロックの周期が大きくなるのに比例して分
解能補正メモリのワード数が増加するため、回路規模が
増大する問題点があった。
では、基準クロックの周期が大きくなるのに比例して分
解能補正メモリのワード数が増加するため、回路規模が
増大する問題点があった。
【０００７】本発明の目的は、基準クロックの周期を大
きくしても分解能補正メモリの増大を抑止できる可変遅
延回路を提供することにある。
きくしても分解能補正メモリの増大を抑止できる可変遅
延回路を提供することにある。
【０００８】
【課題を解決するための手段】上記課題は、パルスを所
定の時間遅延するための遅延量データの内、基準クロッ
ク周期以上の遅延量を刻むカウンタと、基準クロック未
満の遅延量を刻むための実時間で遅延量を変更可能な第
一の可変遅延回路と、同じく基準クロック未満の遅延量
を刻むための固定遅延量を設定可能な第二の可変遅延回
路と、同じく基準クロック未満の遅延量を刻むための第
二の遅延回路を通過させるか否かを選択する選択回路を
用いることで達成できる。
定の時間遅延するための遅延量データの内、基準クロッ
ク周期以上の遅延量を刻むカウンタと、基準クロック未
満の遅延量を刻むための実時間で遅延量を変更可能な第
一の可変遅延回路と、同じく基準クロック未満の遅延量
を刻むための固定遅延量を設定可能な第二の可変遅延回
路と、同じく基準クロック未満の遅延量を刻むための第
二の遅延回路を通過させるか否かを選択する選択回路を
用いることで達成できる。
【０００９】
【作用】本発明では、基準カウンタ未満の遅延量を従来
の様に、一つの可変遅延回路だけで遅延するのではな
く、第一の可変遅延回路で細かい分解能でパルスを遅延
させ、第二の可変遅延回路に設定されている遅延量以上
の時は、第二の可変遅延回路でパルスを遅延させること
で、第一の可変遅延回路の可変幅を少なくできるため、
第一の可変遅延回路へのデータを補正する補正メモリの
容量を低減することができる。
の様に、一つの可変遅延回路だけで遅延するのではな
く、第一の可変遅延回路で細かい分解能でパルスを遅延
させ、第二の可変遅延回路に設定されている遅延量以上
の時は、第二の可変遅延回路でパルスを遅延させること
で、第一の可変遅延回路の可変幅を少なくできるため、
第一の可変遅延回路へのデータを補正する補正メモリの
容量を低減することができる。
【００１０】
【実施例】図１に本発明の第一の実施例を示す。パルス
をどれだけ遅延するかを決める遅延量データ６の内、基
準クロック周期以上を刻むためのカウンタ５と、そのカ
ウンタ５からターミナルカウント５１により次の基準ク
ロックを通過させるＡＮＤ３と、基準クロック周期以下
の遅延量を遅延させる為の判定器７、可変遅延回路１、
及び分解能補正メモリ２から構成する。ここで可変遅延
回路１は、判定器７の出力Ｊ１または，Ｊ２のいずれか
がＨレベルのときＡＮＤ３の出力を通過させるＡＮＤ１
４，１５と可変遅延回路１１と、可変遅延回路１２と、
ＯＲ１３と、可変遅延回路１１へ固定遅延量を設定する
レジスタ８からなる。ここで、判定器７は、図２の示す
ように基準カウンタ周期以下の遅延量データ構成が図４
で示す構成であった場合、入力ＤＩの６ビット目のイン
バート信号を出力Ｊ１に同一論理信号を出力Ｊ２とし、
５〜０ビット目をそのまま通過させるものである。遅延
量データ６の６ビット目がＬレベル時は、ＡＮＤ１４か
ら入力クロック１０１を通過させ、Ｈレベル時は、ＡＮ
Ｄ１５から入力クロック１０１を通過させる。遅延量デ
ータの６ビット目は、２ｎｓの遅延をするかしないかを
決めるビットであり、可変遅延回路１１に２ｎｓの固定
遅延量を持たせておけば、ＡＮＤ１５を通過させたクロ
ックをＯＲ１３の出力で見たときにＡＮＤ１４の経路と
比べて２ｎｓの遅延を得たことになる。この可変遅延回
路１１に２ｎｓを設定するのがレジスタ８である。以上
のように２ｎｓの遅延を実現できるので、可変遅延回路
１２は、２ｎｓ未満の遅延量を刻めばよい。分解能を６
２．５ｐｓとするのであれば、２ｎｓ／６２．５ｐｓの
３２ワード分を分解能補正メモリ２で変換すればよい。
図３を用いて詳細な動作例を説明する。Ａ点を０nsとし
て、遅延量データが１５ｎｓ、基準クロックが４ｎｓ周
期時を例にとる。この場合、１５ｎｓの１２ｎｓ（４ｎ
ｓ×３）は、カウンタ５で計数し、残りの３ｎｓの内、
２ｎｓは可変遅延回路で遅延し、更に残った１ｎｓは、
可変遅延回路１２で遅延する。ここで、遅延されるべき
パルスの経路は、カウンタ５で計数した結果を４発目の
基準クロックをターミナルカウント５１がＨレベル間に
ＡＮＤ３を通過する。このとき、判定器７の出力７０２
がＨレベルなので、ＡＮＤ３を通過したクロックはＡＮ
Ｄ１５を通過し、可変遅延回路１１で２ｎｓ遅延してＯ
Ｒ３を通過する。次に、可変遅延回路１２には、判定器
７の出力ＤＩ（アドレス）により、分解能補正メモリ２
から１ｎｓに相当するデータが読み出されており、ＯＲ
３を通過したパルスは、可変遅延回路１２で１ｎｓ遅延
されて出力される。以上の様に制御することで、可変遅
延回路１２は、基準クロック周期の半分の可変幅を持つ
だけでよい。よって、基準クロックが４ｎｓ周期を用い
た場合にも、分解能補正メモリ２は、半分の２ｎｓ分に
実現できる。
をどれだけ遅延するかを決める遅延量データ６の内、基
準クロック周期以上を刻むためのカウンタ５と、そのカ
ウンタ５からターミナルカウント５１により次の基準ク
ロックを通過させるＡＮＤ３と、基準クロック周期以下
の遅延量を遅延させる為の判定器７、可変遅延回路１、
及び分解能補正メモリ２から構成する。ここで可変遅延
回路１は、判定器７の出力Ｊ１または，Ｊ２のいずれか
がＨレベルのときＡＮＤ３の出力を通過させるＡＮＤ１
４，１５と可変遅延回路１１と、可変遅延回路１２と、
ＯＲ１３と、可変遅延回路１１へ固定遅延量を設定する
レジスタ８からなる。ここで、判定器７は、図２の示す
ように基準カウンタ周期以下の遅延量データ構成が図４
で示す構成であった場合、入力ＤＩの６ビット目のイン
バート信号を出力Ｊ１に同一論理信号を出力Ｊ２とし、
５〜０ビット目をそのまま通過させるものである。遅延
量データ６の６ビット目がＬレベル時は、ＡＮＤ１４か
ら入力クロック１０１を通過させ、Ｈレベル時は、ＡＮ
Ｄ１５から入力クロック１０１を通過させる。遅延量デ
ータの６ビット目は、２ｎｓの遅延をするかしないかを
決めるビットであり、可変遅延回路１１に２ｎｓの固定
遅延量を持たせておけば、ＡＮＤ１５を通過させたクロ
ックをＯＲ１３の出力で見たときにＡＮＤ１４の経路と
比べて２ｎｓの遅延を得たことになる。この可変遅延回
路１１に２ｎｓを設定するのがレジスタ８である。以上
のように２ｎｓの遅延を実現できるので、可変遅延回路
１２は、２ｎｓ未満の遅延量を刻めばよい。分解能を６
２．５ｐｓとするのであれば、２ｎｓ／６２．５ｐｓの
３２ワード分を分解能補正メモリ２で変換すればよい。
図３を用いて詳細な動作例を説明する。Ａ点を０nsとし
て、遅延量データが１５ｎｓ、基準クロックが４ｎｓ周
期時を例にとる。この場合、１５ｎｓの１２ｎｓ（４ｎ
ｓ×３）は、カウンタ５で計数し、残りの３ｎｓの内、
２ｎｓは可変遅延回路で遅延し、更に残った１ｎｓは、
可変遅延回路１２で遅延する。ここで、遅延されるべき
パルスの経路は、カウンタ５で計数した結果を４発目の
基準クロックをターミナルカウント５１がＨレベル間に
ＡＮＤ３を通過する。このとき、判定器７の出力７０２
がＨレベルなので、ＡＮＤ３を通過したクロックはＡＮ
Ｄ１５を通過し、可変遅延回路１１で２ｎｓ遅延してＯ
Ｒ３を通過する。次に、可変遅延回路１２には、判定器
７の出力ＤＩ（アドレス）により、分解能補正メモリ２
から１ｎｓに相当するデータが読み出されており、ＯＲ
３を通過したパルスは、可変遅延回路１２で１ｎｓ遅延
されて出力される。以上の様に制御することで、可変遅
延回路１２は、基準クロック周期の半分の可変幅を持つ
だけでよい。よって、基準クロックが４ｎｓ周期を用い
た場合にも、分解能補正メモリ２は、半分の２ｎｓ分に
実現できる。
【００１１】
【発明の効果】本発明は、分解能を刻む第一の可変遅延
回路と固定の遅延量刻む第二の可変遅延回路と第二の可
変遅延回路を選択した遅延量と選択しない遅延量を制御
する判定器を用いることで、基準クロックの周期が大き
くなった場合でも、分解能補正メモリに容量（ワード
数）を増大を抑止できる。
回路と固定の遅延量刻む第二の可変遅延回路と第二の可
変遅延回路を選択した遅延量と選択しない遅延量を制御
する判定器を用いることで、基準クロックの周期が大き
くなった場合でも、分解能補正メモリに容量（ワード
数）を増大を抑止できる。
【図１】本発明の可変遅延回路図。
【図２】図１の判定器の構成の説明図。
【図３】本発明の動作タイミングチャート。
【図４】従来の遅延回路図。
【図５】遅延量データのビット重み付けを表す説明図。
【図６】分解能補正メモリの格納内容の例を示す説明
図。
図。
１…可変遅延回路、 ２…メモリ、 ３…ＡＮＤ、 ５…カウンタ、 ７…判定器、 ９…可変遅延回路。
Claims (1)
- 【請求項１】ＬＳＩテスタのタイミング発生器におい
て、パルスを所定の時間からどれだけ遅延させるかを示
す遅延量データの基準クロック周期以上を計数するカウ
ンタと、前記カウンタのターミナルカウントで基準クロ
ック１発を通過させる第一のＡＮＤゲートと、基準クロ
ック周期未満の遅延量の内、所定の固定遅延量を遅延す
る第一の可変遅延回路と、前記第一の可変遅延回路の遅
延量の残りの分を遅延する第二の可変遅延回路と、前記
第一の可変遅延回路への設定データを与えるレジスタ
と、前記第二の可変遅延回路への遅延量データを可変遅
延回路の設定データに変換する分解能補正メモリと、前
記第一の可変遅延回路により固定遅延するかしないかを
切り替え器と、前記切り替え器への切り替え信号出力と
分解能補正メモリへのアドレスを出力する判定器とを具
備したことを特徴とするパルス遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7006175A JPH08195657A (ja) | 1995-01-19 | 1995-01-19 | パルス遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7006175A JPH08195657A (ja) | 1995-01-19 | 1995-01-19 | パルス遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08195657A true JPH08195657A (ja) | 1996-07-30 |
Family
ID=11631220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7006175A Pending JPH08195657A (ja) | 1995-01-19 | 1995-01-19 | パルス遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08195657A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001033529A (ja) * | 1999-05-17 | 2001-02-09 | Advantest Corp | 遅延クロック生成装置及び半導体試験装置 |
| JP2002139556A (ja) * | 2000-11-02 | 2002-05-17 | Advantest Corp | 半導体試験装置 |
-
1995
- 1995-01-19 JP JP7006175A patent/JPH08195657A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001033529A (ja) * | 1999-05-17 | 2001-02-09 | Advantest Corp | 遅延クロック生成装置及び半導体試験装置 |
| JP2002139556A (ja) * | 2000-11-02 | 2002-05-17 | Advantest Corp | 半導体試験装置 |
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