JPH08195669A - Ｅｃｌレベル出力回路 - Google Patents

Abstract

(57)【要約】 【目的】本発明は汎用性及び互換性に優れ、かつ安定し
たＥＣＬレベルの出力信号を出力するＥＣＬ出力回路を
低コストで提供することを目的とする。 【構成】ＥＣＬ出力回路は、出力端子Ｔo に終端抵抗Ｒ
ｅを介して終端電源ＶTTを接続し、終端抵抗Ｒｅに流す
出力電流Ｉo に基づいて出力端子Ｔo にＥＣＬレベルの
出力信号Ｄout を出力する。電流制御回路２２は、イン
ピーダンス設定信号Ｖc に基づいてインピーダンスを調
整することにより、ＥＣＬレベルの出力信号Ｄout を生
成する出力電流Ｉo を出力端子Ｔo を介して終端抵抗Ｒ
ｅに流す。インピーダンス設定回路２１は、あらかじめ
設定されたＥＣＬレベルの出力基準電圧に基づいて前記
インピーダンス設定信号Ｖc を生成して、電流制御回路
２２に出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ＥＣＬレベルの論理
信号を出力するＥＣＬレベル出力回路に関するものであ
る。

【０００２】近年の半導体集積回路は、益々高集積化か
つ低消費電力化が要請されている。このような半導体集
積回路を構成するＥＣＬ論理回路は、通常バイポーラト
ランジスタで構成されるが、バイポーラトランジスタで
構成したＥＣＬ論理回路は、消費電力が多い。そこで、
バイポーラトランジスタとＭＯＳトランジスタを混載し
たＢi ＣＭＯＳ構成のＥＣＬ論理回路を構成すると、消
費電力の低減を図ることはできるが、製造プロセスが複
雑化してコストが高くなる。従って、ＭＯＳトランジス
タにより、ＥＣＬレベルの出力信号を安定して出力する
ＥＣＬレベル出力回路が必要となっている。

【０００３】

【従来の技術】従来のＢi ＣＭＯＳ構成のＥＣＬ論理回
路の出力信号を出力するＥＣＬレベル出力回路の一例を
図２３に示す。

【０００４】ＭＯＳトランジスタで構成されるＥＣＬ論
理回路から出力されるＥＣＬレベルの入力信号ＩＮ，バ
ーＩＮは、一対のＮＰＮトランジスタＴr1，Ｔr2のベー
スに入力され、両トランジスタＴr1，Ｔr2のエミッタは
互いに接続されて、電流源１を介して−４．５Ｖの低電
位側電源ＶEEに接続される。

【０００５】前記トランジスタＴr1，Ｔr2のコレクタは
それぞれ抵抗Ｒを介して０Ｖの高電位側電源Ｖccに接続
される。また、前記トランジスタＴr1，Ｔr2のコレクタ
間には温度保証用のダイオードＤが接続される。

【０００６】前記トランジスタＴr2のコレクタは、ＮＰ
Ｎトランジスタで構成される出力トランジスタＴr3のベ
ースに接続され、同トランジスタＴr3のコレクタは電源
Ｖccに接続され、エミッタは出力端子Ｔo に接続され
る。

【０００７】前記出力端子Ｔo は、５０Ωの終端抵抗Ｒ
ｅを介して−２Ｖの終端電源ＶTTに接続される。このよ
うに構成されたＥＣＬレベル出力回路では、入力信号Ｉ
Ｎ，バーＩＮに基づいて出力トランジスタＴr3のエミッ
タ電流が変化し、そのエミッタ電流の変化に基づいて、
出力端子Ｔo から例えば−０．８Ｖ〜−１．８Ｖの範囲
で変化するＥＣＬレベルの出力信号ＯＵＴが出力され
る。

【０００８】しかし、このようなＥＣＬレベル出力回路
を備えたＢi ＣＭＯＳ構成のＥＣＬ論理回路では、製造
プロセスが複雑となって、コストが上昇するという問題
点がある。

【０００９】図２４は、ＭＯＳトランジスタで構成され
たＥＣＬレベル出力回路の従来例を示す。ＭＯＳトラン
ジスタで構成されるＥＣＬ論理回路から出力されるＥＣ
Ｌレベルの入力信号・バーＩＮがＰチャネルＭＯＳトラ
ンジスタＴr4とＮチャネルＭＯＳトランジスタＴr5で構
成されるＣＭＯＳ出力回路の入力端子に入力される。

【００１０】前記トランジスタＴr4のソースには電源Ｖ
ccが供給され、前記トランジスタＴr5のソースは電源Ｖ
EEに接続される。そして、ＣＭＯＳ出力回路の出力端子
Ｔoは、終端抵抗Ｒｅを介して−１．３Ｖの終端電源ＶT
Tに接続される。

【００１１】このように構成されたＥＣＬレベル出力回
路では、入力信号・バーＩＮに基づいてトランジスタＴ
r4がオンされると、出力端子Ｔo に−０．８Ｖの出力信
号ＯＵＴが出力され、トランジスタＴr5がオンされる
と、出力端子Ｔo に−１．８Ｖの出力信号ＯＵＴが出力
されるように、各トランジスタＴr4，Ｔr5のサイズが設
定される。

【００１２】このようなＥＣＬレベル出力回路を備えた
ＥＣＬ論理回路では、Ｂi ＣＭＯＳプロセスを必要とし
ないため、製造コストを低減することができる。しか
し、トランジスタＴr4，Ｔr5のばらつきや周囲温度の変
動に基づいて、同トランジスタＴr4，Ｔr5ののドレイン
電流が変動することにより、出力信号ＯＵＴが変動し易
く、安定したＥＣＬレベルの出力信号ＯＵＴを出力する
ことができないという問題点がある。

【００１３】図２５は、ＭＯＳトランジスタで構成され
たＥＣＬレベル出力回路の従来例を示す。ＭＯＳトラン
ジスタで構成されるＥＣＬ論理回路から出力されるＥＣ
Ｌレベルの入力信号・バーＩＮがＰチャネルＭＯＳトラ
ンジスタＴr6とＮチャネルＭＯＳトランジスタＴr7で構
成されるＣＭＯＳ出力回路の入力端子に入力される。

【００１４】前記トランジスタＴr6のソースにはＥＣＬ
出力レベルの高電位側レベルＶ１、すなわち−０．８Ｖ
が供給され、前記トランジスタＴr7のソースにはＥＣＬ
出力レベルの低電位側レベルＶ２、すなわち−１．８Ｖ
が供給される。そして、ＣＭＯＳ出力回路の出力端子Ｔ
o は、終端抵抗Ｒｅを介して−１．３Ｖの終端電源ＶTT
に接続される。

【００１５】このように構成されたＥＣＬレベル出力回
路では、入力信号・バーＩＮに基づいてトランジスタＴ
r6がオンされ、トランジスタＴr7がオフされると、出力
端子Ｔo に−０．８Ｖの出力信号ＯＵＴが出力される。
また、トランジスタＴr6がオフされ、トランジスタＴr7
がオンされると、出力端子Ｔo に−１．８Ｖの出力信号
ＯＵＴが出力される。

【００１６】このようなＥＣＬレベル出力回路を備えた
ＥＣＬ論理回路では、Ｂi ＣＭＯＳプロセスを必要とせ
ず、かつトランジスタＴr6，Ｔr7を完全にオン・オフ動
作させることにより、同トランジスタＴr6，Ｔr7のばら
つきや周囲温度の変動に大きく影響されることなく、Ｅ
ＣＬレベルの出力信号ＯＵＴを安定して出力することが
できる。

【００１７】

【発明が解決しようとする課題】図２５に示すＥＣＬレ
ベル出力回路には、ＥＣＬ出力レベルＶ１，Ｖ２を電源
として供給する必要がある。このため、ＥＣＬ論理回路
と同一チップ上に電圧Ｖ１，Ｖ２を生成するための電圧
生成回路を搭載すると、コストが上昇するという問題点
がある。

【００１８】また、電圧Ｖ１，Ｖ２を外部から供給する
構成とすると、このような電圧Ｖ１，Ｖ２を生成するた
めの電圧生成回路を搭載しないチップとともに使用する
ことはできず、汎用性に乏しくなる。

【００１９】また、終端電源ＶTTの電圧が、図２３に示
すバイポーラトランジスタを使用したＥＣＬレベル出力
回路と異なるため、互換性に乏しくなる。また、入力信
号ＩＮ，バーＩＮの切り換わり時に、トランジスタＴr
6, Ｔr7のインピーダンスが大きく変動する。すると、
出力信号ＯＵＴの切り換わり時に、電圧Ｖ１，Ｖ２が変
動して、出力信号ＯＵＴが不安定となり易い。

【００２０】そこで、出力信号ＯＵＴを電圧生成回路に
フィードバックして、電圧Ｖ１，Ｖ２を安定化させるよ
うに構成されているが、電圧Ｖ１，Ｖ２を安定化させる
ためには、出力信号ＯＵＴのサンプリング周波数を高く
設定する必要がある。

【００２１】従って、サンプリング周期が短くなると、
電圧生成回路の消費電力が増大するという問題点があ
る。この発明の目的は、汎用性及び互換性に優れ、かつ
安定したＥＣＬレベルの出力信号を出力するＥＣＬレベ
ル出力回路を低コストで提供することにある。

【００２２】

【課題を解決するための手段】図１は請求項１の原理説
明図である。すなわち、ＥＣＬレベル出力回路は、出力
端子Ｔo に終端抵抗Ｒｅを介して終端電源ＶTTを接続
し、前記終端抵抗Ｒｅに流す出力電流Ｉo に基づいて前
記出力端子Ｔo にＥＣＬレベルの出力信号Ｄoutを出力
する。電流制御回路２２は、インピーダンス設定信号Ｖ
c に基づいてインピーダンスを調整することにより、Ｅ
ＣＬレベルの出力信号Ｄout を生成する出力電流Ｉo を
前記出力端子Ｔo を介して前記終端抵抗Ｒｅに流す。イ
ンピーダンス設定回路２１は、あらかじめ設定されたＥ
ＣＬレベルの出力基準電圧に基づいて前記インピーダン
ス設定信号Ｖc を生成して、前記電流制御回路２２に出
力する。

【００２３】請求項２においては、前記電流制御回路
は、ＥＣＬレベルのＬレベルの出力信号を生成するため
の第一の電流制御回路と、ＥＣＬレベルのＨレベルの出
力信号を生成するための第二の電流制御回路と、入力さ
れるデータに基づいて第一及び第二の電流制御回路のい
ずれかを前記出力端子に接続するスイッチ回路を備え
た。

【００２４】請求項３においては、前記第一の電流制御
回路は固定抵抗で構成され、第二の電流制御回路は前記
固定抵抗と、前記スイッチ回路の閉路に基づいて前記固
定抵抗に並列に接続されるＭＯＳトランジスタで構成さ
れ、前記ＭＯＳトランジスタのゲートに該ＭＯＳトラン
ジスタのオン抵抗を調整するインピーダンス設定信号が
入力される。

【００２５】請求項４においては、前記第一の電流制御
回路は、第一のインピーダンス設定信号に基づいてオン
抵抗が調整される第一のＭＯＳトランジスタで構成さ
れ、第二の電流制御回路は前記第一のＭＯＳトランジス
タと、前記スイッチ回路の閉路に基づいて前記第一のＭ
ＯＳトランジスタに並列に接続される第二のＭＯＳトラ
ンジスタとで構成され、前記第二のＭＯＳトランジスタ
のゲートに該第二のＭＯＳトランジスタのオン抵抗を調
整する第二のインピーダンス設定信号が入力される。

【００２６】請求項５においては、前記第一の電流制御
回路は、第一のインピーダンス設定信号に基づいてオン
抵抗が調整される第一のＭＯＳトランジスタで構成さ
れ、第二の電流制御回路は、第二のインピーダンス設定
信号に基づいてオン抵抗が調整される第二のＭＯＳトラ
ンジスタで構成され、前記スイッチ回路で第一及び第二
の電流制御回路のいずれかが前記出力端子に接続され
る。

【００２７】請求項６においては、前記第一の電流制御
回路は、第一のインピーダンス設定信号に基づいてオン
抵抗が調整されるＭＯＳトランジスタで構成され、第二
の電流制御回路は、第二のインピーダンス設定信号に基
づいてオン抵抗が調整される前記ＭＯＳトランジスタで
構成され、前記スイッチ回路で第一及び第二のインピー
ダンス設定信号のいずれかが前記ＭＯＳトランジスタに
入力される。

【００２８】請求項７においては、前記第二の電流制御
回路を構成するＭＯＳトランジスタは、そのサイズが順
次２倍となる複数のトランジスタで構成され、前記イン
ピーダンス設定回路では前記ＥＣＬレベルの出力基準電
圧に基づいて２進信号が生成され、その２進信号がイン
ピーダンス設定信号として前記各ＭＯＳトランジスタの
ゲートに出力される。

【００２９】請求項８においては、前記第一及び第二の
電流制御回路を構成するＭＯＳトランジスタは、そのサ
イズが順次２倍となる複数のトランジスタで構成され、
前記インピーダンス設定回路では前記各ＭＯＳトランジ
スタのゲートに入力される２進信号が前記基準電圧に基
づいて生成されてインピーダンス設定信号として出力さ
れる。

【００３０】請求項９においては、前記インピーダンス
設定回路は、前記第一及び第二の電流制御回路と同一構
成の電位生成回路と、前記インピーダンス設定信号の入
力に基づいて前記電位生成回路で生成される電位と前記
ＥＣＬレベルの出力基準電圧とを比較してその比較結果
をＨレベル若しくはＬレベルの２値信号として出力する
コンパレータと、前記コンパレータの出力信号とクロッ
ク信号に基づいて２進信号をカウントアップあるいはカ
ウントダウンして前記インピーダンス設定信号として出
力するカウンタ回路とから構成される。

【００３１】請求項１０においては、前記インピーダン
ス設定回路では、ＭＯＳトランジスタで構成したアナロ
グ回路で、前記出力基準電圧に基づいて前記インピーダ
ンス設定信号が生成され、前記電流制御回路は、前記イ
ンピーダンス設定信号に基づいて前記ＭＯＳトランジス
タのオン抵抗が調整される。

【００３２】

【作用】請求項１では、インピーダンス設定信号に基づ
いて電流制御回路２２のインピーダンスが調整され、電
流制御回路２２から終端抵抗Ｒｅに出力される出力電流
Ｉo に基づいて出力端子Ｔo にＥＣＬレベルの出力信号
Ｄout が生成される。

【００３３】請求項２では、スイッチ回路により第一の
電流制御回路が出力端子に接続されると、ＥＣＬレベル
のＬレベルの出力信号が出力され、第二の電流制御回路
が出力端子に接続されると、ＥＣＬレベルのＨレベルの
出力信号が出力される。

【００３４】請求項３では、固定抵抗でＥＣＬレベルの
Ｌレベルの出力信号が生成され、前記固定抵抗と、イン
ピーダンス設定信号でオン抵抗が調整されたＭＯＳトラ
ンジスタとの合成抵抗でＥＣＬレベルのＨレベルの出力
信号が生成される。

【００３５】請求項４では、第一のインピーダンス設定
信号に基づいてオン抵抗が調整される第一のＭＯＳトラ
ンジスタでＥＣＬレベルのＬレベルの出力信号が生成さ
れ、第二のインピーダンス設定信号に基づいてオン抵抗
が調整される第二のＭＯＳトランジスタと前記第一のＭ
ＯＳトランジスタとの合成抵抗でＥＣＬレベルのＨレベ
ルの出力信号が生成される。

【００３６】請求項５では、第一のインピーダンス設定
信号に基づいてオン抵抗が調整される第一のＭＯＳトラ
ンジスタでＥＣＬレベルのＬレベルの出力信号が生成さ
れ、第二のインピーダンス設定信号に基づいてオン抵抗
が調整される第二のＭＯＳトランジスタでＥＣＬレベル
のＨレベルの出力信号が生成される。

【００３７】請求項６では、第一のインピーダンス設定
信号がスイッチ回路を介してＭＯＳトランジスタに入力
されると、同ＭＯＳトランジスタでＥＣＬレベルのＬレ
ベルの出力信号が生成され、第二のインピーダンス設定
信号がスイッチ回路を介してＭＯＳトランジスタに入力
されると、同ＭＯＳトランジスタでＥＣＬレベルのＨレ
ベルの出力信号が生成される。

【００３８】請求項７では、サイズが順次２倍となる複
数のＭＯＳトランジスタはそのオン抵抗値が順次２倍と
なり、各ＭＯＳトランジスタのゲートに２進信号がイン
ピーダンス設定信号として入力されて各ＭＯＳトランジ
スタのオン・オフ動作が制御されて、第二の電流制御回
路のインピーダンスが調整される。

【００３９】請求項８では、第一及び第二の電流制御回
路は２進信号のインピーダンス設定信号に基づいてイン
ピーダンスが調整される。請求項９では、前記インピー
ダンス設定信号は、前記インピーダンス設定信号の入力
に基づいて前記電位生成回路で生成される電位と前記Ｅ
ＣＬレベルの出力基準電圧とがコンパレータで比較さ
れ、コンパレータの出力信号に基づいてカウンタ回路で
２進信号をカウントアップあるいはカウントダウンして
生成する。

【００４０】請求項１０では、ＭＯＳトランジスタによ
りアナログ回路として構成されたインピーダンス設定回
路で、出力基準電圧に基づいて生成されたインピーダン
ス設定信号の電位に基づいて、前記ＭＯＳトランジスタ
のオン抵抗が調整される。

【００４１】

【実施例】図２〜図７は、本発明を具体化したＥＣＬレ
ベル出力回路の各実施例の基本的構成を示す。

【００４２】図２に示すＥＣＬレベル出力回路は、イン
ピーダンス生成回路２ａ，２ｂに電源Ｖccがそれぞれ供
給される。前記インピーダンス生成回路２ａ，２ｂは、
それぞれスイッチ回路３ａ，３ｂを介して出力端子Ｔo
に接続される。前記スイッチ回路３ａ，３ｂは、入力信
号ＩＮ，バーＩＮに基づいて、いずれか一方が閉路さ
れ、他方が開路される。

【００４３】前記出力端子Ｔo は５０Ωの終端抵抗Ｒｅ
を介して−２Ｖの終端電源ＶTTに接続される。前記イン
ピーダンス生成回路２ａは、前記終端抵抗Ｒｅとの抵抗
比により、出力端子Ｔo にＥＣＬレベルのＨレベルを出
力する抵抗値を生成し、前記インピーダンス生成回路２
ｂは、前記終端抵抗Ｒｅとの抵抗比により、出力端子Ｔ
o にＥＣＬレベルのＬレベルを出力する抵抗値を生成す
る。

【００４４】そして、例えばインピーダンス生成回路２
ａの抵抗値は４５Ωに設定され、インピーダンス生成回
路２ｂの抵抗値は３００Ωに設定される。従って、入力
信号ＩＮ，バーＩＮに基づいて、スイッチ回路３ａが閉
路され、スイッチ回路３ｂが開路されると、出力端子Ｔ
o に−０．８Ｖの出力信号ＯＵＴが出力される。また、
入力信号ＩＮ，バーＩＮに基づいて、スイッチ回路３ａ
が開路され、スイッチ回路３ｂが閉路されると、出力端
子Ｔo に−１．８Ｖの出力信号ＯＵＴが出力される。

【００４５】図３に示すＥＣＬレベル出力回路は、イン
ピーダンス生成回路２ｃ，２ｄに電源Ｖccがそれぞれ供
給される。前記インピーダンス生成回路２ｃは、スイッ
チ回路３ｃを介して出力端子Ｔo に接続される。前記ス
イッチ回路３ｃは、入力信号ＩＮに基づいて、開閉され
る。

【００４６】前記出力端子Ｔo は５０Ωの終端抵抗Ｒｅ
を介して−２Ｖの終端電源ＶTTに接続される。前記イン
ピーダンス生成回路２ｄは、前記終端抵抗Ｒｅとの抵抗
比により、出力端子Ｔo にＥＣＬレベルのＬレベルを出
力する抵抗値を生成し、前記インピーダンス生成回路２
ｃ，２ｄの合成抵抗値は、前記終端抵抗Ｒｅとの抵抗比
により、出力端子Ｔo にＥＣＬレベルのＨレベルを出力
する抵抗値を生成する。

【００４７】そして、例えばインピーダンス生成回路２
ｄの抵抗値は５２．９４Ωに設定され、インピーダンス
生成回路２ｂの抵抗値は３００Ωに設定される。従っ
て、入力信号ＩＮに基づいてスイッチ回路３ｃが閉路さ
れると、出力端子Ｔo に−０．８Ｖの出力信号ＯＵＴが
出力され、スイッチ回路３ｃが開路されると、出力端子
Ｔo に−１．８Ｖの出力信号ＯＵＴが出力される。

【００４８】図４に示すＥＣＬレベル出力回路は、イン
ピーダンス生成回路２ｅ，２ｆに電源Ｖccがそれぞれ供
給される。前記インピーダンス生成回路２ｅには入力信
号ＩＮ基づいて開閉されるスイッチ回路３ｄを介して制
御信号ＣＴ１が入力される。

【００４９】そして、入力信号ＩＮに基づいてスイッチ
回路３ｄが閉路されて、インピーダンス生成回路２ｅに
制御信号ＣＴ１が入力されると、インピーダンス生成回
路２ｅは所定の抵抗値を生成する。また、スイッチ回路
３ｄが開路されて、インピーダンス生成回路２ｅに制御
信号ＣＴ１が入力されないと、インピーダンス生成回路
２ｅの抵抗値は無限大となる。

【００５０】前記インピーダンス生成回路２ｆは、前記
終端抵抗Ｒｅとの抵抗比により、出力端子Ｔo にＥＣＬ
レベルのＬレベルを出力する抵抗値を生成し、前記イン
ピーダンス生成回路２ｅに前記制御信号ＣＴ１が入力さ
れたとき、インピーダンス生成回路２ｅ，２ｆの合成抵
抗値は、前記終端抵抗Ｒｅとの抵抗比により、出力端子
Ｔo にＥＣＬレベルのＨレベルを出力する抵抗値を生成
する。

【００５１】そして、前記インピーダンス生成回路２ｅ
は制御信号ＣＴ１が入力されたとき、５２．９４Ωを生
成し、インピーダンス生成回路２ｆは３００Ωに設定さ
れる。

【００５２】前記出力端子Ｔo は５０Ωの終端抵抗Ｒｅ
を介して−２Ｖの終端電源ＶTTに接続される。従って、
入力信号ＩＮに基づいてスイッチ回路３ｄが閉路される
と、出力端子Ｔo に−０．８Ｖの出力信号ＯＵＴが出力
され、スイッチ回路３ｄが開路されると、出力端子Ｔo
に−１．８Ｖの出力信号ＯＵＴが出力される。

【００５３】図５に示すＥＣＬ出力回路は、インピーダ
ンス生成回路２ｇに電源Ｖccが供給される。前記インピ
ーダンス生成回路２ｇには入力信号ＩＮ，バーＩＮに基
づいて開閉されるスイッチ回路３ｅ，３ｆを介して制御
信号ＣＴ２，ＣＴ３が入力される。

【００５４】そして、入力信号ＩＮに基づいてスイッチ
回路３ｅが閉路されて、インピーダンス生成回路２ｇに
制御信号ＣＴ２が入力されると、インピーダンス生成回
路２ｇは例えば４５Ωの抵抗値を生成する。また、入力
信号・バーＩＮに基づいてスイッチ回路３ｆが閉路され
て、インピーダンス生成回路２ｇに制御信号ＣＴ３が入
力されると、インピーダンス生成回路２ｇは、例えば３
００Ωの抵抗値を生成する。

【００５５】前記出力端子Ｔo は５０Ωの終端抵抗Ｒｅ
を介して−２Ｖの終端電源ＶTTに接続される。従って、
入力信号ＩＮに基づいてスイッチ回路３ｅが閉路される
と、出力端子Ｔo に−０．８Ｖの出力信号ＯＵＴが出力
され、入力信号・バーＩＮに基づいてスイッチ回路３ｆ
が閉路されると、出力端子Ｔo に−１．８Ｖの出力信号
ＯＵＴが出力される。

【００５６】図６に示すＥＣＬレベル出力回路は、イン
ピーダンス生成回路２ｈに電源Ｖccが供給され、同イン
ピーダンス生成回路２ｈは入力信号ＩＮに基づいて開閉
制御されるスイッチ回路３ｇを介して出力端子Ｔo に接
続される。電源ＶccはグランドＧＮＤ電位が供給され
る。

【００５７】前記出力端子Ｔo は、入力信号・バーＩＮ
に基づいて開閉制御されるスイッチ回路３ｈを介してイ
ンピーダンス生成回路２ｉに接続され、同インピーダン
ス生成回路２ｉは電源ＶEEに接続される。電源ＶEEは−
４．５Ｖが供給される。

【００５８】前記出力端子Ｔo は５０Ωの終端抵抗Ｒｅ
を介して−１．３Ｖの終端電源ＶTTに接続される。前記
インピーダンス生成回路２ｈの抵抗値は、１３４．４０
Ωに設定され、前記インピーダンス生成回路２ｉの抵抗
値は、３３５．５４Ωに設定される。

【００５９】このような構成により、入力信号ＩＮ，バ
ーＩＮに基づいて、スイッチ回路３ｇが閉路されるとと
もに、スイッチ回路３ｈが開路されると、出力端子Ｔo
に−０．８Ｖの出力信号ＯＵＴが出力される。

【００６０】また、入力信号ＩＮ，バーＩＮに基づい
て、スイッチ回路３ｇが開路されるとともに、スイッチ
回路３ｈが閉路されると、出力端子Ｔo に−１．８Ｖの
出力信号ＯＵＴが出力される。

【００６１】図７に示すＥＣＬレベル出力回路は、出力
端子Ｔo がインピーダンス生成回路２ｊを介して電源Ｖ
ccに接続され、インピーダンス生成回路２ｋを介して電
源ＶEEに接続される。

【００６２】前記インピーダンス生成回路２ｊには、ス
イッチ回路３ｉを介して制御信号ＣＴ４が入力される。
そして、インピーダンス生成回路２ｊは、制御信号ＣＴ
４が入力されると、１３４．４０Ωの抵抗値を生成し、
制御信号ＣＴ４が入力されないと、無限大の抵抗値を生
成する。

【００６３】前記インピーダンス生成回路２ｋには、ス
イッチ回路３ｊを介して制御信号ＣＴ５が入力される。
そして、インピーダンス生成回路２ｋは、制御信号ＣＴ
５が入力されると、３３５．５４Ωの抵抗値を生成し、
制御信号ＣＴ５が入力されないと、無限大の抵抗値を生
成する。

【００６４】前記出力端子Ｔo は５０Ωの終端抵抗Ｒｅ
を介して−１．３Ｖの終端電源ＶTTに接続される。この
ような構成により、入力信号ＩＮ，バーＩＮに基づい
て、スイッチ回路３ｉが閉路されるとともに、スイッチ
回路３ｊが開路されると、出力端子Ｔo に−０．８Ｖの
出力信号ＯＵＴが出力される。

【００６５】また、入力信号ＩＮ，バーＩＮに基づい
て、スイッチ回路３ｉが開路されるとともに、スイッチ
回路３ｊが閉路されると、出力端子Ｔo に−１．８Ｖの
出力信号ＯＵＴが出力される。 （第一の実施例）図８は図３に示すＥＣＬレベル出力回
路の具体的構成を示すデジタル制御型ＥＣＬ出力回路を
示す。

【００６６】発振器４から出力されるクロック信号ＣＬ
Ｋは制御回路５ａ，５ｂに入力される。前記制御回路５
ａ，５ｂは同一構成であるので、制御回路５ａについ
て、図９に従って説明する。

【００６７】入力信号Ｎ１，Ｎ２はコンパレータ６に入
力され、そのコンパレータ６はノードＮ１，Ｎ２の電位
を比較して、ノードＮ１の電位がノードＮ２より高いと
Ｈレベルの信号をカウンタ回路７に出力し、ノードＮ２
の電位がノードＮ１の電位より高いと、Ｌレベルの信号
をカウンタ回路７に出力する。

【００６８】前記カウンタ回路７には前記クロック信号
ＣＬＫが入力される。そして、カウンタ回路７は前記コ
ンパレータ６の出力信号がＨレベルであれば、クロック
信号ＣＬＫの入力に基づいて「１」ずつカウントアップ
し、前記コンパレータ６の出力信号がＬレベルであれ
ば、クロック信号ＣＬＫの入力に基づいて「１」ずつカ
ウントダウンして、６ビットのカウントデータＣＤ０〜
ＣＤ５を出力する。

【００６９】前記コンパレータ６の出力信号はラッチ信
号生成回路８に入力され、同ラッチ信号生成回路８には
前記クロック信号ＣＬＫが入力される。そして、ラッチ
信号生成回路８はクロック信号ＣＬＫの立ち上がり毎に
コンパレータ６の出力信号がＨレベルとＬレベルとの間
で入れ替わると、ラッチ信号ＬＡを出力する。

【００７０】また、前記ラッチ信号生成回路８は前記ク
ロック信号ＣＬＫに基づいて、制御信号ＢＳを出力す
る。この制御信号ＢＳは、クロック信号ＣＬＫがＨレベ
ルに固定されているときにはＬレベルに固定され、クロ
ック信号ＣＬＫの起動から所定時間後に、Ｈレベルに固
定される。

【００７１】前記カウントデータＣＤ０〜ＣＤ５はラッ
チ回路９に入力され、同ラッチ回路９には前記ラッチ信
号ＬＡが入力される。そして、ラッチ回路９はラッチ信
号ＬＡの入力に基づいて、カウントデータＣＤ０〜ＣＤ
５をラッチしてラッチデータＬＤ０〜ＬＤ５として出力
する。

【００７２】図８において、電源Ｖcc（本実施例及び以
下の実施例ではグランドＧＮＤレベルとする）と−２Ｖ
の終端電源ＶTTとの間には、このＥＣＬ出力回路から出
力すべきＥＣＬレベルのＨレベルの出力基準電圧ＶRH
と、Ｌレベルの出力基準電圧ＶRLを設定するための抵抗
Ｒ１，Ｒ２，Ｒ３が直列に接続される。

【００７３】前記抵抗Ｒ１は９５．２５Ωに設定され、
前記抵抗Ｒ２は７６．２５Ωに設定され、前記抵抗Ｒ３
は２８．５Ωに設定される。従って、抵抗Ｒ１，Ｒ２間
のノードＮ３で出力基準電圧ＶRHが生成され、抵抗Ｒ
２，Ｒ３間のノードＮ２で出力基準電圧ＶRLが生成され
る。

【００７４】前記制御回路５ａから出力されるカウント
データＣＤ０〜ＣＤ５は、ＰチャネルＭＯＳトランジス
タＴr11 〜Ｔr16 のゲートにそれぞれ入力される。前記
トランジスタＴr11 〜Ｔr16 は、ＥＣＬレベルの低電位
側出力電圧ＶOLを生成するためのインピーダンスを設定
する第一の低電位用インピーダンス設定回路１０ａを構
成する。

【００７５】そして、各トランジスタＴr11 〜Ｔr16 の
ソースが電源Ｖccに接続され、ドレインは終端抵抗Ｒｅ
と同一抵抗値の５０Ωの共通の抵抗Ｒ４を介して終端電
源ＶTTに接続される。

【００７６】また、前記トランジスタＴr11 〜Ｔr16 の
サイズを１：２：４：８：１６：３２とし、前記カウン
トデータＣＤ０〜ＣＤ５の２進数の値と、トランジスタ
Ｔr11 〜Ｔr16 の合成抵抗とが対応するように構成され
る。

【００７７】そして、各トランジスタＴr11 〜Ｔr16 の
ドレイン、すなわちノードＮ１と、前記ノードＮ２とが
前記制御回路５ａのコンパレータ６に入力される。この
ような構成により、制御回路５ａはノードＮ１とノード
Ｎ２とが同電位となるようなカウントデータＣＤ０〜Ｃ
Ｄ５を出力する。この結果ノードＮ１が出力基準電圧Ｖ
RLとなるように、トランジスタＴr11 〜Ｔr16 の合成抵
抗が調整される。従って、第一の低電位用インピーダン
ス設定回路１０ａは制御回路５ａのカウントデータＣＤ
０〜ＣＤ５をコンパレータ６の入力端子にフィードバッ
クするフィードバック回路を形成する。

【００７８】前記制御回路５ａのラッチ回路９から出力
されるラッチデータＬＤ０〜ＬＤ５は、前記第一の低電
位用インピーダンス設定回路１０ａと同一構成の第二の
低電位用インピーダンス設定回路１０ｂを構成するＰチ
ャネルＭＯＳトランジスタＴr17 〜Ｔr22 のゲートに入
力される。

【００７９】そして、各トランジスタＴr17 〜Ｔr22 の
ドレイン、すなわちノードＮ４は５０Ωの抵抗Ｒ５を介
して終端抵抗ＶTTに接続される。前記ノードＮ３，Ｎ４
は前記制御回路５ａと同一構成の制御回路５ｂのコンパ
レータ６に入力される。

【００８０】前記制御回路５ｂのカウンタ回路のカウン
トデータＣＤ０〜ＣＤ５は、ＰチャネルＭＯＳトランジ
スタＴr23 〜Ｔr28 のゲートに入力される。前記トラン
ジスタＴr23 〜Ｔr28 は、前記第二の低電位用インピー
ダンス設定回路１０ｂとともにＥＣＬレベルの高電位側
出力電圧ＶOHを生成するためのインピーダンスを設定す
る高電位用インピーダンス設定回路１０ｃを構成する。

【００８１】そして、各トランジスタＴr23 〜Ｔr28 の
ソースが電源Ｖccに接続され、ドレインはＰチャネルＭ
ＯＳトランジスタＴr29 を介して前記ノードＮ４に接続
される。前記トランジスタＴr29 は、そのゲートが電源
ＶEEに接続されて、常時オン状態に維持される。

【００８２】また、前記トランジスタＴr23 〜Ｔr29 の
サイズを１：２：４：８：１６：３２：６４とし、前記
カウントデータＣＤ０〜ＣＤ５の２進数の値と、トラン
ジスタＴr23 〜Ｔr28 の合成抵抗とが対応するように構
成される。トランジスタＴr29 はトランジスタＴr23 〜
Ｔr28 の抵抗値に対し、ほぼ無視できる程度となる。

【００８３】そして、前記ノードＮ３，Ｎ４が前記制御
回路５ｂのコンパレータ６に入力される。このような構
成により、制御回路５ｂはノードＮ３とノードＮ４とが
同電位となるようなカウントデータＣＤ０〜ＣＤ５を出
力する。この結果、ノードＮ４が出力基準電圧ＶRHとな
るように、トランジスタＴr23 〜Ｔr28 の合成抵抗が調
整される。

【００８４】前記制御回路５ａのラッチ回路９から出力
されるラッチデータＬＤ０〜ＬＤ５は、出力ラッチ回路
１１ａに入力され、同出力ラッチ回路１１ａには前記制
御信号ＢＳが入力される。

【００８５】また、前記出力ラッチ回路１１ａには制御
信号・バーＣＳ，バーＷＥ，バーＯＥに基づく制御信号
Ｓ１が入力される。前記制御信号Ｓ１は、前記制御信号
・バーＣＳ，バーＷＥ，バーＯＥがすべてＨレベルとな
ったとき、Ｈレベルとなる。

【００８６】前記出力ラッチ回路１１ａの具体的構成を
図１０に従って説明する。出力ラッチ回路１１ａは、前
記制御信号ＢＳ，Ｓ１がともにＨレベルとなったとき、
制御回路５ａのラッチ回路９から出力されるラッチデー
タＬＤ０〜ＬＤ５をラッチして、出力制御信号Ｌ０〜Ｌ
５として出力する。

【００８７】前記制御回路５ｂのラッチ回路９から出力
されるラッチデータＬＤ０〜ＬＤ５は、前記出力ラッチ
回路１１ａと同一構成の出力ラッチ回路１１ｂに入力さ
れ、同出力ラッチ回路１１ｂには、前記制御回路５ｂか
ら前記制御信号ＢＳが入力される。

【００８８】また、前記出力ラッチ回路１１ｂには前記
制御信号Ｓ１が入力される。出力ラッチ回路１１ｂは、
前記制御信号ＢＳ，Ｓ１がともにＨレベルとなったと
き、制御回路５ｂのラッチ回路９から出力されるラッチ
データＬＤ０〜ＬＤ５をラッチして、出力制御信号Ｈ０
〜Ｈ５として出力する。

【００８９】前記出力制御信号Ｌ０〜Ｌ５は、低電位用
出力インピーダンス生成回路１２ａを構成するＰチャネ
ルＭＯＳトランジスタＴr30 〜Ｔr35 のゲートに入力さ
れる。前記トランジスタＴr30 〜Ｔr35 のソースは電源
Ｖccに接続され、ドレインは出力端子Ｔo に接続され
る。前記出力端子Ｔo は５０Ωの終端抵抗Ｒｅを介して
−２Ｖの終端電源ＶTTに接続される。

【００９０】前記トランジスタＴr30 〜Ｔr35 のサイズ
は、前記第一及び第二の低電位用インピーダンス生成回
路１０ａ，１０ｂと同様に構成される。前記出力制御信
号Ｈ０〜Ｈ５は、高電位用出力インピーダンス生成回路
１２ｂを構成するＰチャネルＭＯＳトランジスタＴr36
〜Ｔr41 のゲートに入力される。前記トランジスタＴr3
6 〜Ｔr41 のソースは電源Ｖccに接続され、ドレインは
ＰチャネルＭＯＳトランジスタＴr42 を介して、前記出
力端子Ｔo に接続される。

【００９１】前記トランジスタＴr36 〜Ｔr42 のサイズ
は、前記高電位用インピーダンス設定回路１０ｃと同様
に構成される。そして、トランジスタＴr42 のゲートに
データＤが入力される。

【００９２】このような出力インピーダンス生成回路１
２ａ，１２ｂでは、データＤがＨレベルとなれば、トラ
ンジスタＴr42 がオフされて、高電位用出力インピーダ
ンス生成回路１２ｂの抵抗値は実質的に無限大となる。

【００９３】従って、出力信号Ｄout の電圧は、低電位
用出力インピーダンス生成回路１２ａの抵抗値と、終端
抵抗Ｒｅとの抵抗比により決定される。また、データＤ
がＬレベルとなると、トランジスタＴr42 がオンされ
る。すると、低電位用出力インピーダンス生成回路１２
ａと、高電位用出力インピーダンス生成回路１２ｂとが
並列に接続された状態となる。従って、出力信号Ｄout
の電圧は、低電位用出力インピーダンス生成回路１２ａ
と、高電位用出力インピーダンス生成回路１２ｂとの合
成抵抗値と、終端抵抗Ｒｅとの抵抗比により決定され
る。

【００９４】次に、上記のように構成されたＥＣＬレベ
ル出力回路の動作を説明する。発振器４が起動して、ク
ロック信号ＣＬＫが制御回路５ａ，５ｂに入力される
と、制御回路５ａ，５ｂが動作を開始する。制御回路５
ａは、ノードＮ１，Ｎ２の電位が同一となるようにカウ
ンタ回路７からカウントデータＣＤ０〜ＣＤ５を出力す
る。

【００９５】すなわち、カウントデータＣＤ０〜ＣＤ５
に基づいて第一の低電位用インピーダンス設定回路１０
ａを構成するトランジスタＴr11 〜Ｔr16 のオン・オフ
動作が制御され、トランジスタＴr11 〜Ｔr16 の合成抵
抗と、抵抗Ｒ４との抵抗比に基づいて、ノードＮ１が出
力基準電圧ＶRLに収束する。

【００９６】このとき、カウンタ回路７からトランジス
タＴr11 〜Ｔr16 のゲートにカウントデータＣＤ０〜Ｃ
Ｄ５が直接入力されるので、ノードＮ１は出力基準電圧
ＶRLに速やかに収束する。

【００９７】カウントデータＣＤ０〜ＣＤ５は、ラッチ
回路９に出力される。ラッチ回路９はラッチ信号生成回
路８からラッチ信号ＬＡが入力されると、カウントデー
タＣＤ０〜ＣＤ５をラッチしてラッチデータＬＤ０〜Ｌ
Ｄ５として出力する。

【００９８】ラッチ信号ＬＡは、ノードＮ１が出力基準
電圧ＶRL付近に収束して、コンパレータ６の出力信号が
クロック信号ＣＬＫの立ち上がり毎にＨレベルとＬレベ
ルとに変化する状態となると、ラッチ信号生成回路８か
ら出力される。

【００９９】従って、ノードＮ１が出力基準電圧ＶRL付
近に収束したとき、そのときのカウントデータＣＤ０〜
ＣＤ５がラッチ回路９でラッチされて、ラッチデータＬ
Ｄ０〜ＬＤ５として出力される。

【０１００】ラッチ回路９からラッチデータＬＤ０〜Ｌ
Ｄ５が出力されると、第二の低電位用インピーダンス設
定回路１０ｂを構成するトランジスタＴr17 〜Ｔr22 が
オン・オフ制御される。そして、トランジスタＴr17 〜
Ｔr22 の合成抵抗値が、トランジスタＴr11 〜Ｔr16 の
合成抵抗値と等しくなるように制御される。

【０１０１】一方、制御回路５ｂではクロック信号ＣＬ
Ｋの入力に基づいて、ノードＮ３，Ｎ４の電位が同一と
なるようにカウンタ回路７からカウントデータＣＤ０〜
ＣＤ５を出力する。

【０１０２】すなわち、カウントデータＣＤ０〜ＣＤ５
に基づいて高電位用インピーダンス設定回路１０ｃを構
成するトランジスタＴr23 〜Ｔr28 のオン・オフ動作が
制御され、トランジスタＴr23 〜Ｔr28 と第二の低電位
用インピーダンス生成回路１０ｂを構成するトランジス
タＴr17 〜Ｔr22 との合成抵抗と、抵抗Ｒ５との抵抗比
に基づいて、ノードＮ４が出力基準電圧ＶRHに収束す
る。

【０１０３】このとき、制御回路５ｂのカウンタ回路７
からトランジスタＴr23 〜Ｔr28 のゲートにカウントデ
ータＣＤ０〜ＣＤ５が直接入力されるので、ノードＮ４
は出力基準電圧ＶRHに速やかに収束する。

【０１０４】カウントデータＣＤ０〜ＣＤ５は、ラッチ
回路９に出力される。ラッチ回路９はラッチ信号生成回
路８からラッチ信号ＬＡが入力されると、カウントデー
タＣＤ０〜ＣＤ５をラッチしてラッチデータＬＤ０〜Ｌ
Ｄ５として出力する。

【０１０５】従って、ノードＮ４が出力基準電圧ＶRH付
近に収束したとき、そのときのカウントデータＣＤ０〜
ＣＤ５がラッチ回路９でラッチされて、ラッチデータＬ
Ｄ０〜ＬＤ５として出力される。

【０１０６】制御回路５ａから出力されるラッチデータ
ＬＤ０〜ＬＤ５は出力ラッチ回路１１ａに入力され、制
御回路５ｂから出力されるラッチデータＬＤ０〜ＬＤ５
は出力ラッチ回路１１ｂに入力される。

【０１０７】出力ラッチ回路１１ａ，１１ｂは、クロッ
ク信号ＣＬＫの起動から一定時間経過して、制御信号Ｂ
ＳがＨレベルとなり、かつ制御信号Ｓ１がＨレベルとな
ると、ラッチデータＬＤ０〜ＬＤ５をそれぞれ出力制御
信号Ｌ０〜Ｌ５，Ｈ０〜Ｈ５として出力する。

【０１０８】この状態で、データＤがＨレベルとなる
と、低電位用出力インピーダンス生成回路１２ａの各ト
ランジスタＴr30 〜Ｔr35 の合成抵抗と、終端抵抗Ｒｅ
との抵抗比に基づいて、出力信号Ｄout が出力される。

【０１０９】このとき、トランジスタＴr30 〜Ｔr35 の
合成抵抗は第一の低電位用インピーダンス設定回路１０
ａで生成された抵抗値と同一となり、出力信号Ｄout は
ＥＣＬレベルの出力基準電圧ＶRLと等しくなる。

【０１１０】また、データＤがＬレベルとなると、出力
インピーダンス生成回路１２ａ, １２ｂの各トランジス
タＴr30 〜Ｔr42 の合成抵抗と、終端抵抗Ｒｅとの抵抗
比に基づいて、出力信号Ｄout が出力される。

【０１１１】このとき、トランジスタＴr30 〜Ｔr42 の
合成抵抗は、第二の低電位用インピーダンス設定回路１
０ｂ及び高電位用インピーダンス設定回路１０ｃとで生
成された抵抗値と同一となり、出力信号Ｄout はＥＣＬ
レベルの出力基準電圧ＶRHと等しくなる。

【０１１２】以上のように、このＥＣＬレベル出力回路
はバイポーラトランジスタを使用しないのでコストを低
減することができる。また、出力トランジスタとしてＭ
ＯＳトランジスタで構成される低電位用出力インピーダ
ンス生成回路１２ａ及び高電位用出力インピーダンス生
成回路１２ｂを使用しながら、各回路１２ａ，１２ｂの
インピーダンスを調整することにより、出力信号Ｄout
をＥＣＬレベルの出力基準電圧ＶRH, ＶRLと一致するよ
うに動作するので、周囲温度及び電源電圧の変動による
影響を受けにくく、安定したＥＣＬレベルの出力信号Ｄ
out を出力することができる。

【０１１３】また、出力信号Ｄout をフィードバックす
ることなく、クロック信号ＣＬＫに基づいて動作する制
御回路５ａ，５ｂと、インピーダンス設定回路１０ａ，
１０ｂ，１０ｃとにより、出力基準電圧ＶRH，ＶRLに基
づいて、出力インピーダンス生成回路１２ａ, １２ｂの
インピーダンスが調整される。

【０１１４】従って、制御回路５ａ，５ｂの動作速度を
高速化する必要はなく、制御回路５ａ，５ｂの回路構成
を簡略化してレイアウト面積を縮小し、かつ消費電力を
低減することができる。

【０１１５】また、出力インピーダンス生成回路１２
ａ, １２ｂの回路構成は簡単な構成であるため、ノイズ
等の影響を受けにくく、動作速度を高速化することがで
きる。また、制御回路５ａ，５ｂのカウントデータ及び
ラッチデータのビット数を増大させ、そのビット数の増
大に対応させて、インピーダンス設定回路１０ａ，１０
ｂ，１０ｃ、出力インピーダンス生成回路１２ａ, １２
ｂのトランジスタ数を増大させれば、より精密なＥＣＬ
レベルの出力信号Ｄout を出力することができる。

【０１１６】また、出力インピーダンス生成回路１２
ａ, １２ｂで生成されるインピーダンスは、出力信号Ｄ
out の変化に関わらず、大きく変動することはない。従
って、電源Ｖccの変動が抑制され、電源Ｖccの変動によ
る出力信号Ｄout の変動も抑制されるので、出力信号Ｄ
out のレベルを監視する場合にも、そのサンプリング周
期を長くできる。この結果、出力信号Ｄout のレベルを
監視する監視回路の消費電力を低減することができる。

【０１１７】また、電源Ｖcc及び終端電源ＶTTは、従来
のＥＣＬレベル出力回路と同一レベルであるので、この
実施例のＥＣＬレベル出力回路を搭載するにあたって、
仕様変更を行う必要はない。そして、従来のＥＣＬレベ
ル出力回路と混載することも容易である。

【０１１８】また、出力基準電圧ＶRH，ＶRLを変更する
ことにより、ＥＣＬレベル以外の出力回路に応用するこ
ともできる。 （第二の実施例）図１１は、図２若しくは図５に示すＥ
ＣＬレベル出力回路を具体化したデジタル制御型ＥＣＬ
レベル出力回路を示す。前記実施例と同一構成部分は同
一符号を付してその説明を省略する。

【０１１９】この実施例は、低電位用インピーダンス設
定回路１０ａと制御回路５ａとで、低電位用出力インピ
ーダンスを制御する出力制御信号Ｌ０〜Ｌ５が生成され
る。また、高電位用インピーダンス設定回路１０ｃと制
御回路５ｂとで、高電位用出力インピーダンスを制御す
る出力制御信号Ｈ０〜Ｈ５が生成される。

【０１２０】前記出力制御信号Ｌ０〜Ｌ５，Ｈ０〜Ｈ５
は出力インピーダンス生成回路１２ｃに出力される。出
力制御信号Ｌ０〜Ｌ５はＮＡＮＤ回路１４ａ〜１４ｆの
一方の入力端子にそれぞれ入力される。前記ＮＡＮＤ回
路１４ａ〜１４ｆの他方の入力端子には、データＤがイ
ンバータ回路１５ａを介して入力される。

【０１２１】出力制御信号Ｈ０〜Ｈ５はＮＡＮＤ回路１
４ｇ〜１４ｍの一方の入力端子にそれぞれ入力される。
前記ＮＡＮＤ回路１４ｇ〜１４ｍの他方の入力端子に
は、データＤが入力される。

【０１２２】従って、データＤがＨレベルとなると、Ｎ
ＡＮＤ回路１４ａ〜１４ｆの出力信号はＨレベルに固定
され、データＤがＬレベルとなると、ＮＡＮＤ回路１４
ｇ〜１４ｍの出力信号はＨレベルに固定される。

【０１２３】前記ＮＡＮＤ回路１４ａ，１４ｇの出力信
号は、ＮＡＮＤ回路１４ｎに入力され、前記ＮＡＮＤ回
路１４ｂ，１４ｈの出力信号は、ＮＡＮＤ回路１４ｏに
入力される。

【０１２４】前記ＮＡＮＤ回路１４ｃ，１４ｉの出力信
号は、ＮＡＮＤ回路１４ｐに入力され、前記ＮＡＮＤ回
路１４ｄ，１４ｊの出力信号は、ＮＡＮＤ回路１４ｑに
入力される。

【０１２５】前記ＮＡＮＤ回路１４ｅ，１４ｋの出力信
号は、ＮＡＮＤ回路１４ｒに入力され、前記ＮＡＮＤ回
路１４ｆ，１４ｍの出力信号は、ＮＡＮＤ回路１４ｓに
入力される。

【０１２６】前記ＮＡＮＤ回路１４ｎ〜１４ｓの出力信
号は、前記実施例と同様な構成のＰチャネルＭＯＳトラ
ンジスタＴr43 〜Ｔr48 のゲートに入力される。このよ
うな構成により、データＤがＨレベルとなると、出力制
御信号Ｈ０〜Ｈ５に基づいてトランジスタＴr43 〜Ｔr4
8 がオン・オフ制御され、出力端子Ｔoから出力基準電
圧ＶRHがＥＣＬレベルのＨレベルの出力信号Ｄout とし
て出力される。

【０１２７】また、データＤがＬレベルとなると、出力
制御信号Ｌ０〜Ｌ５に基づいてトランジスタＴr43 〜Ｔ
r48 がオン・オフ制御され、出力端子Ｔo から出力基準
電圧ＶRLがＥＣＬレベルのＬレベルの出力信号Ｄout と
して出力される。

【０１２８】従って、この実施例でも前記第一の実施例
と同様な効果を得ることができる。 （第三の実施例）図１２は、前記第一の実施例の低電位
用インピーダンス設定回路１０ａ，１０ｂと、出力イン
ピーダンス生成回路１２ａとを３００Ωの固定抵抗Ｒ６
で代用したものである。また、出力基準電圧ＶRHは、１
８０Ωの抵抗Ｒ７と２００Ωの抵抗Ｒ８により設定され
る。

【０１２９】このような構成により、データＤがＨレベ
ルとなると、抵抗Ｒ６と終端抵抗Ｒｅとの抵抗比により
出力基準電圧ＶRLがＥＣＬレベルのＬレベルの出力信号
Ｄout として出力される。

【０１３０】また、データＤがＬレベルとなると、出力
制御信号Ｈ０〜Ｈ５により、出力インピーダンス生成回
路１２ｄのトランジスタＴr49 〜Ｔr55 がオン・オフ制
御され、トランジスタＴr49 〜Ｔr55 と抵抗Ｒ６との合
成抵抗と終端抵抗Ｒｅとの抵抗比により出力基準電圧Ｖ
RHがＥＣＬレベルのＨレベルの出力信号Ｄout として出
力される。

【０１３１】従って、前記実施例と同様な効果を得るこ
とができる。また、素子数を削減して、回路面積を縮小
することができる。 （第四の実施例）図１３は、図４に示すＥＣＬレベル出
力回路を具体化したデジタル制御型ＥＣＬレベル出力回
路を示す。前記第三の実施例の出力インピーダンス生成
回路１２ｄの構成を一部変更したものである。

【０１３２】すなわち、出力インピーダンス生成回路１
２ｅは、データＤがＮＡＮＤ回路１６ａ〜１６ｆの一方
の入力端子に入力され、同ＮＡＮＤ回路１６ａ〜１６ｆ
の他方の入力端子に出力制御信号Ｈ０〜Ｈ５が入力され
る。

【０１３３】前記ＮＡＮＤ回路１６ａ〜１６ｆの出力信
号でトランジスタＴr49 〜Ｔr54 が制御され、同トラン
ジスタＴr49 〜Ｔr54 のドレインが出力端子Ｔo に接続
される。

【０１３４】また、トランジスタＴr49 〜Ｔr54 のゲー
トに入力される論理は、前記第三の実施例に対し反転さ
れるので、論理を整合させるために、制御回路５ｂから
出力されるカウントデータＣＤ０〜ＣＤ５はインバータ
回路１４ｂ〜１４ｇでそれぞれ反転されて、高電位用イ
ンピーダンス設定回路１０ｃに入力される。

【０１３５】このような構成により、前記第三の実施例
と同様に動作し、同様な効果を得ることができる。 （第五の実施例）図１４は、図６に示すＥＣＬレベル出
力回路を具体化したデジタル制御型ＥＣＬレベル出力回
路を示す。制御回路５ａ，５ｂ、出力ラッチ回路１１
ａ，１１ｂは前記第一の実施例と同一構成である。

【０１３６】データＤは、スイッチ回路として動作する
ＰチャネルＭＯＳトランジスタＴr56 及びＮチャネルＭ
ＯＳトランジスタＴr57 のゲートに入力される。前記ト
ランジスタＴr56 のソースは高電位用出力インピーダン
ス生成回路１２ｆを介して電源Ｖccに接続され、前記ト
ランジスタＴr57 のソースは、低電位用出力インピーダ
ンス生成回路１２ｇを介して電源ＶEEに接続される。低
電位用出力インピーダンス生成回路１２ｇはＮチャネル
ＭＯＳトランジスタで構成される。

【０１３７】前記出力インピーダンス生成回路１２ｆ，
１２ｇを構成する各トランジスタのサイズの関係は、前
記第一の実施例と同様である。出力端子Ｔo は、５０Ω
の終端抵抗Ｒｅを介して−１．３Ｖの終端電源ＶTTに接
続される。

【０１３８】低電位用出力インピーダンス生成回路１２
ｇのインピーダンスは制御回路５ａと第一の低電位用イ
ンピーダンス設定回路１０ｄとで生成される。第一の低
電位用インピーダンス設定回路１０ｄは、低電位用出力
インピーダンス生成回路１２ｇと同様にＮチャネルＭＯ
ＳトランジスタＴr58 〜Ｔr63 で構成される。

【０１３９】低電位用出力インピーダンス生成回路１２
ｇの各トランジスタＴr58 〜Ｔr63のソースは電源ＶEE
に接続され、ドレインはＮチャネルＭＯＳトランジスタ
Ｔr64 及び抵抗Ｒ９，Ｒ１０を介して電源Ｖccに接続さ
れる。前記トランジスタＴr64 はそのゲートが電源Ｖcc
に接続されて、常時オン状態に維持され、低電位用出力
インピーダンス生成回路１２ｇのトランジスタＴr57 と
同等のオン抵抗を生成する。

【０１４０】前記抵抗Ｒ９は５０Ω、抵抗Ｒ１０は１５
６．６３Ωに設定され、同抵抗Ｒ９，Ｒ１０間のノード
Ｎ５が制御回路５ａに入力される。そして、制御回路５
ａの動作により、ノードＮ５が終端電源ＶTTに等しくな
るようにトランジスタＴr58〜Ｔr64 のインピーダンス
が調整される。このとき、電源Ｖccから第一の低電位用
インピーダンス設定回路１０ｄには、８．３ｍＡの電流
が流れるように設定され、トランジスタＴr63 のソース
電位が出力基準電圧ＶRLに設定される。

【０１４１】このような動作に基づいて、出力ラッチ回
路１１ａから出力制御信号Ｌ０〜Ｌ５が出力され、その
出力制御信号Ｌ０〜Ｌ５に基づいて低電位用出力インピ
ーダンス生成回路１２ｇで生成されるインピーダンス
は、出力端子Ｔo にＥＣＬレベルの出力基準電圧ＶRLを
出力し得るインピーダンスとなる。

【０１４２】第二の低電位用インピーダンス設定回路１
０ｅは、ＮチャネルＭＯＳトランジスタＴr65 〜Ｔr70
で構成され、各トランジスタＴr65 〜Ｔr70 のソースは
電源ＶEEに接続される。

【０１４３】前記トランジスタＴr65 〜Ｔr70 のドレイ
ンは常時オン状態に維持されるＮチャネルＭＯＳトラン
ジスタＴr71 及び抵抗Ｒ１１，Ｒ１２を介して高電位用
インピーダンス設定回路１０ｆに接続される。

【０１４４】前記高電位用インピーダンス設定回路１０
ｆは、高電位用出力インピーダンス生成回路１２ｆと同
様にＰチャネルＭＯＳトランジスタＴr72 〜Ｔr77 で構
成される。各トランジスタＴr72 〜Ｔr77 のソースは電
源Ｖccに接続され、ドレインはＰチャネルＭＯＳトラン
ジスタＴr78 を介して前記抵抗Ｒ１２に接続される。

【０１４５】前記トランジスタＴr78 はそのゲートが電
源ＶEEに接続されて、常時オン状態に維持され、高電位
用出力インピーダンス生成回路１２ｆのトランジスタＴ
r56と同等のオン抵抗を生成する。

【０１４６】前記抵抗Ｒ１２は５０Ω、抵抗Ｒ１１は５
９．７１Ωに設定され、同抵抗Ｒ９，Ｒ１０間のノード
Ｎ６が制御回路５ｂに入力される。そして、制御回路５
ｂの動作により、ノードＮ６が終端電源ＶTTに等しくな
るようにトランジスタＴr71〜Ｔr78 のインピーダンス
が調整される。

【０１４７】この結果、トランジスタＴr78 のドレイン
電位は出力基準電圧ＶRHに設定される。このとき、高電
位用インピーダンス設定回路１０ｆから第二の低電位用
インピーダンス設定回路１０ｅには、６．９５ｍＡの電
流が流れるように設定され、これを満足させるために、
トランジスタＴr65 〜Ｔr70 のサイズは、第一の低電位
用インピーダンス設定回路１０ｄのトランジスタＴr58
〜Ｔr63 のサイズの０．８３７３倍に設定される。

【０１４８】このような動作に基づいて、出力ラッチ回
路１１ｂから出力制御信号Ｈ０〜Ｈ５が出力され、その
出力制御信号Ｈ０〜Ｈ５に基づいて高電位用出力インピ
ーダンス生成回路１２ｆで生成されるインピーダンス
は、出力端子Ｔo にＥＣＬレベルの出力基準電圧ＶRHを
出力し得るインピーダンスとなる。

【０１４９】上記のような構成により、データＤがＨレ
ベルとなると、トランジスタＴr57がオンされて、低電
位用出力インピーダンス生成回路１２ｇにより、出力端
子Ｔo からＥＣＬレベルの出力基準電圧ＶRLが出力信号
Ｄout として出力される。

【０１５０】また、データＤがＬレベルとなると、トラ
ンジスタＴr56 がオンされて、高電位用出力インピーダ
ンス生成回路１２ｆにより、出力端子Ｔo からＥＣＬレ
ベルの出力基準電圧ＶRHが出力信号Ｄout として出力さ
れる。

【０１５１】このような動作により、前記第一の実施例
と同様な効果を得ることができる。 （第六の実施例）図１５及び図１６は、図７に示すＥＣ
Ｌレベル出力回路を具体化したデジタル制御型ＥＣＬレ
ベル出力回路を示す。

【０１５２】この実施例は、前記第五の実施例のデータ
Ｄにより出力インピーダンス生成回路１２ｆ，１２ｇを
切り換える構成を変更したものであり、図１２に示す前
記第三の実施例と、図１３に示す第四の実施例の関係に
相当する。

【０１５３】このような構成により、前記第五の実施例
と同様な効果を得ることができる。 （第七の実施例）図１７は、前記各実施例で説明したイ
ンピーダンス設定回路を利用して、終端電源ＶTTの消費
電流を低減する回路を構成した実施例を示す。

【０１５４】制御回路５ａは、前記各実施例と同一構成
である。インピーダンス設定回路１０ｇは、Ｎチャネル
ＭＯＳトランジスタＴr79 〜Ｔr84 で構成され、各トラ
ンジスタＴr79 〜Ｔr84 のソースは電源ＶEEに接続され
る。

【０１５５】前記トランジスタＴr79 〜Ｔr84 のドレイ
ンは、直列に接続された抵抗Ｒ１３〜Ｒ１６を介して電
源Ｖccに接続される。前記抵抗Ｒ１３は２８．５Ω、抵
抗Ｒ１４は４１．５Ω、抵抗Ｒ１５は３４．７５Ω、抵
抗Ｒ１６は９５．２５Ωに設定される。

【０１５６】前記トランジスタＴr79 〜Ｔr84 と抵抗Ｒ
１３間のノードＮ７と、抵抗Ｒ１３，Ｒ１４間のノード
Ｎ８と、抵抗Ｒ１４，Ｒ１５間のノードＮ９と、抵抗Ｒ
１５，Ｒ１６間のノードＮ１０とのいずれかが前記制御
回路５ａに接続される。

【０１５７】前記ノードＮ７は、終端電源ＶTTが−２Ｖ
のとき、前記制御回路５ａに接続される。同様に、ノー
ドＮ８は−１．７１５Ｖ、ノードＮ９は−１．３Ｖ、ノ
ードＮ１０は−０．９５２５Ｖである。

【０１５８】例えば、終端電源ＶTTが−２Ｖであって、
ノードＮ７が制御回路５ａに接続されると、制御回路５
ａはカウントデータＣＤ０〜ＣＤ５をインピーダンス設
定回路１０ｇのトランジスタＴr79 〜Ｔr84 に出力し、
ノードＮ７が−２ＶとなるようにトランジスタＴr79 〜
Ｔr84 の合成抵抗が設定される。

【０１５９】制御回路５ａから出力されるラッチデータ
ＬＤ０〜ＬＤ５は、出力インピーダンス生成回路１２ｈ
を構成するＮチャネルＭＯＳトランジスタＴr85 〜Ｔr9
0 のゲートに入力される。前記トランジスタＴr85 〜Ｔ
r90 のソースは電源ＶEEに接続され、ドレインは終端電
源ＶTTに接続される。このような出力インピーダンス生
成回路１２ｈでは、インピーダンス設定回路１０ｇで設
定されたインピーダンスが生成される。また、出力イン
ピーダンス生成回路１２ｉでも同様である。

【０１６０】すると、終端電源ＶTTに接続される出力イ
ンピーダンス制御回路１５から出力インピーダンス生成
回路１２ｈ，１２ｉに流れる定電流により、終端電源Ｖ
TTを−２Ｖに安定して維持することができる。また、終
端電源ＶTTの他の電位についても同様である。 （第八の実施例）図１８は、図３に示すＥＣＬレベル出
力回路を具体化したアナログ制御型ＥＣＬレベル出力回
路の実施例を示す。この実施例はインピーダンス設定回
路１７ａと、出力インピーダンス生成回路１８ａとから
構成される。

【０１６１】前記出力インピーダンス生成回路１８ａ
は、電源Ｖccと出力端子Ｔo との間に３００Ωの抵抗Ｒ
１７が接続され、直列に接続されたＰチャネルＭＯＳト
ランジスタＴr101，Ｔr102がその抵抗Ｒ１７に対し並列
に接続される。前記出力端子Ｔo は終端抵抗Ｒｅを介し
て−２Ｖの終端電源ＶTTに接続される。

【０１６２】前記トランジスタＴr101は抵抗として動作
し、そのゲートには前記出力インピーダンス生成回路１
７ａから制御信号ＶHCが入力される。前記トランジスタ
Ｔr102はスイッチとして動作し、そのゲートにはデータ
Ｄが入力される。

【０１６３】そして、データＤがＨレベルとなれば、ト
ランジスタＴr102がオフされるため、抵抗Ｒ１７と終端
抵抗Ｒｅとの抵抗比により、出力端子Ｔo からＥＣＬレ
ベルのＬレベルの出力基準電圧ＶRLに等しい出力信号Ｄ
out が出力される。

【０１６４】また、データＤがＬレベルとなると、トラ
ンジスタＴr102がオンされるため、トランジスタＴr101
及び抵抗Ｒ１７の合成抵抗と、終端抵抗Ｒｅとの抵抗比
により、出力端子Ｔo からＥＣＬレベルのＨレベルの出
力電圧が出力信号Ｄout として出力されるように設定さ
れる。

【０１６５】前記インピーダンス設定回路１６ａは、電
源Ｖccと終端電源ＶTTとの間に４５Ωの抵抗Ｒ１８と、
５０Ωの抵抗Ｒ１９とが直列に接続される。また、電源
Ｖccと終端電源ＶTTとの間に３００Ωの抵抗Ｒ２０と、
５０Ωの抵抗Ｒ２１とが直列に接続される。

【０１６６】前記抵抗Ｒ１８，Ｒ１９間のノードＮ１０
は、同抵抗Ｒ１８，Ｒ１９の抵抗比により一定レベルと
なり、その電位はＥＣＬレベルのＨレベルの出力基準電
圧ＶRHに設定される。前記ノードＮ１０はＮチャネルＭ
ＯＳトランジスタＴr103のゲートに接続され、前記Ｒ２
０，Ｒ２１間のノードＮ１１はＮチャネルＭＯＳトラン
ジスタＴr104のゲートに接続される。

【０１６７】前記トランジスタＴr103，Ｔr104のソース
はＮチャネルＭＯＳトランジスタＴr105のドレインに接
続され、同トランジスタＴr105のソースは電源ＶEEに接
続されるとともに、ゲートは電源Ｖccに接続される。従
って、トランジスタＴr105は電流源として動作する。

【０１６８】前記トランジスタＴr103のドレインはＰチ
ャネルＭＯＳトランジスタＴr106のドレインに接続さ
れ、前記トランジスタＴr104のドレインはＰチャネルＭ
ＯＳトランジスタＴr107のドレインに接続される。

【０１６９】前記トランジスタＴr106，Ｔr107のゲート
は互いに接続されるとともに、前記トランジスタＴr104
のドレインに接続される。従って、前記トランジスタＴ
r103，Ｔr104，Ｔr106，Ｔr107でカレントミラー回路が
構成される。

【０１７０】前記トランジスタＴr103，Ｔr106のドレイ
ンはＰチャネルＭＯＳトランジスタＴr108のゲートに接
続され、同トランジスタＴr108のソースは電源Ｖccに接
続され、ドレインはＰチャネルＭＯＳトランジスタＴr1
09を介して前記ノードＮ１１にら接続される。

【０１７１】前記トランジスタＴr109のゲートは電源Ｖ
EEに接続される。このトランジスタＴr109は常時オンさ
れて、前記出力インピーダンス生成回路１８ａのトラン
ジスタＴr102と同等のオン抵抗を生成するように設定さ
れる。また、前記トランジスタＴr103，Ｔr106のドレイ
ンは、前記出力インピーダンス生成回路１８ａのトラン
ジスタＴr101のゲートに接続される。

【０１７２】このように構成されたＥＣＬレベル出力回
路では、カレントミラー回路の動作により、ノードＮ１
０，Ｎ１１が同電位となるように動作する。すなわち、
ノードＮ１０の電位がノードＮ１１の電位より高いと、
トランジスタＴr108のゲート電位が低下して同トランジ
スタＴr108のドレイン電流が増大し、ノードＮ１１の電
位が引き上げられる。また、ノードＮ１１の電位がノー
ドＮ１０の電位より高いと、トランジスタＴr108のゲー
ト電位が上昇して同トランジスタＴr108のドレイン電流
が減少し、ノードＮ１１の電位が引き下げられる。

【０１７３】従って、抵抗Ｒ２０とトランジスタＴr10
8，Ｔr109の合成抵抗がＲ１８と等しくなるように動作
し、そのときのトランジスタＴr108のゲート電位が制御
信号ＶHCとして、トランジスタＴr101のゲートに入力さ
れる。

【０１７４】すると、抵抗Ｒ１７とトランジスタＴr10
1，Ｔr102との合成抵抗は、抵抗Ｒ１８と同一となる。
この結果、データＤがＬレベルとなると、出力端子Ｔo
にはＥＣＬレベルのＨレベルの出力基準電圧ＶRHが出力
信号Ｄout として出力される。

【０１７５】従って、このＥＣＬ出力回路では、前記デ
ジタル制御型ＥＣＬ出力回路と同様に、出力信号Ｄout
をフィードバックすることなく、安定したＥＣＬレベル
の出力信号Ｄout を出力することができる。また、前記
デジタル制御型ＥＣＬ出力回路に比して、素子数を削減
して回路レイアウト面積を縮小することができる。

【０１７６】以上のように、このＥＣＬレベル出力回路
はバイポーラトランジスタを使用しないのでコストを低
減することができる。また、抵抗分割により生成された
電圧に基づいて、トランジスタＴr101のインピーダンス
を調整することにより、出力信号Ｄout をＥＣＬレベル
のＨレベルの出力基準電圧ＶRHと一致するように動作す
るので、周囲温度及び電源電圧の変動、あるいはノイズ
等の影響を受けにくく、安定したＥＣＬレベルの出力信
号Ｄout を出力することができる。

【０１７７】また、出力信号Ｄout をフィードバックす
ることなく、トランジスタＴr101のインピーダンスが調
整される。従って、インピーダンス設定回路１７ａの動
作速度を高速化する必要はなく、インピーダンス設定回
路１７ａの回路構成を簡略化してレイアウト面積を縮小
し、かつ消費電力を低減することができる。

【０１７８】また、出力インピーダンス生成回路１８ａ
のトランジスタＴr101で生成されるインピーダンスは、
出力信号Ｄout の変化に関わらず、変動することはな
い。従って、電源Ｖccの変動が抑制され、電源Ｖccの変
動による出力信号Ｄout の変動も抑制されるので、出力
信号Ｄout のレベルを監視する場合にも、そのサンプリ
ング周期を長くできる。この結果、出力信号Ｄout のレ
ベルを監視する監視回路の消費電力を低減することがで
きる。

【０１７９】また、電源Ｖcc及び終端電源ＶTTは、従来
のＥＣＬレベル出力回路と同一レベルであるので、この
実施例のＥＣＬレベル出力回路を搭載するにあたって、
仕様変更を行う必要はない。そして、従来のＥＣＬレベ
ル出力回路と混載することも容易である。 （第九の実施例）図１９は、図３に示すＥＣＬレベル出
力回路を具体化したアナログ制御型ＥＣＬ出力回路の実
施例を示す。この実施例はインピーダンス設定回路１７
ｂと、前記第八の実施例と同一構成の出力インピーダン
ス生成回路１８ａとから構成される。

【０１８０】インピーダンス設定回路１７ｂは、Ｐチャ
ネルＭＯＳトランジスタＴr110, Ｔr111及びＮチャネル
ＭＯＳトランジスタＴr112, Ｔr113, Ｔr114とからカレ
ントミラー回路が構成される。前記トランジスタＴr114
は電流源として動作する。

【０１８１】前記トランジスタＴr112のゲートには、Ｅ
ＣＬレベルの中間レベルである−１．３Ｖの基準電圧が
入力される。前記トランジスタＴr113のドレインはＮチ
ャネルＭＯＳトランジスタＴr115，Ｔr123のゲートに接
続される。

【０１８２】前記トランジスタＴr115のソースは電源Ｖ
EEに接続され、ドレインは抵抗Ｒ２２，Ｒ２３を介して
電源Ｖccに接続される。前記抵抗Ｒ２２は１６．７５
Ω、抵抗Ｒ２３は４５Ωに設定される。

【０１８３】従って、このようなカレントミラー回路の
動作により、トランジスタＴr112，Ｔr113のゲート電位
が−１．３Ｖで等しくなるように動作する。Ｐチャネル
ＭＯＳトランジスタＴr117, Ｔr118及びＮチャネルＭＯ
ＳトランジスタＴr119, Ｔr120, Ｔr116とからカレント
ミラー回路が構成される。前記トランジスタＴr116は電
流源として動作する。

【０１８４】前記トランジスタＴr119のゲートは、前記
抵抗Ｒ２２，Ｒ２３間のノードＮ１２に接続される。ノ
ードＮ１２はトランジスタＴr113のゲート電位と抵抗Ｒ
２２，Ｒ２３の抵抗比により、ＥＣＬレベルのＨレベル
の出力基準電圧ＶRHに設定される。

【０１８５】前記トランジスタＴr119のドレイン電位
は、ＰチャネルＭＯＳトランジスタＴr121及び出力イン
ピーダンス生成回路１８ａのトランジスタＴr101のゲー
トに制御信号ＶHCとして入力される。

【０１８６】前記トランジスタＴr121のソースは電源Ｖ
ccに接続され、ドレインはＰチャネルＭＯＳトランジス
タＴr122のソースに接続される。前記トランジスタＴr1
22のドレイン、すなわちノードＮ１３は抵抗Ｒ２４を介
して電源Ｖccに接続され、抵抗Ｒ２５を介して前記トラ
ンジスタＴr123のドレイン接続される。前記トランジス
タＴr122のゲート及び前記トランジスタＴr123のソース
は電源ＶEEに接続される。また、ノードＮ１３は前記ト
ランジスタＴr120のゲートに接続される。

【０１８７】前記抵抗Ｒ２４は３００Ωであり、前記抵
抗Ｒ２５は抵抗Ｒ２２と同一の１６．７５Ωに設定され
る。このように構成されたＥＣＬレベル出力回路は、ノ
ードＮ１２，Ｎ１３が同電位となるように動作する。そ
して、抵抗Ｒ２４とトランジスタＴr121，Ｔr122との合
成抵抗が４５Ωとなるように制御信号ＶHCが決定され
る。

【０１８８】このような動作により、前記第八の実施例
と同様に、データＤがＬレベルとなると、抵抗Ｒ１７及
びトランジスタＴr101，Ｔr102の合成抵抗と、終端抵抗
Ｒｅとの抵抗比により、出力信号Ｄout はＥＣＬレベル
のＨレベルの出力基準電圧ＶRHと等しくなる。また、デ
ータＤがＨレベルとなると、抵抗Ｒ１７と終端抵抗Ｒｅ
との抵抗比により、出力信号Ｄout はＥＣＬレベルのＬ
レベルの出力基準電圧ＶRLとなる。従って、前記第八の
実施例と同様な効果を得ることができる。 （第十の実施例）図２０は、図４に示すＥＣＬレベル出
力回路を具体化したアナログ制御型ＥＣＬレベル出力回
路の実施例を示す。この実施例はインピーダンス設定回
路１７ｃと、出力インピーダンス生成回路１８ｂとから
構成される。

【０１８９】前記出力インピーダンス生成回路１８ｂ
は、電源Ｖccと出力端子Ｔo との間にＰチャネルＭＯＳ
トランジスタＴr123が接続され、電源Ｖccと出力端子Ｔ
o との間にＰチャネルＭＯＳトランジスタＴr124，Ｔr1
25が直列に接続される。

【０１９０】前記トランジスタＴr123のゲートにはイン
ピーダンス設定回路１７ｃから出力される制御信号ＶLC
が入力され、トランジスタＴr124のゲートにはインピー
ダンス設定回路１７ｃから出力される制御信号ＶHCが入
力される。また、前記トランジスタＴr125のゲートには
データＤが入力される。

【０１９１】このように構成された出力インピーダンス
生成回路１８ｂは、データＤがＨレベルとなると、トラ
ンジスタＴr123と終端抵抗Ｒｅとの抵抗比により、ＥＣ
ＬレベルのＬレベルの出力基準電圧ＶRLが出力端子Ｔo
から出力信号Ｄout として出力される。また、データＤ
がＬレベルとなると、トランジスタＴr123, Ｔr124,Ｔr
125の合成抵抗と終端抵抗Ｒｅとの抵抗比により、ＥＣ
ＬレベルのＨレベルの出力基準電圧ＶRHが出力端子Ｔo
から出力信号Ｄout として出力される。

【０１９２】前記インピーダンス設定回路１７ｃは、ト
ランジスタＴr126〜Ｔr130でカレントミラー回路が構成
され、このカレントミラー回路は前記第八の実施例の初
段のカレントミラー回路と同様に動作する。

【０１９３】電源Ｖccと電源ＶEEとの間には、抵抗Ｒ２
６〜Ｒ２９とＮチャネルＭＯＳトランジスタＴr131が直
列に接続され、同トランジスタＴr131のゲートは前記ト
ランジスタＴr127のドレインに接続されて、電流源とし
て動作する。

【０１９４】前記抵抗Ｒ２６は１６５．７４Ω、抵抗Ｒ
２７は６１．６６Ω、抵抗Ｒ２８は７２．５９Ω、抵抗
Ｒ２９は５０Ωに設定される。前記抵抗Ｒ２７，Ｒ２８
間のノードＮ１４は、前記カレントミラー回路の動作に
より、−１．３Ｖとなる。

【０１９５】トランジスタＴr132〜Ｔr136でカレントミ
ラー回路が構成され、前記トランジスタＴr134のゲート
は、前記抵抗Ｒ２８，Ｒ２９間のノードＮ１５に接続さ
れる。

【０１９６】前記トランジスタＴr135のゲート、すなわ
ちノードＮ１７はＰチャネルＭＯＳトランジスタＴr137
を介して電源Ｖccに接続され、抵抗Ｒ３０及びＮチャネ
ルＭＯＳトランジスタＴr138を介して電源ＶEEに接続さ
れる。前記抵抗Ｒ３０は５０Ωに設定される。トランジ
スタＴr138はそのゲートが前記トランジスタＴr127のド
レインに接続されて、電流源として動作する。

【０１９７】このカレントミラー回路では、ノードＮ１
５とノード１７とが同電位となるように動作し、ノード
Ｎ１５はノードＮ１４と抵抗Ｒ２８，Ｒ２９の抵抗比に
より、ＥＣＬレベルの出力基準電圧ＶRLに設定される。

【０１９８】そして、ノードＮ１７が出力基準電圧ＶRL
となるようにトランジスタＴr137にドレイン電流が流
れ、そのときのトランジスタＴr137のゲート電位が制御
信号ＶLCとして、前記出力インピーダンス生成回路１８
ｂのトランジスタＴr123のゲートに出力される。

【０１９９】トランジスタＴr139〜Ｔr143でカレントミ
ラー回路が構成され、前記トランジスタＴr141のゲート
は、前記抵抗Ｒ２６，Ｒ２７間のノードＮ１６に接続さ
れる。

【０２００】ノードＮ１６は、ノードＮ１４の電位と、
抵抗Ｒ２６、抵抗Ｒ２７の抵抗比により、ＥＣＬレベル
のＨレベルの出力基準電圧ＶRHに設定される。そして、
カレントミラー回路の動作により、ノードＮ１６と前記
トランジスタＴr142のゲート電位であるノードＮ１８と
は同電位となる。

【０２０１】前記ノードＮ１８は抵抗Ｒ３１とＮチャネ
ルＭＯＳトランジスタＴr146を介して電源ＶEEに接続さ
れる。前記抵抗Ｒ３１は５０Ωに設定され、前記トラン
ジスタＴr146はそのゲートが前記トランジスタＴr127の
ドレインに接続されて電流源として動作する。なお、電
流源として動作する前記トランジスタＴr131, Ｔr138,
Ｔr146はそのサイズ比を１９：１９：７０として、各ノ
ードＮ１４〜Ｎ１８の電位が所定値となるように調整し
ている。

【０２０２】前記ノードＮ１８は、ＰチャネルＭＯＳト
ランジスタＴr145，Ｔr144を介して電源Ｖccに接続さ
れ、ＰチャネルＭＯＳトランジスタＴr147を介して電源
Ｖccに接続される。

【０２０３】前記トランジスタＴr145のゲートは電源Ｖ
EEに接続され、前記トランジスタＴr144のゲートは前記
トランジスタＴr139のドレインに接続され、前記トラン
ジスタＴr147のゲートには前記制御信号ＶLCが入力され
る。

【０２０４】そして、トランジスタＴr145, Ｔr144, Ｔ
r147の合成抵抗が抵抗Ｒ２６の抵抗値と同一となるよう
に動作し、そのときのトランジスタＴr144のゲート電位
が制御信号ＶHCとして、前記出力インピーダンス生成回
路１８ｂのトランジスタＴr124のゲートに入力される。

【０２０５】このような構成により、データＤがＬレベ
ルとなると、トランジスタＴr123〜Ｔr125の合成抵抗
と、終端抵抗Ｒｅとの抵抗比により、出力信号Ｄout は
ＥＣＬレベルのＨレベルの出力基準電圧ＶRHとなる。ま
た、データＤがＨレベルとなると、トランジスタＴr123
と終端抵抗Ｒｅとの抵抗比により、出力信号Ｄout はＥ
ＣＬレベルのＬレベルの出力基準電圧ＶRLとなる。従っ
て、前記第八の実施例と同様な効果を得ることができ
る。 （第十一の実施例）図２１は、図２０に示す第十の実施
例のＥＣＬレベル出力回路を一部変更したものである。

【０２０６】すなわち、第十の実施例の出力インピーダ
ンス生成回路１８ｂのＰチャネルＭＯＳトランジスタＴ
r123と、インピーダンス設定回路１７ｃのＰチャネルＭ
ＯＳトランジスタＴr137，Ｔr147をそれぞれＮチャネル
ＭＯＳトランジスタＴr148，Ｔr149，Ｔr150に置き換え
て、インピーダンス設定回路１７ｄ、出力インピーダン
ス生成回路１８ｃを構成している。

【０２０７】そして、インピーダンス設定回路１７ｄ
と、出力インピーダンス生成回路１８ｃの動作を整合さ
せるために、トランジスタＴr148，Ｔr149のゲートをト
ランジスタＴr133のドレインに接続している。このよう
な構成により、前記第十の実施例と同様な効果を得るこ
とができる。 （第十二の実施例）図２２は、図６に示すＥＣＬレベル
出力回路を具体化したアナログ制御型ＥＣＬ出力回路の
実施例を示す。この実施例はインピーダンス設定回路１
７ｅと、出力インピーダンス生成回路１８ｄとから構成
される。

【０２０８】出力インピーダンス生成回路１８ｄは、電
源Ｖccと電源ＶEEとの間にＰチャネルＭＯＳトランジス
タＴr151，Ｔr152及びＮチャネルＭＯＳトランジスタＴ
r153，Ｔr154が直列に接続される。

【０２０９】前記トランジスタＴr151のゲートにはイン
ピーダンス設定回路１７ｅから制御信号ＶHCが入力さ
れ、前記トランジスタＴr154のゲートにはインピーダン
ス設定回路１７ｅから制御信号ＶLCが入力される。

【０２１０】前記トランジスタＴr152，Ｔr153のゲート
にはデータＤが入力される。前記トランジスタＴr152，
Ｔr153はスイッチ回路として動作し、データＤがＨレベ
ルとなると、トランジスタＴr152がオフされ、トランジ
スタＴr153がオンされる。また、データＤがＬレベルと
なると、トランジスタＴr152がオンされ、トランジスタ
Ｔr153がオフされる。

【０２１１】また、前記トランジスタＴr152，Ｔr153の
ドレインに出力端子Ｔo が接続され、同出力端子Ｔo は
終端抵抗Ｒｅを介して−１．３Ｖの終端電源ＶTTに接続
される。

【０２１２】このような構成により、データＤがＬレベ
ルとなると、トランジスタＴr151と終端抵抗Ｒｅとの抵
抗比により、ＥＣＬレベルのＨレベルの出力基準電圧Ｖ
RHが出力信号Ｄout として出力される。

【０２１３】また、データＤがＨレベルとなると、トラ
ンジスタＴr154と終端抵抗Ｒｅとの抵抗比により、ＥＣ
ＬレベルのＬレベルの出力基準電圧ＶRLが出力信号Ｄou
t として出力される。

【０２１４】前記インピーダンス設定回路１７ｅは、ト
ランジスタＴr155〜Ｔr159でカレントミラー回路が構成
され、前記トランジスタＴr157のゲートに−１．３Ｖが
入力される。従って、このカレントミラー回路は前記ト
ランジスタＴr157のゲート電位であるノードＮ１９が−
１．３Ｖとなるように動作する。前記トランジスタＴr1
59のゲートは電源Ｖccに接続され、同トランジスタＴr1
59は電流源として動作する。

【０２１５】前記ノードＮ１９は、抵抗Ｒ３２を介して
電源Ｖccに接続され、抵抗Ｒ３３及びＮチャネルＭＯＳ
トランジスタＴr160, Ｔr161を介して電源ＶEEに接続さ
れる。前記抵抗Ｒ３２は１５６．６３Ωに設定され、前
記抵抗Ｒ３３は５０Ωに設定される。

【０２１６】前記トランジスタＴr160のゲートは電源Ｖ
ccに接続され、前記出力インピーダンス生成回路１８ｄ
のトランジスタＴr153と同等のオン抵抗を生成する状態
で常時オンされる。

【０２１７】前記トランジスタＴr161のゲートには、前
記トランジスタＴr156のドレイン電位である前記制御信
号ＶLCが入力される。このような構成により、トランジ
スタＴr161にノードＮ１９が終端電源ＶTTである−１．
３Ｖとなるようなドレイン電流を流す制御信号ＶLCが前
記トランジスタＴr154のゲートに入力される。

【０２１８】トランジスタＴr166〜Ｔr170でカレントミ
ラー回路が構成され、前記トランジスタＴr169のゲート
に−１．３Ｖが入力される。従って、このカレントミラ
ー回路は前記トランジスタＴr168のゲート電位であるノ
ードＮ２０が−１．３Ｖとなるように動作する。前記ト
ランジスタＴr170のゲートは電源Ｖccに接続され、同ト
ランジスタＴr170は電流源として動作する。

【０２１９】前記ノードＮ２０は、抵抗Ｒ３４及びＰチ
ャネルＭＯＳトランジスタＴr163,Ｔr162を介して電源
Ｖccに接続され、抵抗Ｒ３５及びＮチャネルＭＯＳトラ
ンジスタＴr164, Ｔr165を介して電源ＶEEに接続され
る。前記抵抗Ｒ３４は５０Ωに設定され、前記抵抗Ｒ３
５は４２．４７Ωに設定される。

【０２２０】前記トランジスタＴr164のゲートは電源Ｖ
ccに接続され、前記出力インピーダンス生成回路１８ｄ
のトランジスタＴr153と同等のオン抵抗を有する状態で
常時オンされる。

【０２２１】前記トランジスタＴr165のゲートには、前
記トランジスタＴr156のドレイン電位である前記制御信
号ＶLCが入力される。前記トランジスタＴr163のゲート
は電源ＶEEに接続され、前記出力インピーダンス生成回
路１８ｄのトランジスタＴr152と同等のオン抵抗を生成
する状態で常時オンされる。

【０２２２】前記トランジスタＴr162のゲートには、前
記トランジスタＴr167のドレイン電位である前記制御信
号ＶHCが入力される。前記トランジスタＴr161, Ｔr160
のサイズと、前記トランジスタＴr162, Ｔr163のサイズ
の比は、８３：７０．５に設定され、各ノードＮ１９，
Ｎ２０の電位が所定値となるように調整している。

【０２２３】このような構成により、ノードＮ２０が終
端電源ＶTTである−１．３Ｖとなるようにトランジスタ
Ｔr162にドレイン電流を流す制御信号ＶHCが、前記トラ
ンジスタＴr151のゲートに入力され、このときトランジ
スタＴr163のドレイン電位がＥＣＬレベルのＨレベルの
出力基準電圧ＶRHとなるように設定される。

【０２２４】従って、データＤがＬレベルとなると、ト
ランジスタＴr151と終端抵抗Ｒｅとの抵抗比によりＥＣ
ＬレベルのＨレベルの出力基準電圧ＶRHが出力信号Ｄou
t として出力される。また、データＤがＨレベルとなる
と、トランジスタＴr154と終端抵抗Ｒｅとの抵抗比によ
りＥＣＬレベルのＬレベルの出力基準電圧ＶRLが出力信
号Ｄout として出力される。

【０２２５】なお、前記デジタル制御型ＥＣＬレベル出
力回路の制御回路では、コンパレータ及びカウンタ回路
に基づいて、出力基準電圧に基づくインピーダンス設定
信号を生成したが、アナログ電圧である出力基準電圧を
Ａ／Ｄ変換器でデジタル信号に変換してインピーダンス
設定信号を生成する構成としてもよい。

【０２２６】なお、前記各実施例において使用される抵
抗を、温度変化による抵抗値の変動が少ないポリシリコ
ンで生成すれば、さらに温度特性に優れたＥＣＬレベル
出力回路を構成することができる。

【０２２７】上記実施例から把握できる請求項以外の技
術思想について、以下にその効果とともに記載する。 （１）請求項９において、前記インピーダンス設定回路
には、コンパレータの出力信号がクロック信号毎にＨレ
ベルとＬレベルとの間で変化するときラッチ信号を生成
してカウンタ回路に出力するラッチ信号生成回路と、前
記ラッチ信号に基づいてカウンタ回路から出力されるカ
ウントデータをラッチして、インピーダンス設定信号と
して出力する出力ラッチ回路とを備えた。電位生成回路
で生成される電位がＥＣＬレベルの出力基準電圧に収束
したとき、インピーダンス設定信号が安定化させること
ができる。

【０２２８】（２）請求項１０において、前記インピー
ダンス設定回路は、出力基準電圧を抵抗分割により生成
し、その出力基準電圧に基づいて動作するカレントミラ
ー回路で、出力基準電圧に基づくインピーダンス設定信
号を生成する。アナログ信号のインピーダンス設定信号
を安定して生成することができる。

【０２２９】

【発明の効果】以上詳述したように、請求項１及び２の
発明では、汎用性及び互換性に優れ、かつ安定したＥＣ
Ｌレベルの出力信号を出力するＥＣＬレベル出力回路を
提供することができる。

【０２３０】請求項３〜６の発明では、前記効果に加え
てＥＣＬレベル出力回路のコストを低減することができ
る。請求項７〜９の発明では、前記効果に加えてＥＣＬ
レベル出力回路を構成する電流制御回路のインピーダン
スを細かく調整することができる。

【０２３１】請求項１０の発明では、前記効果に加えて
ＥＣＬレベル出力回路を構成する電流制御回路の構成を
簡略化することができる。

【図面の簡単な説明】

【図１】 本発明の原理説明図である。

【図２】 実施例の基本的構成を示す回路図である。

【図３】 実施例の基本的構成を示す回路図である。

【図４】 実施例の基本的構成を示す回路図である。

【図５】 実施例の基本的構成を示す回路図である。

【図６】 実施例の基本的構成を示す回路図である。

【図７】 実施例の基本的構成を示す回路図である。

【図８】 第一の実施例を示す回路図である。

【図９】 制御回路を示す回路図である。

【図１０】出力ラッチ回路を示す回路図である。

【図１１】第二の実施例を示す回路図である。

【図１２】第三の実施例を示す回路図である。

【図１３】第四の実施例を示す回路図である。

【図１４】第五の実施例を示す回路図である。

【図１５】第六の実施例のインピーダンス設定回路を示
す回路図である。

【図１６】第六の実施例のインピーダンス生成回路を示
す回路図である。

【図１７】第七の実施例を示す回路図である。

【図１８】第八の実施例を示す回路図である。

【図１９】第九の実施例を示す回路図である。

【図２０】第十の実施例を示す回路図である。

【図２１】第十一の実施例を示す回路図である。

【図２２】第十二の実施例を示す回路図である。

【図２３】第一の従来例を示す回路図である。

【図２４】第二の従来例を示す回路図である。

【図２５】第三の従来例を示す回路図である。

【符号の説明】

２１ インピーダンス設定回路 ２２ 電流制御回路 Ｖc インピーダンス設定信号 Ｉo 出力電流 Ｔo 出力端子 Ｄout 出力信号 Ｒｅ 終端抵抗 ＶTT 終端電源

Claims (10)

【特許請求の範囲】
1. 【請求項１】 出力端子に終端抵抗を介して終端電源を
   接続し、前記終端抵抗に流す出力電流に基づいて前記出
   力端子にＥＣＬレベルの出力信号を出力するＥＣＬレベ
   ル出力回路であって、 前記ＥＣＬ出力回路は、 インピーダンス設定信号に基づいてインピーダンスを調
   整することにより、ＥＣＬレベルの出力信号を生成する
   出力電流を前記出力端子を介して前記終端抵抗に流す電
   流制御回路と、 あらかじめ設定されたＥＣＬレベルの出力基準電圧に基
   づいて前記インピーダンス設定信号を生成して、前記電
   流制御回路に出力するインピーダンス設定回路とを備え
   たことを特徴とするＥＣＬレベル出力回路。
2. 【請求項２】 請求項１において、前記電流制御回路
   は、ＥＣＬレベルのＬレベルの出力信号を生成するため
   の第一の電流制御回路と、ＥＣＬレベルのＨレベルの出
   力信号を生成するための第二の電流制御回路と、入力さ
   れるデータに基づいて前記第一及び第二の電流制御回路
   のいずれかを前記出力端子に接続するスイッチ回路とを
   備えたことを特徴とするＥＣＬレベル出力回路。
3. 【請求項３】 請求項２において、第一の電流制御回路
   は、固定抵抗で構成し、第二の電流制御回路は前記固定
   抵抗と、前記スイッチ回路の閉路に基づいて前記固定抵
   抗に並列に接続されるＭＯＳトランジスタで構成し、前
   記ＭＯＳトランジスタのゲートに該ＭＯＳトランジスタ
   のオン抵抗を調整するインピーダンス設定信号を入力し
   たことを特徴とする請求項１記載のＥＣＬレベル出力回
   路。
4. 【請求項４】 請求項２において、第一の電流制御回路
   は、第一のインピーダンス設定信号に基づいてオン抵抗
   が調整される第一のＭＯＳトランジスタで構成し、第二
   の電流制御回路は前記第一のＭＯＳトランジスタと、前
   記スイッチ回路の閉路に基づいて前記第一のＭＯＳトラ
   ンジスタに並列に接続される第二のＭＯＳトランジスタ
   とで構成し、前記第二のＭＯＳトランジスタのゲートに
   該第二のＭＯＳトランジスタのオン抵抗を調整する第二
   のインピーダンス設定信号を入力したことを特徴とする
   ＥＣＬレベル出力回路。
5. 【請求項５】 請求項２において、第一の電流制御回路
   は、第一のインピーダンス設定信号に基づいてオン抵抗
   が調整される第一のＭＯＳトランジスタで構成し、第二
   の電流制御回路は、第二のインピーダンス設定信号に基
   づいてオン抵抗が調整される第二のＭＯＳトランジスタ
   で構成し、前記スイッチ回路で第一及び第二の電流制御
   回路のいずれかを前記出力端子に接続することを特徴と
   するＥＣＬレベル出力回路。
6. 【請求項６】 請求項２において、第一の電流制御回路
   は、第一のインピーダンス設定信号に基づいてオン抵抗
   が調整されるＭＯＳトランジスタで構成し、第二の電流
   制御回路は、第二のインピーダンス設定信号に基づいて
   オン抵抗が調整される前記ＭＯＳトランジスタで構成
   し、前記スイッチ回路で第一及び第二のインピーダンス
   設定信号のいずれかを前記ＭＯＳトランジスタに入力す
   ることを特徴とするＥＣＬレベル出力回路。
7. 【請求項７】 請求項３において、第二の電流制御回路
   を構成するＭＯＳトランジスタは、そのサイズが順次２
   倍となる複数のトランジスタで構成し、前記インピーダ
   ンス設定回路は前記出力基準電圧に基づいて２進信号を
   生成し、その２進信号をインピーダンス設定信号として
   前記各ＭＯＳトランジスタのゲートに出力することを特
   徴とするＥＣＬレベル出力回路。
8. 【請求項８】 請求項４〜６のいずれかにおいて、第一
   及び第二の電流制御回路を構成するＭＯＳトランジスタ
   は、そのサイズが順次２倍となる複数のトランジスタで
   構成し、前記インピーダンス設定回路は前記各ＭＯＳト
   ランジスタのゲートに入力される２進信号を前記出力基
   準電圧に基づいて生成してインピーダンス設定信号とし
   て出力することを特徴とするＥＣＬレベル出力回路。
9. 【請求項９】 請求項７，８のいずれかにおいて、前記
   インピーダンス設定回路は、前記第一及び第二の電流制
   御回路と同一構成の電位生成回路と、前記インピーダン
   ス設定信号の入力に基づいて前記電位生成回路で生成さ
   れる電位と前記出力基準電圧とを比較してその比較結果
   をＨレベル若しくはＬレベルの２値信号として出力する
   コンパレータと、前記コンパレータの出力信号とクロッ
   ク信号に基づいて２進信号をカウントアップあるいはカ
   ウントダウンして前記インピーダンス設定信号として出
   力するカウンタ回路とから構成したことを特徴とするＥ
   ＣＬレベル出力回路。
10. 【請求項１０】 請求項４〜６のいずれかにおいて、前
    記インピーダンス設定回路は、ＭＯＳトランジスタで構
    成したアナログ回路で、前記出力基準電圧に基づいて前
    記インピーダンス設定信号を生成し、前記電流制御回路
    は、前記インピーダンス設定信号の電位に基づいて前記
    ＭＯＳトランジスタのオン抵抗を調整することを特徴と
    するＥＣＬレベル出力回路。