JPH08201111A - 内挿装置 - Google Patents

Abstract

(57)【要約】 【目的】 エンコーダからの信号をＡ／Ｄ変換器でディ
ジタル信号に変換して内挿回路に供給するようになった
内挿装置において、Ａ／Ｄ変換器の出力ディジタル信号
の下位ビットのふらつきに因る精度の低下を防止するこ
と。 【構成】 変位検出器から供給されるアナログ信号をア
ナログ・ディジタル変換器Ａ／Ｄでディジタル信号に変
換し、このディジタル信号をディジタル・ローパス・フ
ィルタＤＦに供給し、そこで信号中の高周波成分、即
ち、下位ビットの変動を除去して、内挿回路ＩＰＬに供
給する。また、上記ディジタル・ローパス・フィルタの
後にヒステリシス回路を設けるとフィルタだけでは取り
除けなかった雑音を除去することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は例えば工作機械や産業機
械、精密測長、測角装置等に用いられるリニヤーエンコ
ーダやロータリーエンコーダの内挿装置に関する。

【０００２】

【従来の技術】リニヤーエンコーダやロータリーエンコ
ーダの内挿回路で１００分割以上の高内挿を得るには、
平衡変調器を用いて位相変調信号を得、内挿する方法
（特公平５−１８３６４号公報参照）、Ａ／Ｄ変換器と
ディジタルコンピュータとを組み合わせてａｒｃｔａｎ
（逆正接）を計算し内挿する方法、Ａ／Ｄ変換器とルッ
クアップ・テーブルによる内挿方法（特開昭４９−１０
６７４４号公報参照）、更には、専用の極座標変換ＩＣ
（ＤＰＳＰ１６３３０：１９８７年５月発売 英国プレ
シー社製）を使った内挿方法等がある。

【０００３】

【発明が解決しようとする課題】位相変調信号で内挿す
る場合、平衡変調するキャリア周波数の分割数倍もの比
較的高い周波数の内挿クロックが必要で高速のロジック
回路が必要になる。また、応答周波数が平衡変調するキ
ャリア周波数の±５％位までしか取れず高内挿高速応答
には不向きであった。

【０００４】Ａ／Ｄ変換器を使った内挿方法は下記のよ
うな欠点がある。即ち、Ａ／Ｄ変換器にヒステリシス特
性が無いため、エンコーダからの信号をＡ／Ｄ変換器に
入力した場合、Ａ／Ｄ変換器から出力されるディジタル
データはサンプル毎に下位数ビットが頻繁に変化し、そ
のため、内挿出力にバタツキが発生し、高次のノイズと
して出力されるので安定した内挿値が得られない。

【０００５】これを防止する対策として、頻繁に変化す
る下位ビットを使わず、安定している上位ビットだけを
使ったり、必要とする分割数の２倍以上の内挿を行い、
１分解能以下のヒステリシスを掛ける方法がとられてい
る。

【０００６】しかしながら、これらの方法は、必要とさ
れる分解能よりも高い分解能が要求されたり、コンピュ
ータでａｒｃｔａｎ（正弦波状アナログ信号の位相角の
逆正接）の計算を行い内挿する場合は、演算精度を上げ
る必要から、より高価な演算処理速度の速いＣＰＵが必
要となる。

【０００７】ルックアップ・デーブルを使う方式の場合
は、必要とされる分解能の容量より数倍の容量が要求さ
れる。また、高分解能のＡ／Ｄ変換器が必要になる。そ
うして、一般に高分解能のＡ／Ｄ変換器は変換速度が遅
く、かつ、高価であり、コストを考慮すると高内挿高速
応答には不向きであった。

【０００８】本発明は上述の従来の内挿装置の欠点を克
服して、簡単な回路で高分解能、且つ、高速の内挿回路
を得ることを目的とする。

【０００９】

【課題を解決するための手段】上述の課題を解決するた
めに、本発明によれば、変位検出器から得られる少なく
とも１つの周期性アナログ信号を内挿する内挿装置であ
って、変位検出器から供給される変位量の位置の関数と
して周期的に変化する振幅を有するアナログ信号をディ
ジタル信号に変換するＡ／Ｄ変換手段と、該ディジタル
信号の高周波成分を除去するディジタルフィルタと、該
ディジタルフィルタの出力が供給される内挿手段と、を
備えた内挿装置を提供する。

【００１０】この内挿装置においては、ディジタルフィ
ルタをマイクロコンピュータによって構成することがで
きる。また、この内挿装置においては、前記ディジタル
フィルタと前記内挿回路の間にヒステリシス回路を設け
るのが好ましい。更に、この内挿装置においては、前記
ディジタルフィルタと前記ヒステリシス回路をマイクロ
コンピュータで構成することができる。

【００１１】

【作用】本発明によれば、アナログ信号をディジタル信
号に変換して内挿回路に導くように構成された内挿装置
において、ディジタル信号の下位ビットのふらつきをデ
ィジタル・ローパス・フィルタによって除去するように
したので、Ａ／Ｄ変換器の分解能をフルに生かすことが
できるので、簡単な構成で高精度の内挿装置が得られ
る。

【００１２】また、ヒステリシス回路を設けることによ
り、ディジタル信号の下位ビットの変化を抑えているの
で、出力のバタツキを一層少なくすることができる。

【００１３】

【実施例】本発明の内挿装置は、Ａ／Ｄ変換器から得ら
れたデータを直接内挿回路（ルックアップ・テーブルや
極座標変換ＩＣ）に供給して内挿を行ったり、コンピュ
ータで内挿計算を行わず、Ａ／Ｄ変換器から得たデータ
を一端ディジタルフィルタを通して内挿する前のデータ
から高域のノイズ成分を除去するように構成する。

【００１４】更に、後述するヒステリシス回路で瞬間的
なデータの変動を押さえて、より安定したデータにして
内挿部に導くことを特徴としている。

【００１５】この種の装置において、Ａ／Ｄ変換器はそ
の入力が変化していなくても出力の下位数ビットが常時
ふらついている。例えばフルスケールが２Ｖｐ−ｐで８
ビットのＡ／Ｄ変換器だとすると１分解能あたり約８ｍ
Ｖの分解能があることになる。音声信号や映像信号など
では、こうした雑音の影響は信号全体の振幅値との割合
（Ｓ／Ｎ）によって決まり、しかも実効値で比較される
ため１分解能８ｍＶが問題視されることはあまりないが
エンコーダのような信号の場合はこの雑音が問題にな
る。

【００１６】エンコーダの信号をコンパレータで内挿す
る場合、出力値にふらつきが発生しないようにするた
め、約２０〜３０ｍＶのヒステリシスを掛ける。従っ
て、８ｍＶの分解能のＡ／Ｄ変換器とすると３〜４値つ
まり下位２ビットがふらつくことになる。

【００１７】このデータのふらつきをディジタルフィル
タを使って押さえ、ａｒｃｔａｎの計算による内挿や、
ルックアップ・テーブル等による内挿回路に導けばふら
つきのない安定した内挿信号が得られる。この実施例を
図１に示す。

【００１８】図１において、入力アナログ信号は、Ａ／
Ｄ変換器でディジタル信号に変換されてディジタルフィ
ルタ回路ＤＦに供給され、そこで濾波されて、高周波成
分が除かれた、つまり下位ビットが丸められたディジタ
ル信号とされて内挿回路ＩＰＬに送られる。

【００１９】ディジタルフィルタＤＦは基本的には、ロ
ーパスフィルタであり、単純な方法としては加算平均で
も良く、この場合特にハードウェア化し易いことは良く
知られている。図２は、ディジタルフィルタの一例を示
し、入力をシステムクロックに同期して遅延させた信号
を加算器で加算することによって構成することができ
る。

【００２０】又、当然のことであるが、ディジタルフィ
ルタ特性を得るにはコンピュータで計算して得てもよ
く、この場合は、必要に応じて色々なフィルタが構成で
きることは言うまでもない。なお、Ａ／Ｄ変換器のアナ
ログ入力にアナログフィルタを施してもＡ／Ｄ変換器の
ふらつきをおさえることはできない。

【００２１】図５は加算平均を求める動作フローを示し
たものである。このフローについて簡単に説明すると、
まず、ステップＳ１において計算がスタートし、Ｓ２で
メモリの先頭アドレスをｎ＝１とし、Ｓ３でアドレスｎ
のメモリ位置に新たなデータを入力する。ステップＳ４
で、アドレス１〜ｍまでのデータを加算する（但し、ｍ
段のデータ加算とする）。ステップＳ５で加算結果を出
力する。これによって、一回の動作を完了し、動作を終
了する時はステップＳ９に進んで終了する。

【００２２】動作が続行する時は、次のステップＳ６で
時間Ｔの遅延を行う。Ｓ７でｎ＝ｎ＋１の計算をする。
ステップＳ８でｎとｍの比較をして、もしｎがｍよりも
大きければステップＳ２に戻り、ｎ＝１として前述の動
作を繰り返す。ステップＳ８で、ｎがｍよりも大きくな
ければステップＳ３に戻り、加算を続行する。

【００２３】以上、ディジタルデータの加算平均につい
て説明したが、この計算により、データの平均化がおこ
なわれ、下位ビットの変化の少ないディジタル信号が得
られる。Ａ／Ｄ変換器から出力されるデータのバタツキ
は殆どホワイトノイズ成分なので、ディジタルフィルタ
を１６段の加算平均で行うとノイズ成分は１／１６とな
り４ビット幅のバタツキまでは、１ビット以下になり安
定したデータが得られる。

【００２４】通常、ディジタルフィルタは相当数のサン
プルが必要になり群遅延が長くなることが危惧される
が、今日では、ビデオ帯域のＡ／Ｄ変換器がホームビデ
オカメラのディジタル化が進んでいるため、比較的低価
格で高速のＡ／Ｄ変換器（２０Ｍｓｐｓ位まで）の入手
が可能である。これらのＡ／Ｄ変換器を使えば１６段の
加算平均のディジタルフィルタでも１μｓｅｃ以下の群
遅延を実現できエンコーダ等のアプリケーションでは殆
ど問題にならない。

【００２５】Ａ／Ｄ変換器の出力に含まれるノイズを除
去するには、本質的には、ディジタルフィルタだけで問
題はないが信号がＡ／Ｄ変換器の値の変わり目に位置す
ると１ビットの変化が頻繁に発生する。これもＡ／Ｄ変
換器にヒステリシス特性が無いことによるものである。

【００２６】このふらつきを押さえるのにヒステリシス
回路が使われるが、これは通常のコンパレータに帰還を
かけたアナログヒステリシスではなく、Ａ／Ｄ変換器、
ディジタルフィルタ後のディジタルデータに対して行う
ディジタルヒステリシスであり、このヒステリシス回路
を用いた内挿装置を図３に示す。

【００２７】図３の内挿装置において、入力アナログ信
号は、アナログ・ディジタル変換回路ＡＤＣにおいてデ
ィジタル信号に変換されてディジタル・フィルタＤＦに
供給され、このディジタル・フィルタで高周波成分が除
去された信号として、次段のヒステリシス回路ＨＹに供
給する。ヒステリシス回路ＨＹは信号の変化にヒステリ
シス特性を持たせるもので、下記に詳細な説明をする
が、この回路を通すことによって、急激な変化に対して
も安定したディジタル信号が得られる。こうして得られ
た信号が内挿回路ＩＰＬに供給され、精度の高い安定し
た内挿信号が得られる。

【００２８】図４は、ディジタル・ヒステリシス回路の
一例を示す。入力端子１には、ディジタルフィルタの出
力が供給され、この信号は減算器７の１入力Ａに印加さ
れるとともに、比較器４の入力Ｂおよび比較器５の入力
Ａに供給される。

【００２９】他方、入力端子２にはヒステリシス値が供
給され、この信号はセレクタ６に印加されるとともに、
加算器３の入力Ｂに印加される。このヒステリシス値は
ディジタル信号の下位何ビットが丸められるかによって
決まる値である。上記セレクタ６の他の入力Ｂには０が
印加されており、制御端子Ｓにハイ信号が与えられると
入力信号Ａを出力し、ロー信号が与えられると０信号を
出力するようになっている。

【００３０】セレクタ６の出力は上記減算器７の他の入
力Ｂに印加され、入力Ａに印加されている前述のフィル
タからの出力ディジタル信号との減算を行い、その差出
力をレジスタ回路（フリップフロップ）９に供給する。

【００３１】このレジスタ回路９の出力は、このディジ
タルヒステリシス回路の出力として出されるとともに、
比較器４の入力Ａに印加される。比較器４はレジスタ回
路９に蓄積されている値と、入力ディジタル信号との比
較を行う比較器で、レジスタに蓄積された値の方が入力
よりも大きければ（Ａ＞Ｂ），出力論理１を出して、Ｏ
Ｒ回路８を通してレジスタ回路９をイネーブルし、減算
器７からの信号を蓄積する。なお、この蓄積はシステム
クロックに同期して行われる。

【００３２】もし、レジスタ回路９からの信号が入力デ
ィジタル信号よりも小さければ比較器４の出力論理は０
で、レジスタ回路９にイネーブル信号を出さないので、
レジスタ回路９の内容はこのルートによって変更される
ことはない。

【００３３】他方、レジスタ回路９からの出力信号は、
加算器３の入力Ａに印加され、入力Ｂに印加されている
ヒステリシス値が加算され、その結果が比較回路５の入
力Ｂに印加される。比較回路５は、入力ディジタルデー
タと加算器３の出力とを比較して、入力ディジタル信号
の方が大きければ出力論理１を出し、セレクタ６にハイ
レベル信号を与えて、セレクタ６からヒステリシス値を
出力させる。

【００３４】減算器７は入力ディジタル信号から上記ヒ
ステリシス値を減算して減算後の信号をレジスタ回路９
に供給する。この時、比較器５の出力論理は１になって
いるのでＯＲ回路８を通してレジスタ回路９にイネーブ
ル信号が与えられており、従って、前述のヒステリシス
値の減算されたディジタル信号がレジスタ回路９に蓄積
される。

【００３５】もし、入力ディジタル信号がレジスタ回路
９に蓄積されている値にヒステリシスを加えたものより
小さければ比較器５の出力論理は０であるからレジスタ
回路は前回の値を保つ。

【００３６】図６は、この回路の動作フローの概略を示
したものである。先ず、ステップＳ１でスタートし、ス
テップＳ２で前回のデータと今回のデータを比較し、今
回のデータが前回のデータよりも小さければステップＳ
５に進んで、今回データを新たなデータとして保持す
る。

【００３７】もし、ステップＳ２で、今回データが前回
データよりも大きければステップＳ３に進んで、前回の
データにヒステリシスを加えた値と今回データとを比較
して、今回データの方が大きければ、ステップＳ４に進
んで、今回のデータからヒステリシスを減算する。

【００３８】このヒステリシスを減算した現在データ
は、ステップＳ５において、新たなデータとして保持さ
れ、ステップＳ６に進んで処理を終わる。ステップＳ３
において、今回データが前回データよりも大きくないと
判断されたときは、ステップＳ６に進んで処理を終了す
る。

【００３９】この例では、比較器と加算器、減算器、フ
リップフロップ（レジスタ回路）を用いて、１サンプル
毎に前回フリップフロップで保持されているデータと比
較し、今回のデータか小さい場合は、今回のデータを無
条件でフリップフロップで保持し、また、前回フリップ
フロップで保持されているデータにヒステリシス値を加
算した値と比較し今回のデータが大きい場合は、今回の
データからヒステリシス値を減じた値をフリップフロッ
プで保持し、ヒステリシス処理ができる。なお、このヒ
ステリシス回路もコンピュータを使ってソフトで実施す
ることができる。

【００４０】図７は、内挿回路への入力が多相信号の場
合のシステム構成を示している。同図に示すように、各
相の信号は別々にＡ／Ｄ変換し、ディジタルフィルタと
ヒステリシス回路を通してから内挿回路に供給される。
各相の信号に対する処理は前述の説明から明らかである
から、詳しい説明は省略する。

【００４１】図８は、多相信号に対して、Ａ／Ｄ変換
器、ディジタルフィルタ、ヒステリシス回路を共用し、
入力を切り替えて使用するようにした内挿装置のシステ
ム構成例である。各相のアナログ信号は、サンプリング
保持回路ＳＨ１〜ＳＨｎにおいてサンプル保持され、タ
イミング信号発生器ＴＧからの選択信号によってスイッ
チＳＷを動作させて、サンプリング保持回路ＳＨ１〜Ｓ
Ｈｎの内容を順次読み出して、Ａ／Ｄ変換器に供給しデ
ィジタル信号に変換してディジタルフィルタに送り、高
周波成分を除去して、ヒステリシス回路に送り、ヒステ
リシス処理された信号を対応するレジスタＲ１〜Ｒｎに
蓄積する。

【００４２】蓄積された各相の信号は並列に内挿回路に
供給され、そこで内挿した信号をつくって出力する。こ
のように、多相信号に対して、時分割多重処理を行え
ば、Ａ／Ｄ変換器、ディジタルフィルタ、ヒステリシス
回路の所用個数が少なくて済み、コストの低減をはかる
ことができる。

【００４３】

【発明の効果】本発明の内挿装置は、上述の構成を備え
ていることにより、出力信号のバタツキが小さくなり、
又は完全に除かれる。また、Ａ／Ｄ変換器の分解能を有
効に使うことができるので、従来の方法よりＡ／Ｄ変換
器のビット数を少なくすることができ、コストの低減を
はかることができる。又、従来の同種の装置と同等のＡ
／Ｄ変換器を使うとすれば、高分解能・高速応答が容易
に実現できる。

【図面の簡単な説明】

【図１】本発明の内挿装置の一例を示すシステム構成図
である。

【図２】本発明の内挿装置に適用可能なディジタルフィ
ルタの一例を示す回路図である。

【図３】本発明の内挿装置の他の例を示すシステム構成
図である。

【図４】本発明の内挿装置に適用されるヒステリシス回
路の一例の回路図である。

【図５】本発明の内挿装置に適用できる加算平均計算フ
ローを示すフローチャートである。

【図６】本発明の内挿装置に適用できるヒステリシスの
計算フローを示すフローチャートである。

【図７】本発明の内挿装置の他の例を示すシステム構成
図である。

【図８】本発明の内挿装置の更に他の例を示すシステム
構成図である。

【符号の説明】

ＩＮ 入力 ＯＵＴ 出力 Ａ／Ｄ Ａ／Ｄ変換器 ＩＰＬ 内挿回路

Claims (4)

【特許請求の範囲】
1. 【請求項１】 変位検出器から得られる少なくとも１つ
   の周期性アナログ信号を内挿する内挿装置であって、 変位検出器から供給される変位量の位置の関数として周
   期的に変化する振幅を有するアナログ信号をディジタル
   信号に変換するＡ／Ｄ変換手段と、 該ディジタル信号の高周波成分を除去するディジタルフ
   ィルタと、 該ディジタルフィルタの出力が供給される内挿手段と、
   を備えた内挿装置。
2. 【請求項２】 請求項１に記載の内挿装置において、デ
   ィジタルフィルタをマイクロコンピュータによって構成
   した内挿装置。
3. 【請求項３】 請求項１に記載の内挿装置において、前
   記ディジタルフィルタと前記内挿回路の間にヒステリシ
   ス回路を設けた内挿装置。
4. 【請求項４】 請求項３に記載の内挿装置において、前
   記ディジタルフィルタと前記ヒステリシス回路をマイク
   ロコンピュータで構成した内挿装置。