JPH08202533A - 除算処理装置 - Google Patents
除算処理装置Info
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- JPH08202533A JPH08202533A JP7007977A JP797795A JPH08202533A JP H08202533 A JPH08202533 A JP H08202533A JP 7007977 A JP7007977 A JP 7007977A JP 797795 A JP797795 A JP 797795A JP H08202533 A JPH08202533 A JP H08202533A
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Abstract
(57)【要約】
【目的】本発明は、２進数表現の被除数を、２進数表現
の除数で割り算するときの商を求める除算処理装置に関
し、除数が（２n −１）の値を持つときに、その商を高
速に求められるようにすることを目的とする。 【構成】被除数をｎビットを単位にして区画する区画手
段２と、区画手段２の区画するｎビット毎に、そのｎビ
ットデータの全下位ビットをゼロ値とするビット列を、
（２n −１）の値を持つ除数で割り算するときの商及び
剰余を発生する発生手段３と、発生手段３の発生する商
を加算する加算手段４と、発生手段３の発生する剰余を
加算することで、加算手段４の算出する加算値の桁上げ
値を算出する算出手段５とを備え、加算手段４の算出す
る加算値と、算出手段５の算出する桁上げ値とを加算す
ることで、被除数を（２n −１）の値を持つ除数で割り
算するときの商を求めるように構成する。
の除数で割り算するときの商を求める除算処理装置に関
し、除数が（２n −１）の値を持つときに、その商を高
速に求められるようにすることを目的とする。 【構成】被除数をｎビットを単位にして区画する区画手
段２と、区画手段２の区画するｎビット毎に、そのｎビ
ットデータの全下位ビットをゼロ値とするビット列を、
（２n −１）の値を持つ除数で割り算するときの商及び
剰余を発生する発生手段３と、発生手段３の発生する商
を加算する加算手段４と、発生手段３の発生する剰余を
加算することで、加算手段４の算出する加算値の桁上げ
値を算出する算出手段５とを備え、加算手段４の算出す
る加算値と、算出手段５の算出する桁上げ値とを加算す
ることで、被除数を（２n −１）の値を持つ除数で割り
算するときの商を求めるように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、２進数表現の被除数
を、２進数表現の除数で割り算するときの商を求める除
算処理装置に関し、特に、除数が（２n −１）の値を持
つときに、その商を高速に求められるようにする除算処
理装置に関する。
を、２進数表現の除数で割り算するときの商を求める除
算処理装置に関し、特に、除数が（２n −１）の値を持
つときに、その商を高速に求められるようにする除算処
理装置に関する。
【０００２】２進数で表される数値を３で割り算するこ
とが頻繁に行われている。例えば、立方根を求めるとき
には、この割り算処理を実行する必要がある。これか
ら、除数が３の値を持つ割り算処理を高速に実行できる
ようにする構成の構築が叫ばれている。
とが頻繁に行われている。例えば、立方根を求めるとき
には、この割り算処理を実行する必要がある。これか
ら、除数が３の値を持つ割り算処理を高速に実行できる
ようにする構成の構築が叫ばれている。
【０００３】
【従来の技術】除数が２n の値を持つときには、被除数
の仮数部分をｎビット右シフトしていくことで、割り算
処理を実行できることになるが、除数がそれ以外の値を
持つときには、このような簡単な操作で割り算処理を実
行することができず、部分剰余を算出していくことで割
り算処理を実行する構成の除算処理装置を用いている。
の仮数部分をｎビット右シフトしていくことで、割り算
処理を実行できることになるが、除数がそれ以外の値を
持つときには、このような簡単な操作で割り算処理を実
行することができず、部分剰余を算出していくことで割
り算処理を実行する構成の除算処理装置を用いている。
【０００４】これから、従来では、除数が３の場合に
は、この構成の除算処理装置を用いることで商を求める
方法を採っていた。
は、この構成の除算処理装置を用いることで商を求める
方法を採っていた。
【０００５】
【発明が解決しようとする課題】しかしながら、部分剰
余を算出していくことで割り算処理を実行する構成の除
算処理装置は、構成が複雑であることから商を高速に求
めることができない。
余を算出していくことで割り算処理を実行する構成の除
算処理装置は、構成が複雑であることから商を高速に求
めることができない。
【０００６】これから、従来技術に従っていると、被除
数を３で割り算する処理を高速に実行することができ
ず、これがために、立方根を高速に求めることができな
いという問題点があった。
数を３で割り算する処理を高速に実行することができ
ず、これがために、立方根を高速に求めることができな
いという問題点があった。
【０００７】本発明はかかる事情に鑑みてなされたもの
であって、除数が３のような（２n−１）の値を持つと
きに、被除数を除数で割り算するときの商を高速に求め
られるようにする新たな除算処理装置の提供を目的とす
る。
であって、除数が３のような（２n−１）の値を持つと
きに、被除数を除数で割り算するときの商を高速に求め
られるようにする新たな除算処理装置の提供を目的とす
る。
【０００８】
【課題を解決するための手段】図１に本発明の原理構成
を図示する。図中、１は本発明により構成される除算処
理装置であって、２進数表現の被除数を、２進数表現の
（２n −１）の値を持つ除数で割り算するときの商を求
めるものである。
を図示する。図中、１は本発明により構成される除算処
理装置であって、２進数表現の被除数を、２進数表現の
（２n −１）の値を持つ除数で割り算するときの商を求
めるものである。
【０００９】この除算処理装置１は、区画手段２と、発
生手段３と、加算手段４と、算出手段５とを備える。こ
の区画手段２は、被除数をｎビットを単位にして区画す
る。発生手段３は、区画手段２の区画するｎビット毎
に、そのｎビットデータの全下位ビットをゼロ値とする
ビット列を（２n −１）で割り算するときの商及び剰余
を発生する。加算手段４は、発生手段３の発生する商を
加算する。算出手段５は、発生手段３の発生する剰余を
加算することで、加算手段４の算出する加算値の桁上げ
値を算出する。
生手段３と、加算手段４と、算出手段５とを備える。こ
の区画手段２は、被除数をｎビットを単位にして区画す
る。発生手段３は、区画手段２の区画するｎビット毎
に、そのｎビットデータの全下位ビットをゼロ値とする
ビット列を（２n −１）で割り算するときの商及び剰余
を発生する。加算手段４は、発生手段３の発生する商を
加算する。算出手段５は、発生手段３の発生する剰余を
加算することで、加算手段４の算出する加算値の桁上げ
値を算出する。
【００１０】
【作用】被除数をｎビットを単位にして区画して、その
ｎビットデータの全下位ビットをゼロ値とするビット列
を生成する場合に、そのビット列を（２n −１）で割り
算するときの商及び剰余には、規定の規則性がある。
ｎビットデータの全下位ビットをゼロ値とするビット列
を生成する場合に、そのビット列を（２n −１）で割り
算するときの商及び剰余には、規定の規則性がある。
【００１１】例えば、除数が３である場合、すなわち、
「ｎ＝２」の例で説明するならば、被除数の仮数を２ビ
ットを単位にして区画して、その２ビットデータの全下
位ビットをゼロ値とするビット列を生成する場合に、そ
のビット列を３で割り算するときの商及び剰余は、図２
に示すようなものとなるが、この商は、２進数で表現す
ると図３に示すような規則性を持つ。
「ｎ＝２」の例で説明するならば、被除数の仮数を２ビ
ットを単位にして区画して、その２ビットデータの全下
位ビットをゼロ値とするビット列を生成する場合に、そ
のビット列を３で割り算するときの商及び剰余は、図２
に示すようなものとなるが、この商は、２進数で表現す
ると図３に示すような規則性を持つ。
【００１２】すなわち、２ビットデータが「１１」のと
きには、剰余は０となって、商は、被除数から切り出し
た２ビットの位置に「０１」を設定することで直ちに求
まり、２ビットデータが「０１」のときには、剰余は１
となって、商は、被除数から切り出した２ビットより下
位のビット列の内の偶数ビットに「１」を設定すること
で直ちに求まり、２ビットデータが「１０」のときに
は、剰余は２となって、商は、被除数から切り出した２
ビットより下位のビット列の内の奇数ビットに「１」を
設定することで直ちに求まる。
きには、剰余は０となって、商は、被除数から切り出し
た２ビットの位置に「０１」を設定することで直ちに求
まり、２ビットデータが「０１」のときには、剰余は１
となって、商は、被除数から切り出した２ビットより下
位のビット列の内の偶数ビットに「１」を設定すること
で直ちに求まり、２ビットデータが「１０」のときに
は、剰余は２となって、商は、被除数から切り出した２
ビットより下位のビット列の内の奇数ビットに「１」を
設定することで直ちに求まる。
【００１３】この規則性を利用して、区画手段２は、被
除数をｎビットを単位にして区画し、発生手段３は、区
画手段２の区画するｎビット毎に、そのｎビットデータ
の全下位ビットをゼロ値とするビット列を（２n −１）
で割り算するときの商及び剰余を発生する。
除数をｎビットを単位にして区画し、発生手段３は、区
画手段２の区画するｎビット毎に、そのｎビットデータ
の全下位ビットをゼロ値とするビット列を（２n −１）
で割り算するときの商及び剰余を発生する。
【００１４】この発生を受けて、加算手段４は、発生手
段３の発生する商を加算し、一方、算出手段５は、発生
手段３の発生する剰余を加算することで、加算手段４の
算出する加算値の桁上げ値を算出する。そして、例え
ば、加算手段４が、自手段の算出する加算値と、算出手
段５の算出する桁上げ値とを加算することで、最終的な
商を求めて出力する。
段３の発生する商を加算し、一方、算出手段５は、発生
手段３の発生する剰余を加算することで、加算手段４の
算出する加算値の桁上げ値を算出する。そして、例え
ば、加算手段４が、自手段の算出する加算値と、算出手
段５の算出する桁上げ値とを加算することで、最終的な
商を求めて出力する。
【００１５】このように、本発明によれば、除数が（２
n −１）の値を持つときに、被除数を除数で割り算する
ときの商を単純な加算処理により求めることができるよ
うになることから、その商を高速に求められるようにな
る。
n −１）の値を持つときに、被除数を除数で割り算する
ときの商を単純な加算処理により求めることができるよ
うになることから、その商を高速に求められるようにな
る。
【００１６】
【実施例】以下、実施例に従って本発明を詳細に説明す
る。図４に、本発明により構成される除算処理装置１の
一実施例を図示する。この実施例では、除数が３である
とともに、被除数が８ビットで表されることを想定して
いる。
る。図４に、本発明により構成される除算処理装置１の
一実施例を図示する。この実施例では、除数が３である
とともに、被除数が８ビットで表されることを想定して
いる。
【００１７】図中、１０は被除数レジスタであって、被
除数をラッチするもの、１１は選択回路であって、被除
数レジスタ１０にラッチされる被除数の持つ連続する２
ビットデータを順番に選択して出力するもの、１２は商
・剰余発生回路であって、選択回路１１の出力する２ビ
ットデータの全下位ビットをゼロ値とするビット列を３
で割り算するときの商及び剰余を発生するもの、１３は
加算回路であって、商・剰余発生回路１２の発生する商
を入力とする入力端子と、自回路の出力値を入力とする
入力端子とを持って、商・剰余発生回路１２の発生する
商を累積加算するものである。
除数をラッチするもの、１１は選択回路であって、被除
数レジスタ１０にラッチされる被除数の持つ連続する２
ビットデータを順番に選択して出力するもの、１２は商
・剰余発生回路であって、選択回路１１の出力する２ビ
ットデータの全下位ビットをゼロ値とするビット列を３
で割り算するときの商及び剰余を発生するもの、１３は
加算回路であって、商・剰余発生回路１２の発生する商
を入力とする入力端子と、自回路の出力値を入力とする
入力端子とを持って、商・剰余発生回路１２の発生する
商を累積加算するものである。
【００１８】１４は結果レジスタであって、加算回路１
３の出力する累積加算値をラッチするもの、１５は切替
回路であって、ゼロ値か結果レジスタ１４のラッチする
累積加算値のいずれか一方を選択して、加算回路１３に
入力するもの、１６は桁上げ回路であって、商・剰余発
生回路１２の発生する剰余を加算することで加算回路１
３に対して桁上げの指示・非指示を発行するもの、１７
はカウンタであって、４を計数値の初期値として、計数
値を１つずつディクリメントとしていくことで制御信号
αを生成するものである。
３の出力する累積加算値をラッチするもの、１５は切替
回路であって、ゼロ値か結果レジスタ１４のラッチする
累積加算値のいずれか一方を選択して、加算回路１３に
入力するもの、１６は桁上げ回路であって、商・剰余発
生回路１２の発生する剰余を加算することで加算回路１
３に対して桁上げの指示・非指示を発行するもの、１７
はカウンタであって、４を計数値の初期値として、計数
値を１つずつディクリメントとしていくことで制御信号
αを生成するものである。
【００１９】図２及び図３に示したように、被除数の仮
数を２ビットを単位にして区画して、その２ビットデー
タの全下位ビットをゼロ値とするビット列を生成する場
合に、そのビット列を３で割り算するときの商及び剰余
は、その２ビットデータが「１１」のときには、剰余は
０となって、商は、被除数から切り出した２ビットの位
置に「０１」を設定することで直ちに求まり、その２ビ
ットデータが「０１」のときには、剰余は１となって、
商は、被除数から切り出した２ビットより下位のビット
列の内の偶数ビットに「１」を設定することで直ちに求
まり、その２ビットデータが「１０」のときには、剰余
は２となって、商は、被除数から切り出した２ビットよ
り下位のビット列の内の奇数ビットに「１」を設定する
ことで直ちに求まることになる。
数を２ビットを単位にして区画して、その２ビットデー
タの全下位ビットをゼロ値とするビット列を生成する場
合に、そのビット列を３で割り算するときの商及び剰余
は、その２ビットデータが「１１」のときには、剰余は
０となって、商は、被除数から切り出した２ビットの位
置に「０１」を設定することで直ちに求まり、その２ビ
ットデータが「０１」のときには、剰余は１となって、
商は、被除数から切り出した２ビットより下位のビット
列の内の偶数ビットに「１」を設定することで直ちに求
まり、その２ビットデータが「１０」のときには、剰余
は２となって、商は、被除数から切り出した２ビットよ
り下位のビット列の内の奇数ビットに「１」を設定する
ことで直ちに求まることになる。
【００２０】すなわち、被除数の８ビットデータの持つ
２ビット区画を下位から順番に、区画ａ，区画ｂ，区画
ｃ，区画ｄと表すならば、図５に示すように、区画ａの
２ビットデータが「１１」であるときに、その全下位デ
ータをゼロ値とするビット列を３で割り算すると、「商
＝01，剰余＝０」となり、区画ｂの２ビットデータが
「１１」であるときに、その全下位データをゼロ値とす
るビット列を３で割り算すると、「商＝0100，剰余＝
０」となり、区画ｃの２ビットデータが「１１」である
ときに、その全下位データをゼロ値とするビット列を３
で割り算すると、「商＝010000，剰余＝０」となり、区
画ｄの２ビットデータが「１１」であるときに、その全
下位データをゼロ値とするビット列を３で割り算する
と、「商＝01000000，剰余＝０」となるという規則性が
ある。
２ビット区画を下位から順番に、区画ａ，区画ｂ，区画
ｃ，区画ｄと表すならば、図５に示すように、区画ａの
２ビットデータが「１１」であるときに、その全下位デ
ータをゼロ値とするビット列を３で割り算すると、「商
＝01，剰余＝０」となり、区画ｂの２ビットデータが
「１１」であるときに、その全下位データをゼロ値とす
るビット列を３で割り算すると、「商＝0100，剰余＝
０」となり、区画ｃの２ビットデータが「１１」である
ときに、その全下位データをゼロ値とするビット列を３
で割り算すると、「商＝010000，剰余＝０」となり、区
画ｄの２ビットデータが「１１」であるときに、その全
下位データをゼロ値とするビット列を３で割り算する
と、「商＝01000000，剰余＝０」となるという規則性が
ある。
【００２１】そして、区画ａの２ビットデータが「０
１」であるときに、その全下位ビットをゼロ値とするビ
ット列を３で割り算すると、「商＝00，剰余＝１」とな
り、区画ｂの２ビットデータが「０１」であるときに、
その全下位ビットをゼロ値とするビット列を３で割り算
すると、「商＝01，剰余＝１」となり、区画ｃの２ビッ
トデータが「０１」であるときに、その全下位ビットを
ゼロ値とするビット列を３で割り算すると、「商＝010
1，剰余＝１」となり、区画ｄの２ビットデータが「０
１」であるときに、その全下位ビットをゼロ値とするビ
ット列を３で割り算すると、「商＝010101，剰余＝１」
となるという規則性がある。
１」であるときに、その全下位ビットをゼロ値とするビ
ット列を３で割り算すると、「商＝00，剰余＝１」とな
り、区画ｂの２ビットデータが「０１」であるときに、
その全下位ビットをゼロ値とするビット列を３で割り算
すると、「商＝01，剰余＝１」となり、区画ｃの２ビッ
トデータが「０１」であるときに、その全下位ビットを
ゼロ値とするビット列を３で割り算すると、「商＝010
1，剰余＝１」となり、区画ｄの２ビットデータが「０
１」であるときに、その全下位ビットをゼロ値とするビ
ット列を３で割り算すると、「商＝010101，剰余＝１」
となるという規則性がある。
【００２２】そして、区画ａの２ビットデータが「１
０」であるときに、その全下位ビットをゼロ値とするビ
ット列を３で割り算すると、「商＝00，剰余＝２」とな
り、区画ｂの２ビットデータが「１０」であるときに、
その全下位ビットをゼロ値とするビット列を３で割り算
すると、「商＝10，剰余＝２」となり、区画ｃの２ビッ
トデータが「１０」であるときに、その全下位ビットを
ゼロ値とするビット列を３で割り算すると、「商＝101
0，剰余＝２」となり、区画ｄの２ビットデータが「１
０」であるときに、その全下位ビットをゼロ値とするビ
ット列を３で割り算すると、「商＝101010，剰余＝２」
となるという規則性がある。
０」であるときに、その全下位ビットをゼロ値とするビ
ット列を３で割り算すると、「商＝00，剰余＝２」とな
り、区画ｂの２ビットデータが「１０」であるときに、
その全下位ビットをゼロ値とするビット列を３で割り算
すると、「商＝10，剰余＝２」となり、区画ｃの２ビッ
トデータが「１０」であるときに、その全下位ビットを
ゼロ値とするビット列を３で割り算すると、「商＝101
0，剰余＝２」となり、区画ｄの２ビットデータが「１
０」であるときに、その全下位ビットをゼロ値とするビ
ット列を３で割り算すると、「商＝101010，剰余＝２」
となるという規則性がある。
【００２３】商・剰余発生回路１２は、選択回路１１か
ら被除数の２ビットデータが与えられると、この図５に
示す関係に従って、その２ビットデータの全下位ビット
をゼロ値とするビット列を３で割り算するときの商及び
剰余を発生する。
ら被除数の２ビットデータが与えられると、この図５に
示す関係に従って、その２ビットデータの全下位ビット
をゼロ値とするビット列を３で割り算するときの商及び
剰余を発生する。
【００２４】この発生処理は、図５の関係を管理する変
換テーブルを用意して、２ビットデータのデータパター
ンと、その区画位置とが与えられるときに、それらの情
報を検索キーにしてその変換テーブルを検索することで
実現できるが、論理回路を使って実現することも可能で
ある。
換テーブルを用意して、２ビットデータのデータパター
ンと、その区画位置とが与えられるときに、それらの情
報を検索キーにしてその変換テーブルを検索することで
実現できるが、論理回路を使って実現することも可能で
ある。
【００２５】この商・剰余発生回路１２の発生する商を
累積していくことで、被除数レジスタ１０にラッチされ
る被除数を３で割り算したときの商が求まることになる
が、商・剰余発生回路１２の発生する剰余の合計値が３
を超えるときには、その超えた分により発生する桁上げ
値をその累積値に加算していく必要がある。桁上げ回路
１６は、このために用意されるものである。
累積していくことで、被除数レジスタ１０にラッチされ
る被除数を３で割り算したときの商が求まることになる
が、商・剰余発生回路１２の発生する剰余の合計値が３
を超えるときには、その超えた分により発生する桁上げ
値をその累積値に加算していく必要がある。桁上げ回路
１６は、このために用意されるものである。
【００２６】この実施例では、選択回路１１は、最初
に、被除数の持つ区画ｄの２ビットデータを選択出力
し、続いて、被除数の持つ区画ｃの２ビットデータを選
択出力し、続いて、被除数の持つ区画ｂの２ビットデー
タを選択出力し、最後に、被除数の持つ区画ａの２ビッ
トデータを選択出力していく構成を採ることから、桁上
げ回路１６は、この選択出力に応じて商・剰余発生回路
１２により発生される剰余を受けて、新たに受け取った
剰余と、前回までの剰余の合計値とを加算することで新
たな剰余の合計値を求めて、それが３を超えるときに
は、加算回路１３に対して加算値を１つ補正していくこ
とを指示するとともに、合計値から３を引いたものを新
たな合計値とし、一方、それが３を超えないときには、
加算回路１３に対して補正を指示しないとともに、求め
た合計値をそのまま新たな合計値としていく処理を実行
する。
に、被除数の持つ区画ｄの２ビットデータを選択出力
し、続いて、被除数の持つ区画ｃの２ビットデータを選
択出力し、続いて、被除数の持つ区画ｂの２ビットデー
タを選択出力し、最後に、被除数の持つ区画ａの２ビッ
トデータを選択出力していく構成を採ることから、桁上
げ回路１６は、この選択出力に応じて商・剰余発生回路
１２により発生される剰余を受けて、新たに受け取った
剰余と、前回までの剰余の合計値とを加算することで新
たな剰余の合計値を求めて、それが３を超えるときに
は、加算回路１３に対して加算値を１つ補正していくこ
とを指示するとともに、合計値から３を引いたものを新
たな合計値とし、一方、それが３を超えないときには、
加算回路１３に対して補正を指示しないとともに、求め
た合計値をそのまま新たな合計値としていく処理を実行
する。
【００２７】すなわち、桁上げ回路１６は、商・剰余発
生回路１２の発生する剰余と、自回路の保持する前回ま
での剰余の合計値とを入力として、図６に示すような信
号処理を実行するのである。この信号処理は、図６の関
係を管理する変換テーブルを用意して、商・剰余発生回
路１２から剰余が与えられるときに、その剰余の値と、
前回までの剰余の合計値とを検索キーにしてその変換テ
ーブルを検索することで実現できるが、論理回路を使っ
て実現することも可能である。
生回路１２の発生する剰余と、自回路の保持する前回ま
での剰余の合計値とを入力として、図６に示すような信
号処理を実行するのである。この信号処理は、図６の関
係を管理する変換テーブルを用意して、商・剰余発生回
路１２から剰余が与えられるときに、その剰余の値と、
前回までの剰余の合計値とを検索キーにしてその変換テ
ーブルを検索することで実現できるが、論理回路を使っ
て実現することも可能である。
【００２８】次に、このように構成される実施例の動作
処理について詳細に説明する。ここで、説明の便宜上、
被除数レジスタ１０にセットされる被除数が「1001 111
1(=159) 」であることを想定する。
処理について詳細に説明する。ここで、説明の便宜上、
被除数レジスタ１０にセットされる被除数が「1001 111
1(=159) 」であることを想定する。
【００２９】本発明の除算処理装置１では、初期値とし
て４がセットされると、カウンタ１７は、選択回路１１
に対して、被除数レジスタ１０にラッチされる被除数の
持つ区画ｄの２ビットデータの選択出力を指示し、商・
剰余発生回路１２に対して、区画ｄの２ビットデータが
処理対象であることを指示し、切替回路１５に対して、
ゼロ値の選択出力を指示する。
て４がセットされると、カウンタ１７は、選択回路１１
に対して、被除数レジスタ１０にラッチされる被除数の
持つ区画ｄの２ビットデータの選択出力を指示し、商・
剰余発生回路１２に対して、区画ｄの２ビットデータが
処理対象であることを指示し、切替回路１５に対して、
ゼロ値の選択出力を指示する。
【００３０】この指示を受け取ると、選択回路１１は、
被除数の持つ区画ｄの２ビットデータである「１０」を
出力し、この出力を受けて、商・剰余発生回路１２は、
図５の変換関係に従って、「10 1010(=42)」という商
と、「２」という剰余を発生する。そして、この指示を
受け取ると、切替回路１５は、ゼロ値を選択して加算回
路１３に入力する。
被除数の持つ区画ｄの２ビットデータである「１０」を
出力し、この出力を受けて、商・剰余発生回路１２は、
図５の変換関係に従って、「10 1010(=42)」という商
と、「２」という剰余を発生する。そして、この指示を
受け取ると、切替回路１５は、ゼロ値を選択して加算回
路１３に入力する。
【００３１】この切替回路１５からの入力と、商・剰余
発生回路１２からの商入力を受けて、加算回路１３は、
この２つの入力値を加算することで、「10 1010(=42)」
を算出することになるが、このとき、桁上げ回路１６
が、前回までの剰余の合計値の０と、商・剰余発生回路
１２の発生する剰余の２とを受けて、図６の信号処理に
従って桁上げを発行しない構成を採るので、この算出値
「10 1010(=42)」を累積加算値としてそのまま結果レジ
スタ１４に格納する。そして、桁上げ回路１６は、図６
の信号処理に従って新たに２を保持する。
発生回路１２からの商入力を受けて、加算回路１３は、
この２つの入力値を加算することで、「10 1010(=42)」
を算出することになるが、このとき、桁上げ回路１６
が、前回までの剰余の合計値の０と、商・剰余発生回路
１２の発生する剰余の２とを受けて、図６の信号処理に
従って桁上げを発行しない構成を採るので、この算出値
「10 1010(=42)」を累積加算値としてそのまま結果レジ
スタ１４に格納する。そして、桁上げ回路１６は、図６
の信号処理に従って新たに２を保持する。
【００３２】続いて、カウンタ１７は、計数値を１つデ
ィクリメントすることで３を保持すると、選択回路１１
に対して、被除数レジスタ１０にラッチされる被除数の
持つ区画ｃの２ビットデータの選択出力を指示し、商・
剰余発生回路１２に対して、区画ｃの２ビットデータが
処理対象であることを指示し、切替回路１５に対して、
結果レジスタ１４の保持する累積加算値「10 1010(=4
2)」の選択出力を指示する。
ィクリメントすることで３を保持すると、選択回路１１
に対して、被除数レジスタ１０にラッチされる被除数の
持つ区画ｃの２ビットデータの選択出力を指示し、商・
剰余発生回路１２に対して、区画ｃの２ビットデータが
処理対象であることを指示し、切替回路１５に対して、
結果レジスタ１４の保持する累積加算値「10 1010(=4
2)」の選択出力を指示する。
【００３３】この指示を受け取ると、選択回路１１は、
被除数の持つ区画ｃの２ビットデータである「０１」を
出力し、この出力を受けて、商・剰余発生回路１２は、
図５の変換関係に従って、「0101(=5)」という商と、
「１」という剰余を発生する。そして、この指示を受け
取ると、切替回路１５は、結果レジスタ１４の保持する
「10 1010(=42)」を選択して加算回路１３に入力する。
被除数の持つ区画ｃの２ビットデータである「０１」を
出力し、この出力を受けて、商・剰余発生回路１２は、
図５の変換関係に従って、「0101(=5)」という商と、
「１」という剰余を発生する。そして、この指示を受け
取ると、切替回路１５は、結果レジスタ１４の保持する
「10 1010(=42)」を選択して加算回路１３に入力する。
【００３４】この切替回路１５からの入力と、商・剰余
発生回路１２からの商入力を受けて、加算回路１３は、
この２つの入力値を加算することで、「10 1111(=47)」
を算出することになるが、このとき、桁上げ回路１６
が、前回までの剰余の合計値の２と、商・剰余発生回路
１２の発生する剰余の１とを受けて、図６の信号処理に
従って桁上げ指示を発行する構成を採るので、この算出
値に１を加算することで、「11 0000(=48)」という累積
加算値を求めて結果レジスタ１４に格納する。そして、
桁上げ回路１６は、図６の信号処理に従って新たに０を
保持する。
発生回路１２からの商入力を受けて、加算回路１３は、
この２つの入力値を加算することで、「10 1111(=47)」
を算出することになるが、このとき、桁上げ回路１６
が、前回までの剰余の合計値の２と、商・剰余発生回路
１２の発生する剰余の１とを受けて、図６の信号処理に
従って桁上げ指示を発行する構成を採るので、この算出
値に１を加算することで、「11 0000(=48)」という累積
加算値を求めて結果レジスタ１４に格納する。そして、
桁上げ回路１６は、図６の信号処理に従って新たに０を
保持する。
【００３５】続いて、カウンタ１７は、計数値を１つデ
ィクリメントすることで２を保持すると、選択回路１１
に対して、被除数レジスタ１０にラッチされる被除数の
持つ区画ｂの２ビットデータの選択出力を指示し、商・
剰余発生回路１２に対して、区画ｂの２ビットデータが
処理対象であることを指示し、切替回路１５に対して、
結果レジスタ１４の保持する累積加算値「11 0000(=4
8)」の選択出力を指示する。
ィクリメントすることで２を保持すると、選択回路１１
に対して、被除数レジスタ１０にラッチされる被除数の
持つ区画ｂの２ビットデータの選択出力を指示し、商・
剰余発生回路１２に対して、区画ｂの２ビットデータが
処理対象であることを指示し、切替回路１５に対して、
結果レジスタ１４の保持する累積加算値「11 0000(=4
8)」の選択出力を指示する。
【００３６】この指示を受け取ると、選択回路１１は、
被除数の持つ区画ｂの２ビットデータである「１１」を
出力し、この出力を受けて、商・剰余発生回路１２は、
図５の変換関係に従って、「0100(=4)」という商と、
「０」という剰余を発生する。そして、この指示を受け
取ると、切替回路１５は、結果レジスタ１４の保持する
「11 0000(=48)」を選択して加算回路１３に入力する。
被除数の持つ区画ｂの２ビットデータである「１１」を
出力し、この出力を受けて、商・剰余発生回路１２は、
図５の変換関係に従って、「0100(=4)」という商と、
「０」という剰余を発生する。そして、この指示を受け
取ると、切替回路１５は、結果レジスタ１４の保持する
「11 0000(=48)」を選択して加算回路１３に入力する。
【００３７】この切替回路１５からの入力と、商・剰余
発生回路１２からの商入力を受けて、加算回路１３は、
この２つの入力値を加算することで、「11 0100(=52)」
を算出することになるが、このとき、桁上げ回路１６
が、前回までの剰余の合計値の０と、商・剰余発生回路
１２の発生する剰余の０とを受けて、図６の信号処理に
従って桁上げを発行しない構成を採るので、この算出値
「11 0100(=52)」を累積加算値としてそのまま結果レジ
スタ１４に格納する。そして、桁上げ回路１６は、図６
の信号処理に従って新たに０を保持する。
発生回路１２からの商入力を受けて、加算回路１３は、
この２つの入力値を加算することで、「11 0100(=52)」
を算出することになるが、このとき、桁上げ回路１６
が、前回までの剰余の合計値の０と、商・剰余発生回路
１２の発生する剰余の０とを受けて、図６の信号処理に
従って桁上げを発行しない構成を採るので、この算出値
「11 0100(=52)」を累積加算値としてそのまま結果レジ
スタ１４に格納する。そして、桁上げ回路１６は、図６
の信号処理に従って新たに０を保持する。
【００３８】続いて、カウンタ１７は、計数値を１つデ
ィクリメントすることで１を保持すると、選択回路１１
に対して、被除数レジスタ１０にラッチされる被除数の
持つ区画ａの２ビットデータの選択出力を指示し、商・
剰余発生回路１２に対して、区画ａの２ビットデータが
処理対象であることを指示し、切替回路１５に対して、
結果レジスタ１４の保持する累積加算値「11 0100(=5
2)」の選択出力を指示する。
ィクリメントすることで１を保持すると、選択回路１１
に対して、被除数レジスタ１０にラッチされる被除数の
持つ区画ａの２ビットデータの選択出力を指示し、商・
剰余発生回路１２に対して、区画ａの２ビットデータが
処理対象であることを指示し、切替回路１５に対して、
結果レジスタ１４の保持する累積加算値「11 0100(=5
2)」の選択出力を指示する。
【００３９】この指示を受け取ると、選択回路１１は、
被除数の持つ区画ａの２ビットデータである「１１」を
出力し、この出力を受けて、商・剰余発生回路１２は、
図５の変換関係に従って、「01(=1)」という商と、
「０」という剰余を発生する。そして、この指示を受け
取ると、切替回路１５は、結果レジスタ１４の保持する
「11 0100(=52)」を選択して加算回路１３に入力する。
被除数の持つ区画ａの２ビットデータである「１１」を
出力し、この出力を受けて、商・剰余発生回路１２は、
図５の変換関係に従って、「01(=1)」という商と、
「０」という剰余を発生する。そして、この指示を受け
取ると、切替回路１５は、結果レジスタ１４の保持する
「11 0100(=52)」を選択して加算回路１３に入力する。
【００４０】この切替回路１５からの入力と、商・剰余
発生回路１２からの商入力を受けて、加算回路１３は、
この２つの入力値を加算することで、「11 0101(=53)」
を算出することになるが、このとき、桁上げ回路１６
が、前回までの剰余の合計値の０と、商・剰余発生回路
１２の発生する剰余の０とを受けて、図６の信号処理に
従って桁上げを発行しない構成を採るので、この算出値
「11 0101(=53)」を累積加算値としてそのまま結果レジ
スタ１４に格納する。
発生回路１２からの商入力を受けて、加算回路１３は、
この２つの入力値を加算することで、「11 0101(=53)」
を算出することになるが、このとき、桁上げ回路１６
が、前回までの剰余の合計値の０と、商・剰余発生回路
１２の発生する剰余の０とを受けて、図６の信号処理に
従って桁上げを発行しない構成を採るので、この算出値
「11 0101(=53)」を累積加算値としてそのまま結果レジ
スタ１４に格納する。
【００４１】この処理に従って、「1001 1111(=159) 」
という被除数を３で割り算するときの商「「11 0101(=5
3)」が、結果レジスタ１４に格納されることになる。図
７に、以上に説明した除算処理過程を図示する。このよ
うに、本発明では、被除数を３で割り算するときの商を
単純な加算処理で求めるのである。
という被除数を３で割り算するときの商「「11 0101(=5
3)」が、結果レジスタ１４に格納されることになる。図
７に、以上に説明した除算処理過程を図示する。このよ
うに、本発明では、被除数を３で割り算するときの商を
単純な加算処理で求めるのである。
【００４２】この実施例の除算処理は、被除数が負の値
を示すときにもそのまま適用できる。すなわち、被除数
が負の値を示すときには、ビット反転して１を加算する
ことで、その被除数を絶対値に変換し、その絶対値表示
の被除数に対して、上述の除算処理を実行することで商
を求めて、それをビット反転して１を加算することで、
最終的な商を求めればよいのである。図８に、被除数が
「−９７」であるときのこの除算処理例を図示する。
を示すときにもそのまま適用できる。すなわち、被除数
が負の値を示すときには、ビット反転して１を加算する
ことで、その被除数を絶対値に変換し、その絶対値表示
の被除数に対して、上述の除算処理を実行することで商
を求めて、それをビット反転して１を加算することで、
最終的な商を求めればよいのである。図８に、被除数が
「−９７」であるときのこの除算処理例を図示する。
【００４３】実施例では、被除数を３で割り算するとき
の適用例に従って本発明を開示したが、本発明は除数が
３に限られるものではなく、除数が（２n −１）の値を
持つときに適用できるものである。
の適用例に従って本発明を開示したが、本発明は除数が
３に限られるものではなく、除数が（２n −１）の値を
持つときに適用できるものである。
【００４４】例えば、除数が７（ｎ＝３）の場合には、
「ｘｙｚ」という２進数表現の被除数を７で割り算する
ときの剰余と、「ｘｙｚ０００」という２進数表現の被
除数を７で割り算するときの剰余とは同じになるととも
に、後者の商は、 〔ｘ×２5 ＋ｙ×２4 ＋ｚ×２3 〕÷７＝〔ｘ×２2 ＋
ｙ×２1 ＋ｚ×２0 〕×〔７＋１〕÷７＝〔ｘ×２2 ＋
ｙ×２1 ＋ｚ×２0 〕＋〔ｘ×２2 ＋ｙ×２1 ＋ｚ×２
0 〕÷７ という関係式から分かるように、前者の商に、「ｘ×２
2 ＋ｙ×２1 ＋ｚ×２0」を加算するものであるという
規則性がある。これから、この規則性を使って、本発明
を適用することが可能になるのである。
「ｘｙｚ」という２進数表現の被除数を７で割り算する
ときの剰余と、「ｘｙｚ０００」という２進数表現の被
除数を７で割り算するときの剰余とは同じになるととも
に、後者の商は、 〔ｘ×２5 ＋ｙ×２4 ＋ｚ×２3 〕÷７＝〔ｘ×２2 ＋
ｙ×２1 ＋ｚ×２0 〕×〔７＋１〕÷７＝〔ｘ×２2 ＋
ｙ×２1 ＋ｚ×２0 〕＋〔ｘ×２2 ＋ｙ×２1 ＋ｚ×２
0 〕÷７ という関係式から分かるように、前者の商に、「ｘ×２
2 ＋ｙ×２1 ＋ｚ×２0」を加算するものであるという
規則性がある。これから、この規則性を使って、本発明
を適用することが可能になるのである。
【００４５】また、実施例では、２入力の加算回路１３
を使う構成を開示したが、本発明はこれに限られるもの
ではなく、３入力のＣＳＡや、４入力以上の加算回路を
使って、商・剰余発生回路１２の発生する商の累積加算
値を求めていく構成を採ってもよい。この構成を採る
と、少ないサイクル数で商を求めることができるように
なる。
を使う構成を開示したが、本発明はこれに限られるもの
ではなく、３入力のＣＳＡや、４入力以上の加算回路を
使って、商・剰余発生回路１２の発生する商の累積加算
値を求めていく構成を採ってもよい。この構成を採る
と、少ないサイクル数で商を求めることができるように
なる。
【００４６】
【発明の効果】以上説明したように、本発明によれば、
除数が（２n −１）の値を持つときに、被除数を除数で
割り算するときの商を単純な加算処理により求めること
ができるようになることから、その商を高速に求められ
るようになる。
除数が（２n −１）の値を持つときに、被除数を除数で
割り算するときの商を単純な加算処理により求めること
ができるようになることから、その商を高速に求められ
るようになる。
【図１】本発明の原理構成図である。
【図２】３で割り算するときの商及び剰余の説明図であ
る。
る。
【図３】３で割り算するときの商及び剰余の説明図であ
る。
る。
【図４】本発明の一実施例である。
【図５】商・剰余発生回路の発生する商及び剰余の説明
図である。
図である。
【図６】桁上げ回路の信号処理説明図である。
【図７】本発明の除算処理の説明図である。
【図８】本発明の除算処理の説明図である。
１ 除算処理装置 ２ 区画手段 ３ 発生手段 ４ 加算手段 ５ 算出手段
Claims (4)
- 【請求項１】 ２進数表現の被除数を、２進数表現の
（２n −１）の値を持つ除数で割り算するときの商を求
める除算処理装置であって、 被除数をｎビットを単位にして区画する区画手段と、 上記区画手段の区画するｎビット毎に、そのｎビットデ
ータの全下位ビットをゼロ値とするビット列を上記除数
で割り算するときの商及び剰余を発生する発生手段と、 上記発生手段の発生する商を加算する加算手段と、 上記発生手段の発生する剰余を加算することで、上記加
算手段の算出する加算値の桁上げ値を算出する算出手段
とを備え、 上記加算手段の算出する加算値と、上記算出手段の算出
する桁上げ値とを加算することで、被除数を上記除数で
割り算するときの商を求めるよう構成されることを、 特徴とする除算処理装置。 - 【請求項２】 請求項１記載の除算処理装置において、 加算手段は、発生手段の発生する商を順番に選択する構
成を採って、前回の選択時に求めた商の累積値と、今回
選択した商とを加算していくことで、発生手段の発生す
る商を加算していくよう処理することを、 特徴とする除算処理装置。 - 【請求項３】 請求項２記載の除算処理装置において、 加算手段は、２つ以上の商を加算対象として商を選択し
ていくよう処理することを、 特徴とする除算処理装置。 - 【請求項４】 請求項１、２又は３記載の除算処理装置
において、 加算手段は、発生手段の発生する商の加算処理と、この
加算処理により求まる加算値と算出手段の算出する桁上
げ値との加算処理という２つの加算処理を実行するよう
処理することを、 特徴とする除算処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7007977A JPH08202533A (ja) | 1995-01-23 | 1995-01-23 | 除算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7007977A JPH08202533A (ja) | 1995-01-23 | 1995-01-23 | 除算処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08202533A true JPH08202533A (ja) | 1996-08-09 |
Family
ID=11680520
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7007977A Withdrawn JPH08202533A (ja) | 1995-01-23 | 1995-01-23 | 除算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08202533A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5945657A (en) * | 1996-07-31 | 1999-08-31 | Nec Corporation | Constant divider |
| JP2006503382A (ja) * | 2002-10-09 | 2006-01-26 | アナログ デバイシーズ インク | 小型ガロア体乗算器エンジン |
| CN100414963C (zh) * | 2005-08-31 | 2008-08-27 | 佳能株式会社 | 归一化方法、多维插值方法及设备 |
| US10289602B2 (en) | 2016-12-26 | 2019-05-14 | Casio Computer Co., Ltd. | Calculation apparatus, displaying method in calculation apparatus, and recording medium |
-
1995
- 1995-01-23 JP JP7007977A patent/JPH08202533A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5945657A (en) * | 1996-07-31 | 1999-08-31 | Nec Corporation | Constant divider |
| JP2006503382A (ja) * | 2002-10-09 | 2006-01-26 | アナログ デバイシーズ インク | 小型ガロア体乗算器エンジン |
| CN100414963C (zh) * | 2005-08-31 | 2008-08-27 | 佳能株式会社 | 归一化方法、多维插值方法及设备 |
| US7898707B2 (en) | 2005-08-31 | 2011-03-01 | Canon Kabushiki Kaisha | Normalization method, and multi-dimensional interpolation method and apparatus |
| US10289602B2 (en) | 2016-12-26 | 2019-05-14 | Casio Computer Co., Ltd. | Calculation apparatus, displaying method in calculation apparatus, and recording medium |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020402 |