JPH08202576A - トレース型論理解析装置の情報記憶方式 - Google Patents

Abstract

(57)【要約】 【目的】 信号変化の少ない信号線群の観測をより情報
密度を高くトレ−スする。 【構成】 入力信号はバッファ回路１０１と１０２に供
給され、バッファ回路１０１の出力信号はラッチ回路２
０１に供給される。ラッチ回路２０１の出力信号はラッ
チ回路６０１とコンパレ−タ回路７０１に供給される。
ラッチ回路６０１の出力信号はコンパレ−タ回路７０１
とメモリ回路３０１に供給される。メモリ回路３０１に
はカウンタ回路９０１と、メモリに情報を書き込むため
の信号発生回路４０１および情報をメモリに書き込むア
ドレスを生成用のカウンタ回路５０１の信号が供給され
る。バッファ回路１０２の出力信号はラッチ回路２０
１、カウンタ回路９０１に供給されるとともにＮＡＮＤ
回路８０１の第１入力に、ＮＡＮＤ回路８０１の第２入
力にはコンパレ−タ回路７０１の出力信号が供給され
る。ＮＡＮＤ回路８０１の出力信号は信号発生回路４０
１とカウンタ回路５０１に与えられる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ディジタル回路の実
際の信号の動作をトレースし、それを画面表示して動作
解析を行うようなトレース型論理解析装置（ロジック・
アナライザ）の情報記憶方式に関するものである。

【０００２】

【従来の技術】マイクロコンピュータを始めとして、論
理ＩＣを組み合わせて構成されるディジタル回路の動作
解析には、一般にロジック・アナライザと呼ばれている
トレース型の論理解析装置が用いられる。これは、ディ
ジタル回路内の多くの信号について、ある時刻における
それぞれの状態を“１”または“０”の２値の情報とし
て記憶する動作を、一定周期のクロックに同期して行っ
て内部の記憶媒体（メモリ）に蓄積して行き、その後に
この情報を取り出して動作解析に用いる装置である。

【０００３】一般にロジック・アナライザと呼ばれてい
るトレース型の論理解析装置は、ディジタル回路内の多
くの信号について、ある時刻におけるそれぞれの状態を
“１”または“０”の２値の情報として記憶する動作
を、一定周期のクロックに同期して行っている。装置内
部には、記憶用の媒体として普通はメモリが内蔵されて
おり、このメモリ容量の大小に応じて、トレースできる
ステップ数（何クロック分の情報が蓄積できるか）が決
定されている。

【０００４】図４は、現状の一般的なロジック・アナラ
イザの情報の記憶回路部分についての概念図で、図４に
おいて、破線の左側が信号観測の対象となる回路部分で
あり、破線の右側が、トレ−ス型の論理解析装置の情報
記憶回路部である。カッコ内の小英字は、各信号の名称
を示し、（ａ），（ｂ），（ｃ），（ｄ），（ｘ）は観
測の対象となる信号線群、（ｅ）はサンプリング用のク
ロック信号である。

【０００５】１０１、１０２は入力信号のバッファ回
路、２０１は入力信号のサンプリング・ラッチ回路、３
０１は情報記憶用のメモリ回路、４０１はメモリに情報
を書き込むための書き込み信号生成回路、５０１は情報
をメモリに書き込むアドレスを生成するためのアドレス
・カウンタ回路である。また、符号ａ，ｂ，ｃ，ｄ，
ｘ，ｅはバッファリングされた後の信号、符号ｆはメモ
リに対する書き込み（ライト）コマンド信号、符号Ａは
信号ａ〜ｘを、クロック信号ｅでラッチした後の信号線
群、符号Ｂはアドレス・カウンタの出力信号線群を示し
ている。

【０００６】ここでメモリ回路３０１について見ると、
信号線群Ａはデ−タ入力、信号線群Ｂはアドレス入力、
信号ｆはライト・コマンド信号である。信号線群Ａは信
号ａ〜ｘをサンプリング・ラッチした後、ａ’〜ｘ’が
含まれているものとする。

【０００７】上記のように構成された従来の回路構成に
よって、観測対象の各信号の動作をトレ−スする様子を
以下例に取って説明する。図２は上述した従来例のトレ
−ス型論理解析装置の情報記憶回路のタイミング動作例
を示すもので、この図５の例では観測対象の信号の内、
ａ〜ｄの４本をトレ−スしている。信号ｅがサンプリン
グ・クロック、信号ｆがメモリ・ライト信号である。観
測対象の各信号は図中に示したように“１”と“０”の
変化をしているものとする。これらをサンプリグ・クロ
ック信号でラッチした後の信号がａ’〜ｄ’である。

【０００８】サンプリグ・クロックの各サイクルに、Ｔ
１，Ｔ２……Ｔｎの符号を付したとき、それぞれのサイ
クルでの信号ａ’〜ｄ’（信号群Ａ）の状態と、その時
点出のアドレス・カウンタ回路５０１の出力信号群Ｂの
状態（アドレス・カウンタ値）をまとめたものを表１に
示す。

【０００９】

【表１】

【００１０】図５から明らかのように、メモリに対する
ライト・コマンド信号ｆは各クロックサイクル毎に発生
しており、アドレス・カウンタは各クロック毎にイクリ
メントされているので、メモリ回路３０１には全てのク
ロック毎に１ワ−ドづつの情報が書き込まれた状態を概
念的に示したものが図６である。

【００１１】

【発明が解決しようとする課題】図４に示した従来のト
レ−ス型論理解析装置の情報記憶回路では、観測対象の
信号線の状態を、各サンプリング・クロック毎に全て記
憶して行く形になっているため、メモリの容量（ワ−ド
数）に応じて数のクロック分の観測情報しか記憶するこ
とができなかった。例えば、１０２４ワ−ド分のメモリ
を持つ装置では、サンプリング・クロックが１０２４回
発生する範囲の情報しか記憶することができなかった。

【００１２】一方、観測対象となるディジタル回路の場
合、複数のクロックの間に渡って、観測すべき信号群の
状態が変化しないことがかなりの割合で発生するが、従
来装置では、信号線群の状態に変化がない部分について
もクロック毎に全ての状態を記憶して行くため、情報密
度が稀薄になる傾向を持っていた。（同じ情報を何回も
繰り返し記憶していくため）極端な例では、１０２４ク
ロック以上の間に渡って変化しない信号線群を、１０２
４ワ−ド分の記憶容量を持つ装置でトレ−スしたとする
と、トレ−ス完了時に得られる情報は、１状態分しかな
いことになる。この発明は上記の事情に鑑みてなされた
もので、信号変化の少ない信号線群の観測をより情報密
度を高くトレ−スするトレ−ス型論理解析装置の情報記
憶方式を提供することを目的とする。

【００１３】

【課題を解決するための手段】この発明は、上記の目的
を達成するために、第１発明は、ディジタル回路を動作
解析するトレース型論理解析装置において、前記ディジ
タル回路内の多くの信号について、ある時刻におけるそ
れぞれの状態を“１”または“０”の２値の情報として
記憶する動作を、入力した情報と、１クロック前に予め
１回ラッチされている情報とを比較することによって情
報の変化点を捉え、変化があったサイクルについての
み、情報を記憶媒体に記憶蓄積して行くことを特徴とす
るものである。

【００１４】第２発明は、入力信号情報をサンプリング
・ラッチする第１サンプリング・ラッチ回路と、この第
１サンプリング・ラッチ回路から出力される情報を記憶
する記憶媒体と、この記憶媒体に記憶位置を指定して前
記情報を記憶させる制御信号を生成する回路とを備えた
トレース型論理解析装置の情報記憶方式において、前記
第１サンプリング・ラッチ回路から出力される情報を再
びラッチする第２サンプリング・ラッチ回路と、この第
２サンプリング・ラッチ回路から出力される情報を記憶
媒体に供給するとともに、前記第１サンプリング・ラッ
チ回路から出力される情報とを比較判定し、一致した情
報を出力するコンパレータ回路と、このコンパレータ回
路から出力された情報とクロック信号との論理を判定
し、この判定結果により前記制御信号生成回路を動作さ
せる出力を送出する論理回路と、前記クロック信号が供
給され、このクロック信号の数をカウントして前記記憶
媒体に記憶させるクロック・カウンタ回路とを備えたこ
とを特徴とするものである。

【００１５】

【作用】情報の変化点を捉えて、変化があったサイクル
についてのみ、情報を記憶媒体に記憶して行くようにし
たので、長期間にわたるトレースを行うことができ、密
度の高い情報の記憶が可能となる。また、変化したサイ
クルを第２サンプリング・ラッチ回路とコンパレータ回
路によって検出し、このサイクルに限ってその入力信号
状態のラッチ情報を制御信号に従って記憶媒体に記憶
し、同時にそのサイクル時のクロックカウント値の情報
も記憶して行くので、上記のように密度の高い情報の記
憶が可能となる。

【００１６】

【実施例】以下この発明の実施例を図面に基づいて説明
する。図１はこの発明によるトレ−ス型論理解析装置の
記憶回路部分の構成を示すブロック図で、図１におい
て、破線の左側が信号観測の対象となる回路部であり、
破線の右側がこの発明によるトレ−ス型論理解析装置の
情報記憶回路部である。観測対象の回路部のかっこ付き
の英字は、各信号の名称を示している。（ａ），
（ｂ），………（ｘ）は、観測の対象となる信号線群、
（ｅ）はサンプリング用のクロック信号である。

【００１７】同図において、１０１は入力信号が供給さ
れるバッファ回路で、このバッファ回路１０１を通った
信号はサンプリング・ラッチ回路２０１に供給される。
１０２はクロック信号のバッファ回路で、このバッファ
回路１０２を通ったクロック信号はラッチ回路２０１に
与えられる。ラッチ回路２０１はクロック信号（ｅ）に
より制御され、その出力信号はラッチ回路６０１とコン
パレータ回路７０１に供給される。ラッチ回路６０１は
ラッチ回路２０１で一旦ラッチされた信号をもう１回ラ
ッチするためのものである。ラッチ回路６０１はバッフ
ァ回路１０２からのクロック信号（ｅ）で制御され、出
力信号が情報記憶用のメモリ回路３０１とコンパレータ
回路７０１に供給される。コンパレータ回路７０１はラ
ッチ回路２０１でラッチされた情報（信号群Ａ）と、ラ
ッチ回路６０１でラッチされた情報（信号群Ｂ）とを比
較して一致した場合に出力を活性化（“１”レベルにす
る）するものである。４０１はメモリ回路３０１に情報
を書き込むための書き込み信号発生回路、５０１は情報
をメモリ回路３０１に書き込むアドレスを生成するため
のアドレス・カウンタ回路である。

【００１８】８０１はコンパレ−タ回路７０１の出力と
クロック信号（ｅ）とのインバ−テッドＮＡＮＤ回路
で、このＮＡＮＤ回路８０１の出力信号は書き込み信号
発生回路４０１とアドレス・カウンタ回路５０１に供給
されて、両回路が制御される。９０１はサンプリング・
クロック信号（ｅ）の数を計数するクロック・カウンタ
回路である。なお、バッファ回路１０１の符号ａ〜ｘ，
ｅはバッファリングされた後の信号、符号ｇはコンパレ
−タ回路７０１の一致出力信号（一致して“１”、不一
致で“０”レベル）、符号ｈはＮＡＮＤ回路８０１によ
って符号ｇとｅ信号のインバ−テッドＮＡＮＤを取った
信号、符号ｆはメモリに対する書き込み（ライト）コマ
ンド信号である。（ライト・コマンド信号ｆは“０”レ
ベルで意味有りとする。） 符号Ａはラッチ回路２０１によって信号ａ〜ｘをクロッ
ク信号ｅでラッチした後の信号線群、符号Ｂはアドレス
・カウンタの出力信号線群、符号Ｃはラッチ回路６０１
によって信号線群Ａをもう１回ラッチした後の信号線
群、符号Ｄはクロック・カウンタ回路９０１の出力信号
群（クロック・カウント値）を示している。次に、メモ
リ回路３０１のメモリについて見ると、信号線群Ｃと信
号線群Ｄがデ−タ入力、信号線群Ｂはアドレス入力、信
号ｆはライト・コマンド信号となる。信号線群Ａは信号
ａ〜ｘをサンプリング・ラッチした後の信号ａ’〜
ｘ’、信号群Ｃは信号ａ’〜ｘ’を更に１回ラッチした
後の信号ａ”〜ｘ”が含まれているものとする。

【００１９】次に上記実施例における観測対象の各信号
の動作をトレ−スする様子を説明する。図２は上記実施
例のタイミング動作例を示すタイミングチャ−トで、こ
の例では、観測対象の信号の内、ａ〜ｄの４本をトレ−
スしている。信号ｅがサンプリング・クロック、信号ｇ
はコンパレ−タの一致出力、信号ｆはメモリ・ライト信
号である。（信号ｈは信号ｆと同じサイクルに発生する
ので図示を省略してある） 観測対象の各信号は図中に示したように“１”と“０”
の変化をしているものとする。これらを、サンプリング
・クロック信号でラッチした後の信号が、信号ａ’〜
ｄ’である。また、これをラッチ回路６０１でラッチし
た後の信号が、信号ａ”〜ｄ”ｄである。ここで、クロ
ック・サイクルＴ１と、Ｔ２に注目してみると、Ｔ１で
は信号ａ’〜ｄ’は（１、１、１、１）、信号ａ”〜
ｄ”は（１、１、１、１）であるから一致し、信号ｇは
“１”となり、Ｔ２では信号ａ’〜ｄ’は（０、０、
１、１）、信号ａ”〜ｄ”は（１、１、１、１）となっ
て不一致になり、信号ｇは“０”となる。信号ｆは信号
ｇが“０”かつ信号ｅが“０”の間に“０”となるの
で、Ｔ２のサイクルにパルスを発生してメモリに対する
書き込み動作が発生する。以下同様の処理が繰り返され
る。

【００２０】このように、図１に示した実施例の回路で
は、１段目のサンプル・ラッチの出力と、２段目のラッ
チ回路６０１の出力（メモリに書き込まれるデ−タ）が
不一致となったサイクルで、信号ｆが活性化してメモリ
に情報が書き込まれるという動作を行っている。また、
クロック・カウンタ回路９０１は、絶えずサンプル・ク
ロック信号ｅの回数を計数しており、クロック・カウン
ト値として信号の状態情報（信号群Ａ）と同時にメモリ
に記憶するようになっている。さらに、アドレス・カウ
ンタ５０１のインクリメントは信号ｈが“０”レベルに
なる度に行われ、従って、１つの情報がメモリに書き込
まれる度に１回行われることになる。

【００２１】サンプリング・クロックの各サイクルに、
Ｔ１，Ｔ２…、Ｔｎの番号を振った時、それぞれのサイ
クルでの、信号ａ’〜ｄ’（信号群Ａ）と信号ａ”〜
ｄ”（信号群Ｃ）の状態と、その時点でのアドレス・カ
ウンタ回路５０１の出力信号群Ｂの状態（アドレス・カ
ウンタ値）、クロック・カウンタ回路９０１の状態（ク
ロック・カウント値）をまとめたものを表２に示す。

【００２２】

【表２】

【００２３】上記実施例の回路によって、図２に示すよ
うな信号状態をトレ−スした場合に記憶回路にどのよう
に記憶されるかを示したものが図３である。個々では、
信号状態ａ’〜ｄ’と同時にクロック・カウンタ値を記
憶している。このように、記憶用のメモリには、コンパ
レ−タ回路６０１の不一致が発生したサイクルだけの情
報が記憶されていくことが分かる。ここでは、クロック
・サイクルＴ２，Ｔ４，Ｔ８，Ｔ９，Ｔ１０，Ｔ１１に
メモリへの書き込みが行われる。

【００２４】上記のような動作により、観測される信号
情報で変化があったかどうかをコンパレ−タ回路によっ
て判断し、変化がなかった場合のクロックでの情報記憶
を省略することが可能になる。情報の記憶を省略した分
についてはクロック数のカウント情報を記憶動作時に同
時に記憶することによって置換することができる。この
クロック数カウント情報はカウンタ回路９０１で絶えず
サンプリング・クロックをカウントしてもよいし、メモ
リへの書き込み信号ｆによって、書き込みの度にこれを
カウント・クリアして、そこから計数した値（書き込み
から書き込みまでの間の時間を示す）でもよい。図１の
実施例の回路において、点線で信号ｆをカウンタ回路９
０１に入力しているのはこの意味である。

【００２５】前者の場合、絶対時間が簡単に得られる
が、それを記憶するためのメモリ容量は大きくなる。後
者の場合は、相対時間で記憶する形になるので、記憶の
ためのメモリ容量は少なくて済む。また、記憶情報の再
生は、記憶された信号のレベル情報と、その変化があっ
た時点のクロック計数値（絶対値）または、前回の書き
込みからのクロック計数値（相対値）を用いることによ
って容易に行うことができる。

【００２６】

【発明の効果】以上述べたように、この発明によれば、
記憶用メモリで制限される信号状態情報の記憶ステップ
数を節約し、より多くのステップ数に渡るトレ−スを可
能にする。また、信号動作に変化の少ない状態の回路を
トレ−スするような場合、従来の方式では、予め定めら
れたステップ数以上のトレ−スができないために、記憶
される情報の密度が稀薄になるが、この発明によれば、
信号の変化点だけにトレ−スを実施することによって、
長期間にわたるトレ−スを行うことが可能になり、無駄
がなく密度の高い情報の記憶が可能となる。

【図面の簡単な説明】

【図１】この発明による実施例を示すブロック図。

【図２】情報記憶回路の動作を説明するタイミングチャ
−ト。

【図３】情報記憶回路の記憶状態の説明図。

【図４】従来のトレ−ス型論理解析装置の情報記憶部分
のブロック図。

【図５】従来の情報記憶回路の動作を説明するタイミン
グチャ−ト。

【図６】従来の情報記憶回路の記憶状態の説明図。

【符号の説明】

１０１…バッファ回路 １０２…バッファ回路 ２０１…サンプリング・ラッチ回路 ３０１…メモリ回路 ４０１…書き込み信号生成回路 ５０１…アドレス・カウンタ回路 ６０１…ラッチ回路 ７０１…コンパレ−タ回路 ８０１…ＮＡＮＤ回路 ９０１…クロック・カウンタ回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ディジタル回路を動作解析するトレース
   型論理解析装置において、前記ディジタル回路内の多く
   の信号について、ある時刻におけるそれぞれの状態を
   “１”または“０”の２値の情報として記憶する動作
   を、入力した情報と、１クロック前に予め１回ラッチさ
   れている情報とを比較することによって情報の変化点を
   捉え、変化があったサイクルについてのみ、情報を記憶
   媒体に記憶蓄積していくことを特徴とするトレース型論
   理解析装置の情報記憶方式。
2. 【請求項２】 入力信号情報をサンプリング・ラッチす
   る第１サンプリング・ラッチ回路と、この第１サンプリ
   ング・ラッチ回路から出力される情報を記憶する記憶媒
   体と、この記憶媒体に記憶位置を指定して前記情報を記
   憶させる制御信号を生成する回路とを備えたトレース型
   論理解析装置の情報記憶方式において、 前記第１サンプリング・ラッチ回路から出力される情報
   を再びラッチする第２サンプリング・ラッチ回路と、こ
   の第２サンプリング・ラッチ回路から出力される情報を
   記憶媒体に供給するとともに、前記第１サンプリング・
   ラッチ回路から出力される情報とを比較判定し、一致し
   た情報を出力するコンパレータ回路と、このコンパレー
   タ回路から出力された情報とクロック信号との論理を判
   定し、この判定結果により前記制御信号生成回路を動作
   させる出力を送出する論理回路と、前記クロック信号が
   供給され、このクロック信号の数をカウントして前記記
   憶媒体に記憶させるクロック・カウンタ回路とを備えた
   ことを特徴とするトレース型論理解析装置の情報記憶方
   式。