JPH08204519A - パルス幅調整回路 - Google Patents
パルス幅調整回路Info
- Publication number
- JPH08204519A JPH08204519A JP1050395A JP1050395A JPH08204519A JP H08204519 A JPH08204519 A JP H08204519A JP 1050395 A JP1050395 A JP 1050395A JP 1050395 A JP1050395 A JP 1050395A JP H08204519 A JPH08204519 A JP H08204519A
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- Japan
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- pulse width
- voltage
- pulse signal
- monostable multivibrator
- circuit
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- Pending
Links
- 238000003079 width control Methods 0.000 abstract description 10
- 238000010586 diagram Methods 0.000 description 8
- 239000003990 capacitor Substances 0.000 description 5
- 230000000630 rising effect Effects 0.000 description 2
- 230000001960 triggered effect Effects 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
Abstract
(57)【要約】
【目的】電源電圧や温度変化等の使用条件の影響を受け
ることなく、また、入力パルスのパルス幅変動に対して
も安定に動作させる。 【構成】単安定マルチバイブレータ１は、入力パルス信
号Ｓ１をトリガとし、パルス幅制御端子１０１に供給さ
れる制御電圧Ｖｃに応じてパルス幅を変化させて出力パ
ルス信号Ｓ２を生成する。平均値整流回路２は、出力パ
ルス信号Ｓ２を平均値整流してデューティー比に応じた
平均値整流電圧Ｖｍを出力する。コンパレータ３は、平
均値整流電圧Ｖｍとパルス幅設定基準電圧Ｖｒとを比較
し、両電圧の差に応じた制御電圧Ｖｃを生成し、単安定
マルチバイブレータ１のパルス幅制御端子１０１へ供給
する。
ることなく、また、入力パルスのパルス幅変動に対して
も安定に動作させる。 【構成】単安定マルチバイブレータ１は、入力パルス信
号Ｓ１をトリガとし、パルス幅制御端子１０１に供給さ
れる制御電圧Ｖｃに応じてパルス幅を変化させて出力パ
ルス信号Ｓ２を生成する。平均値整流回路２は、出力パ
ルス信号Ｓ２を平均値整流してデューティー比に応じた
平均値整流電圧Ｖｍを出力する。コンパレータ３は、平
均値整流電圧Ｖｍとパルス幅設定基準電圧Ｖｒとを比較
し、両電圧の差に応じた制御電圧Ｖｃを生成し、単安定
マルチバイブレータ１のパルス幅制御端子１０１へ供給
する。
Description
【０００１】
【産業上の利用分野】本発明は入力パルスを受けて所定
のデューティー比になるようにパルス幅を調整して出力
するパルス幅調整回路に関する。
のデューティー比になるようにパルス幅を調整して出力
するパルス幅調整回路に関する。
【０００２】
【従来の技術】従来のパルス幅調整回路は、例えば図６
に示すように、入力パルスを積分回路によって積分し
て、立上がり及び立が下り時間の長い積分波形とし、こ
の積分出力を比較回路によって基準レベルＶｒと比較し
て、積分出力レベルが基準レベル以上になったときはＨ
レベル、積分出力レベルが基準レベル未満のときはＬレ
ベルとなるように出力パルスを生成している。この場
合、積分回路における立上がり立下がりの時定数、およ
び比較回路における基準レベルをそれぞれ調整すること
により所定のパルス幅に調整している。
に示すように、入力パルスを積分回路によって積分し
て、立上がり及び立が下り時間の長い積分波形とし、こ
の積分出力を比較回路によって基準レベルＶｒと比較し
て、積分出力レベルが基準レベル以上になったときはＨ
レベル、積分出力レベルが基準レベル未満のときはＬレ
ベルとなるように出力パルスを生成している。この場
合、積分回路における立上がり立下がりの時定数、およ
び比較回路における基準レベルをそれぞれ調整すること
により所定のパルス幅に調整している。
【０００３】
【発明が解決しようとする課題】上述した従来のパルス
幅調整回路では、積分回路における立上がり立下がりの
時定数、および比較回路における基準レベルをそれぞれ
調整して出力パルス幅を設定している。このため、電源
電圧や温度変化によって積分回路での時定数が変化した
り、入力パルスのパルス幅に変動が生じた場合には、出
力パルスのパルス幅もそれに応じて変動し、安定したパ
ルス幅の出力パルスが得られないという問題点を有して
いる。
幅調整回路では、積分回路における立上がり立下がりの
時定数、および比較回路における基準レベルをそれぞれ
調整して出力パルス幅を設定している。このため、電源
電圧や温度変化によって積分回路での時定数が変化した
り、入力パルスのパルス幅に変動が生じた場合には、出
力パルスのパルス幅もそれに応じて変動し、安定したパ
ルス幅の出力パルスが得られないという問題点を有して
いる。
【０００４】本発明の目的は、電源電圧や温度変化等の
使用条件の影響を受けることなく、また、入力パルスの
パルス幅変動に対しても安定に動作するパルス幅調整回
路を提供することにある。
使用条件の影響を受けることなく、また、入力パルスの
パルス幅変動に対しても安定に動作するパルス幅調整回
路を提供することにある。
【０００５】
【課題を解決するための手段】本発明のパルス幅調整回
路は、入力パルス信号をトリガとし制御電圧に応じたパ
ルス幅の出力パルス信号を生成する単安定マルチバイブ
レータと、前記出力パルス信号を平均値整流することに
よりデューティー比に応じた整流電圧を出力する平均値
整流回路と、基準電圧と前記整流電圧とを比較して前記
制御電圧を生成するコンパレータとを備える。また、前
記単安定マルチバイブレータは、前記制御電圧に応じて
電流値が変化する定電流回路を有する時定数可変型の単
安定マルチバイブレータであってもよい。
路は、入力パルス信号をトリガとし制御電圧に応じたパ
ルス幅の出力パルス信号を生成する単安定マルチバイブ
レータと、前記出力パルス信号を平均値整流することに
よりデューティー比に応じた整流電圧を出力する平均値
整流回路と、基準電圧と前記整流電圧とを比較して前記
制御電圧を生成するコンパレータとを備える。また、前
記単安定マルチバイブレータは、前記制御電圧に応じて
電流値が変化する定電流回路を有する時定数可変型の単
安定マルチバイブレータであってもよい。
【０００６】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００７】図１は本発明の一実施例を示すブロック図
であり、入力パルス信号Ｓ１をトリガとして制御電圧Ｖ
ｃに応じたパルス幅の出力パルス信号Ｓ２を生成する単
安定マルチバイブレータ１と、出力パルス信号Ｓ２を平
均値整流してパルス幅に応じた平均値整流電圧Ｖｍを出
力する平均値整流回路２と、平均値整流電圧Ｖｍとパル
ス幅設定基準電圧Ｖｒとを比較して制御電圧Ｖｃを生成
するコンパレータ３とを備えている。なお、単安定マル
チバイブレータ１はパルス幅制御端子１０１を有してお
り、この制御端子に印加する制御電圧Ｖｃに応じて出力
パルス信号Ｓ２のパルス幅を変化させる。詳細について
は後述する。
であり、入力パルス信号Ｓ１をトリガとして制御電圧Ｖ
ｃに応じたパルス幅の出力パルス信号Ｓ２を生成する単
安定マルチバイブレータ１と、出力パルス信号Ｓ２を平
均値整流してパルス幅に応じた平均値整流電圧Ｖｍを出
力する平均値整流回路２と、平均値整流電圧Ｖｍとパル
ス幅設定基準電圧Ｖｒとを比較して制御電圧Ｖｃを生成
するコンパレータ３とを備えている。なお、単安定マル
チバイブレータ１はパルス幅制御端子１０１を有してお
り、この制御端子に印加する制御電圧Ｖｃに応じて出力
パルス信号Ｓ２のパルス幅を変化させる。詳細について
は後述する。
【０００８】次に動作について図２を参照して説明す
る。いま、入力パルス信号Ｓ１が単安定マルチバイブレ
ータ１に入力すると、単安定マルチバイブレータ１は入
力パルス信号Ｓ１の立下がりをトリガとして出力パルス
信号Ｓ２を出力する。なお、初期段階では、予め設定さ
れた制御電圧がコンパレータ３からパルス幅制御端子１
０１に供給される。
る。いま、入力パルス信号Ｓ１が単安定マルチバイブレ
ータ１に入力すると、単安定マルチバイブレータ１は入
力パルス信号Ｓ１の立下がりをトリガとして出力パルス
信号Ｓ２を出力する。なお、初期段階では、予め設定さ
れた制御電圧がコンパレータ３からパルス幅制御端子１
０１に供給される。
【０００９】平均値整流回路２は、単安定マルチバイブ
レータ１の出力パルス信号Ｓ２を平均値整流することに
より、（出力パルス信号Ｓ２の出力振幅値）×（デュー
ティー比）の値の平均値整流電圧Ｖｍを出力する。例え
ば、図２に示したように、初期段階における出力パルス
信号Ｓ２のデューティー比が７５％であれば、出力パル
ス信号Ｓ２の出力振幅値の７５％の電圧値を平均値整流
電圧Ｖｍとして出力する。
レータ１の出力パルス信号Ｓ２を平均値整流することに
より、（出力パルス信号Ｓ２の出力振幅値）×（デュー
ティー比）の値の平均値整流電圧Ｖｍを出力する。例え
ば、図２に示したように、初期段階における出力パルス
信号Ｓ２のデューティー比が７５％であれば、出力パル
ス信号Ｓ２の出力振幅値の７５％の電圧値を平均値整流
電圧Ｖｍとして出力する。
【００１０】コンパレータ３は、平均値整流電圧Ｖｍと
パルス幅設定基準電圧Ｖｒとを比較し、両電圧の差に応
じた制御電圧Ｖｃを単安定マルチバイブレータ１のパル
ス幅制御端子１０１へ供給する。ここでは、平均値整流
電圧Ｖｍ＜パルス幅設定基準電圧Ｖｒであれば、出力パ
ルス信号Ｓ２のパルス幅を広げるように、また、平均値
整流電圧Ｖｍ＞パルス幅設定基準電圧Ｖｒであれば、出
力パルス信号Ｓ２のパルス幅を狭くするように制御電圧
Ｖｃを生成する。従って、図２に示したように、デュー
ティー比が５０％になるようにパルス幅設定基準電圧Ｖ
ｒを設定しておけば、平均値整流電圧Ｖｍとパルス幅設
定基準電圧Ｖｒとの電圧差が０になるように、すななち
デューティー比が５０％になるようにパルス幅を制御で
きる。
パルス幅設定基準電圧Ｖｒとを比較し、両電圧の差に応
じた制御電圧Ｖｃを単安定マルチバイブレータ１のパル
ス幅制御端子１０１へ供給する。ここでは、平均値整流
電圧Ｖｍ＜パルス幅設定基準電圧Ｖｒであれば、出力パ
ルス信号Ｓ２のパルス幅を広げるように、また、平均値
整流電圧Ｖｍ＞パルス幅設定基準電圧Ｖｒであれば、出
力パルス信号Ｓ２のパルス幅を狭くするように制御電圧
Ｖｃを生成する。従って、図２に示したように、デュー
ティー比が５０％になるようにパルス幅設定基準電圧Ｖ
ｒを設定しておけば、平均値整流電圧Ｖｍとパルス幅設
定基準電圧Ｖｒとの電圧差が０になるように、すななち
デューティー比が５０％になるようにパルス幅を制御で
きる。
【００１１】ここで、単安定マルチバイブレータ１につ
いて図３を参照して詳細に説明する。
いて図３を参照して詳細に説明する。
【００１２】図３は単安定マルチバイブレータ１の一例
を示す回路図である。定常状態では、トランジスタＱ１
のベースに抵抗Ｒ１を介して負電位−Ｖｂｂが印加され
ているので、トランジスタＱ１はオフ状態になり、トラ
ンジスタＱ２はオン状態になっている。なお、コンデン
サＣ２は抵抗Ｒ６を介して短時間に充電されている。入
力パルス信号Ｓ１が直流阻止コンデンサＣ１を介してト
ランジスタＱ２のベースに入力されると、入力パルス信
号Ｓ１の立下がりでトランジスタＱ２はオフ状態にな
り、トランジスタＱ１はオン状態になる。
を示す回路図である。定常状態では、トランジスタＱ１
のベースに抵抗Ｒ１を介して負電位−Ｖｂｂが印加され
ているので、トランジスタＱ１はオフ状態になり、トラ
ンジスタＱ２はオン状態になっている。なお、コンデン
サＣ２は抵抗Ｒ６を介して短時間に充電されている。入
力パルス信号Ｓ１が直流阻止コンデンサＣ１を介してト
ランジスタＱ２のベースに入力されると、入力パルス信
号Ｓ１の立下がりでトランジスタＱ２はオフ状態にな
り、トランジスタＱ１はオン状態になる。
【００１３】ところで、トランジスタＱ２のベース（Ａ
点）と正電位Ｖｃｃ供給端との間には、抵抗Ｒ２および
定電流回路１１が直列に接続されている。いま、定電流
回路１１は接続されていないものとし、抵抗Ｒ２だけが
接続されているものとすれば、トランジスタＱ１がオン
状態になることによって、コンデンサＣ２に蓄積されて
いた電荷は、時定数τ＝Ｃ２×Ｒ２（Ｃ２はコンデンサ
Ｃ２の容量値、Ｒ２は抵抗Ｒ２の抵抗値とする）で放電
し、時間ｔ＝０．７×Ｃ２×Ｒ２が経過したときにトラ
ンジスタＱ２はオン状態になってトランジスタＱ１はオ
フ状態になり、時定数τに応じたパルス幅の出力パルス
信号Ｓ２が出力される。
点）と正電位Ｖｃｃ供給端との間には、抵抗Ｒ２および
定電流回路１１が直列に接続されている。いま、定電流
回路１１は接続されていないものとし、抵抗Ｒ２だけが
接続されているものとすれば、トランジスタＱ１がオン
状態になることによって、コンデンサＣ２に蓄積されて
いた電荷は、時定数τ＝Ｃ２×Ｒ２（Ｃ２はコンデンサ
Ｃ２の容量値、Ｒ２は抵抗Ｒ２の抵抗値とする）で放電
し、時間ｔ＝０．７×Ｃ２×Ｒ２が経過したときにトラ
ンジスタＱ２はオン状態になってトランジスタＱ１はオ
フ状態になり、時定数τに応じたパルス幅の出力パルス
信号Ｓ２が出力される。
【００１４】定電流回路１１は、ベースが共通に接続さ
れたトランジスタＱ３，Ｑ４からなる周知の定電流回路
であり、トランジスタＱ３のコレクタはパルス幅制御端
子１０１に接続されている。いま、パルス幅制御端子１
０１が開放状態のとき、トランジスタＱ３に流れる電流
Ｉ３は、 Ｉ３＝（Ｖｃｃ−Ｖｂｅ）／（Ｒ３＋Ｒ５） ……（１） である。
れたトランジスタＱ３，Ｑ４からなる周知の定電流回路
であり、トランジスタＱ３のコレクタはパルス幅制御端
子１０１に接続されている。いま、パルス幅制御端子１
０１が開放状態のとき、トランジスタＱ３に流れる電流
Ｉ３は、 Ｉ３＝（Ｖｃｃ−Ｖｂｅ）／（Ｒ３＋Ｒ５） ……（１） である。
【００１５】また、パルス幅制御端子１０１に制御電圧
Ｖｃが印加されたときの電流Ｉ３は、 Ｉ３＝（Ｖｃｃ−Ｖｂｅ−Ｖｃ）／Ｒ３ ……（２） である。
Ｖｃが印加されたときの電流Ｉ３は、 Ｉ３＝（Ｖｃｃ−Ｖｂｅ−Ｖｃ）／Ｒ３ ……（２） である。
【００１６】一方、トランジスタＱ４に流れる電流Ｉ４
は、 Ｉ４／Ｉ３＝Ｒ３／Ｒ４ ……（３） が成立するので、 Ｉ４＝（Ｖｃｃ−Ｖｂｅ−Ｖｃ）／Ｒ４ ……（４） となる。
は、 Ｉ４／Ｉ３＝Ｒ３／Ｒ４ ……（３） が成立するので、 Ｉ４＝（Ｖｃｃ−Ｖｂｅ−Ｖｃ）／Ｒ４ ……（４） となる。
【００１７】すなわち、制御電圧Ｖｃを変化させること
によって、トランジスタＱ４に流れる電流Ｉ４を変化さ
せることができる。従って、Ａ点と正電位Ｖｃｃ供給端
との間に定電流回路１１を接続し、パルス幅制御端子１
０１に印加する制御電圧Ｖｃを変化させれば、コンデン
サＣ２の放電時間が変化して出力パルス信号Ｓ２のパル
ス幅が変化する。この場合、電流Ｉ４を小さくしてＣ２
の放電時間を長くすればパルス幅は広くなり、電流Ｉ４
を大きくしてＣ２の放電時間を短くすれば、パルス幅は
狭くなる。このように単安定マルチバイブレータ１は、
時定数可変型の単安定マルチバイブレータとして機能す
る。
によって、トランジスタＱ４に流れる電流Ｉ４を変化さ
せることができる。従って、Ａ点と正電位Ｖｃｃ供給端
との間に定電流回路１１を接続し、パルス幅制御端子１
０１に印加する制御電圧Ｖｃを変化させれば、コンデン
サＣ２の放電時間が変化して出力パルス信号Ｓ２のパル
ス幅が変化する。この場合、電流Ｉ４を小さくしてＣ２
の放電時間を長くすればパルス幅は広くなり、電流Ｉ４
を大きくしてＣ２の放電時間を短くすれば、パルス幅は
狭くなる。このように単安定マルチバイブレータ１は、
時定数可変型の単安定マルチバイブレータとして機能す
る。
【００１８】以上述べたように、出力パルス信号のデュ
ーティー比に応じた電圧を検出し、この検出した電圧値
とパルス幅設定基準電圧値との差に基づき制御電圧を生
成し、制御電圧に応じて出力パルスのパルス幅を変化さ
せる単安定マルチバイブレータに帰還することにより、
電源電圧や温度変化や回路素子のばらつきや、入力パル
ス信号のパルス幅変動の影響を受けることなくパルス幅
を調整できる。
ーティー比に応じた電圧を検出し、この検出した電圧値
とパルス幅設定基準電圧値との差に基づき制御電圧を生
成し、制御電圧に応じて出力パルスのパルス幅を変化さ
せる単安定マルチバイブレータに帰還することにより、
電源電圧や温度変化や回路素子のばらつきや、入力パル
ス信号のパルス幅変動の影響を受けることなくパルス幅
を調整できる。
【００１９】ところで、上述したパルス幅調整回路を２
段縦続接続し、図４に示すように構成することにより、
入力パルス信号の位相およびパルス幅をそれぞれ調整で
きる。
段縦続接続し、図４に示すように構成することにより、
入力パルス信号の位相およびパルス幅をそれぞれ調整で
きる。
【００２０】いま、第１段目のパルス幅調整回路２１
が、図５に示すように、入力パルス信号Ｓ１の立下がり
でパルス幅Ｔ１の出力パルス信号Ｓ２を出力し、また、
第２段目のパルス幅調整回路２２が、パルス信号Ｓ２の
立下がりでパルス幅Ｔ２の出力パルス信号Ｓ３を出力し
ているとすれば、出力パルス信号Ｓ３は、入力パルス信
号Ｓ１に対してＴ１時間だけ遅延したパルス幅Ｔ２のパ
ルス信号となる。なお、パルス幅設定基準電圧Ｖｒ１お
よびＶｒ２を調整することにより、遅延位相量およびパ
ルス幅をそれぞれ調整することができる。
が、図５に示すように、入力パルス信号Ｓ１の立下がり
でパルス幅Ｔ１の出力パルス信号Ｓ２を出力し、また、
第２段目のパルス幅調整回路２２が、パルス信号Ｓ２の
立下がりでパルス幅Ｔ２の出力パルス信号Ｓ３を出力し
ているとすれば、出力パルス信号Ｓ３は、入力パルス信
号Ｓ１に対してＴ１時間だけ遅延したパルス幅Ｔ２のパ
ルス信号となる。なお、パルス幅設定基準電圧Ｖｒ１お
よびＶｒ２を調整することにより、遅延位相量およびパ
ルス幅をそれぞれ調整することができる。
【００２１】
【発明の効果】以上説明したように本発明によれば、制
御電圧に応じてパルス幅が変化する単安定マルチバイブ
レータを使用し、単安定マルチバイブレータの出力パル
ス信号を平均値整流することによりデューティー比に応
じた電圧を検出し、この検出した電圧値とパルス幅設定
基準電圧値との差に基づき制御電圧を生成して単安定マ
ルチバイブレータに帰還することにより、電源電圧や温
度変化や回路素子のばらつき等の影響を受けることな
く、また、入力パルス信号のパルス幅変動に対しても安
定にパルス幅調整を実行でき、更に、追従性も向上でき
る。
御電圧に応じてパルス幅が変化する単安定マルチバイブ
レータを使用し、単安定マルチバイブレータの出力パル
ス信号を平均値整流することによりデューティー比に応
じた電圧を検出し、この検出した電圧値とパルス幅設定
基準電圧値との差に基づき制御電圧を生成して単安定マ
ルチバイブレータに帰還することにより、電源電圧や温
度変化や回路素子のばらつき等の影響を受けることな
く、また、入力パルス信号のパルス幅変動に対しても安
定にパルス幅調整を実行でき、更に、追従性も向上でき
る。
【図１】本発明の一実施例を示すブロック図である。
【図２】図１に示した各部の信号波形図である。
【図３】図１に示した単安定マルチバイブレータ１の一
例を示す回路図である。
例を示す回路図である。
【図４】本発明のパルス幅調整回路を縦続接続した応用
例を示すブロック図である。
例を示すブロック図である。
【図５】図４に示した各部の波形図である。
【図６】従来のパルス幅調整回路の波形図である。
１ 単安定マルチバイブレータ ２ 平均値整流回路 ３ コンパレータ １１ 定電流回路 １０１ パルス幅制御端子 Ｓ１ 入力パルス信号 Ｓ２ 出力パルス信号 Ｖｃ 制御電圧 Ｖｍ 平均値整流電圧 Ｖｒ パルス幅設定基準電圧
Claims (2)
- 【請求項１】 入力パルス信号をトリガとし制御電圧に
応じたパルス幅の出力パルス信号を生成する単安定マル
チバイブレータと、前記出力パルス信号を平均値整流す
ることによりデューティー比に応じた整流電圧を出力す
る平均値整流回路と、基準電圧と前記整流電圧とを比較
して前記制御電圧を生成するコンパレータとを備えるこ
とを特徴とするパルス幅調整回路。 - 【請求項２】 前記単安定マルチバイブレータは、前記
制御電圧に応じて電流値が変化する定電流回路を有する
時定数可変型の単安定マルチバイブレータであることを
特徴とする請求項１記載のパルス幅調整回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1050395A JPH08204519A (ja) | 1995-01-26 | 1995-01-26 | パルス幅調整回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1050395A JPH08204519A (ja) | 1995-01-26 | 1995-01-26 | パルス幅調整回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08204519A true JPH08204519A (ja) | 1996-08-09 |
Family
ID=11752017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1050395A Pending JPH08204519A (ja) | 1995-01-26 | 1995-01-26 | パルス幅調整回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08204519A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190122019A (ko) * | 2018-04-19 | 2019-10-29 | 에스케이하이닉스 주식회사 | 펄스 폭 보상 회로 및 이를 이용하는 반도체 장치 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6282815A (ja) * | 1985-10-08 | 1987-04-16 | Victor Co Of Japan Ltd | 波形整形回路 |
-
1995
- 1995-01-26 JP JP1050395A patent/JPH08204519A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6282815A (ja) * | 1985-10-08 | 1987-04-16 | Victor Co Of Japan Ltd | 波形整形回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190122019A (ko) * | 2018-04-19 | 2019-10-29 | 에스케이하이닉스 주식회사 | 펄스 폭 보상 회로 및 이를 이용하는 반도체 장치 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970930 |