JPH08204528A - スイツチ回路及び複合スイツチ回路 - Google Patents
スイツチ回路及び複合スイツチ回路Info
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- JPH08204528A JPH08204528A JP7027308A JP2730895A JPH08204528A JP H08204528 A JPH08204528 A JP H08204528A JP 7027308 A JP7027308 A JP 7027308A JP 2730895 A JP2730895 A JP 2730895A JP H08204528 A JPH08204528 A JP H08204528A
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- H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
- H04B1/38—Transceivers, i.e. devices in which transmitter and receiver form a structural unit and in which at least one part is used for functions of transmitting and receiving
- H04B1/40—Circuits
- H04B1/44—Transmit/receive switching
- H04B1/48—Transmit/receive switching in circuits for connecting transmitter and receiver to a common transmission path, e.g. by energy of transmitter
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- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
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- H03K17/06—Modifications for ensuring a fully conducting state
- H03K17/063—Modifications for ensuring a fully conducting state in field-effect transistor switches
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- H03—ELECTRONIC CIRCUITRY
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- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
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- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【目的】本発明はスイツチ回路において、挿入損失を一
段と低下させる。 【構成】電界効果トランジスタのドレイン端子とグラン
ドとの間、及び又は、電界効果トランジスタのソース端
子とグランドとの間に第１の容量及び又は第２の容量を
接続し、当該容量値を信号特性に応じて設定する。これ
により所望の周波数における挿入損失の低いスイツチ回
路を容易に得ることができる。
段と低下させる。 【構成】電界効果トランジスタのドレイン端子とグラン
ドとの間、及び又は、電界効果トランジスタのソース端
子とグランドとの間に第１の容量及び又は第２の容量を
接続し、当該容量値を信号特性に応じて設定する。これ
により所望の周波数における挿入損失の低いスイツチ回
路を容易に得ることができる。
Description
【０００１】
【目次】以下の順序で本発明を説明する。 産業上の利用分野 従来の技術 発明が解決しようとする課題（図６） 課題を解決するための手段（図１） 作用 実施例（図１〜図５） （１）基本構成（図１） （２）バイアス回路部（図２） （３）マツチング回路部（図３及び図４） （４）他の実施例（図５） 発明の効果
【０００２】
【産業上の利用分野】本発明はスイツチ回路及び複合ス
イツチ回路に関し、特に高周波信号の入出力を切り替え
るものに適用して好適なものである。
イツチ回路に関し、特に高周波信号の入出力を切り替え
るものに適用して好適なものである。
【０００３】
【従来の技術】現在、自動車電話や携帯電話等の移動体
通信システムがビジネスとして大きく発展してきてい
る。ところで都市部では通信回線の不足が深刻になつて
きており、各国で様々な移動体通信システムの実用化が
進められている。これらの通信システムではアナログ通
信方式でなくデイジタル通信方式が多くの場合採用され
ており、また通信帯域も現在の移動体通信システムより
高周波側の準マイクロ波帯が使用されている。
通信システムがビジネスとして大きく発展してきてい
る。ところで都市部では通信回線の不足が深刻になつて
きており、各国で様々な移動体通信システムの実用化が
進められている。これらの通信システムではアナログ通
信方式でなくデイジタル通信方式が多くの場合採用され
ており、また通信帯域も現在の移動体通信システムより
高周波側の準マイクロ波帯が使用されている。
【０００４】そして準マイクロ波帯の信号を送受するこ
れら通信システムでは携帯端末の信号処理部に半導体電
界効果トランジスタ（ＦＥＴ）が多くの場合用いられて
いる。特に携帯性が重視される携帯端末の場合、小型
化、低電圧駆動化、および低消費電力化を実現できるＧ
ａＡｓＦＥＴを使用したモノリシツク・マイクロウエー
ブＩＣ（以下、ＭＭＩＣ（Monolithic Microwave IC ）
という）の開発が重要視されている。中でも携帯端末内
で高周波信号を切り替える高周波スイツチがキーデバイ
スの１つとなつてきている。
れら通信システムでは携帯端末の信号処理部に半導体電
界効果トランジスタ（ＦＥＴ）が多くの場合用いられて
いる。特に携帯性が重視される携帯端末の場合、小型
化、低電圧駆動化、および低消費電力化を実現できるＧ
ａＡｓＦＥＴを使用したモノリシツク・マイクロウエー
ブＩＣ（以下、ＭＭＩＣ（Monolithic Microwave IC ）
という）の開発が重要視されている。中でも携帯端末内
で高周波信号を切り替える高周波スイツチがキーデバイ
スの１つとなつてきている。
【０００５】ここでＦＥＴをスイツチングデバイスとし
て用いる場合のと動作を説明する。まずオン状態で用い
るときにはゲートにＦＥＴのピンチオフ電圧より充分高
いバイアスを印加し、またオフ状態で使用する場合には
ゲートにＦＥＴのピンチオフ電圧より充分低いバイアス
を印加する。この状態でゲートにＦＥＴのピンチオフ電
圧より充分高いバイアスを印加することによつてドレイ
ン−ソース間を低インピーダンスの状態に制御できＦＥ
Ｔをオンすることができる。またこの状態でゲートにＦ
ＥＴのピンチオフ電圧より充分低いバイアスを印加する
ことによつてドレイン−ソース間を高インピーダンスの
状態に制御できＦＥＴをオフすることができる。
て用いる場合のと動作を説明する。まずオン状態で用い
るときにはゲートにＦＥＴのピンチオフ電圧より充分高
いバイアスを印加し、またオフ状態で使用する場合には
ゲートにＦＥＴのピンチオフ電圧より充分低いバイアス
を印加する。この状態でゲートにＦＥＴのピンチオフ電
圧より充分高いバイアスを印加することによつてドレイ
ン−ソース間を低インピーダンスの状態に制御できＦＥ
Ｔをオンすることができる。またこの状態でゲートにＦ
ＥＴのピンチオフ電圧より充分低いバイアスを印加する
ことによつてドレイン−ソース間を高インピーダンスの
状態に制御できＦＥＴをオフすることができる。
【０００６】さて現在市販されているＧａＡｓＦＥＴの
場合、オン状態のときドレイン−ソース間に接続された
抵抗成分と近似でき、またオフ状態のときドレイン−ソ
ース間に接続された容量成分と近似できる。このときＦ
ＥＴの抵抗値及び容量値はそれぞれ、ＦＥＴの単位ゲー
ト幅（Wg）当たり数〔Ω／mm〕及び数百〔fF／mm〕とで
きる。例えば抵抗Ｒonは２〔Ω／mm〕、容量Ｃoff は 3
00〔fF／mm〕となる。
場合、オン状態のときドレイン−ソース間に接続された
抵抗成分と近似でき、またオフ状態のときドレイン−ソ
ース間に接続された容量成分と近似できる。このときＦ
ＥＴの抵抗値及び容量値はそれぞれ、ＦＥＴの単位ゲー
ト幅（Wg）当たり数〔Ω／mm〕及び数百〔fF／mm〕とで
きる。例えば抵抗Ｒonは２〔Ω／mm〕、容量Ｃoff は 3
00〔fF／mm〕となる。
【０００７】上記のようなＦＥＴを用いてＦＥＴスイツ
チを構成する場合、ゲート幅Wgとして１〔mm〕程度のＦ
ＥＴを用いれば、数〔ＧHz〕以下の信号を扱う場合、オ
ン状態での損失を 0.2〔dB〕程度と小さく抑えられるは
ずである。
チを構成する場合、ゲート幅Wgとして１〔mm〕程度のＦ
ＥＴを用いれば、数〔ＧHz〕以下の信号を扱う場合、オ
ン状態での損失を 0.2〔dB〕程度と小さく抑えられるは
ずである。
【０００８】
【発明が解決しようとする課題】ところが上述したよう
にＦＥＴスイツチを携帯電話端末等に用いる場合、コス
トを下げるためにＦＥＴ又はＦＥＴを用いたスイツチＩ
Ｃをプラスチツクモールドパツケージ等の安価なパツケ
ージに実装することが多い。このようなプラスチツクモ
ールドパツケージは準マイクロ波帯以上の周波数になる
と、挿入損失に与える影響が無視できなくなる。
にＦＥＴスイツチを携帯電話端末等に用いる場合、コス
トを下げるためにＦＥＴ又はＦＥＴを用いたスイツチＩ
Ｃをプラスチツクモールドパツケージ等の安価なパツケ
ージに実装することが多い。このようなプラスチツクモ
ールドパツケージは準マイクロ波帯以上の周波数になる
と、挿入損失に与える影響が無視できなくなる。
【０００９】特に半導体チツプとパツケージの信号ピン
を金等のボンデイングワイヤ等で接続する場合、このボ
ンデイングワイヤのインダクタンスがスイツチの挿入損
失に大きく影響をおよぼす問題があつた。この損失は実
際にはインピーダンス不整合による反射損である。例え
ばゲート幅Wgが１〔mm〕のＦＥＴ（Ｒon＝２〔Ω〕）の
入出力端子に、それぞれボンデイングワイヤ等による２
〔nH〕のインダクタンスを付加した場合、図６において
破線で示すように、損失は例えば２〔ＧHz〕において
0.2〔Ω〕から 1.1〔Ω〕に増大している。従つてスイ
ツチＩＣの低挿入損失化を考えた場合、ボンデイングワ
イヤ等のインダクタンスの低減が必要となる。
を金等のボンデイングワイヤ等で接続する場合、このボ
ンデイングワイヤのインダクタンスがスイツチの挿入損
失に大きく影響をおよぼす問題があつた。この損失は実
際にはインピーダンス不整合による反射損である。例え
ばゲート幅Wgが１〔mm〕のＦＥＴ（Ｒon＝２〔Ω〕）の
入出力端子に、それぞれボンデイングワイヤ等による２
〔nH〕のインダクタンスを付加した場合、図６において
破線で示すように、損失は例えば２〔ＧHz〕において
0.2〔Ω〕から 1.1〔Ω〕に増大している。従つてスイ
ツチＩＣの低挿入損失化を考えた場合、ボンデイングワ
イヤ等のインダクタンスの低減が必要となる。
【００１０】しかしモールドパツケージでは、実装条件
の自由度が小さくインダクタンスの低減はそれほど簡単
ではない。また信号端子の半導体チツプとパツケージの
接続にボンデイングワイヤを多数本並列に使用する等す
ればインダクタンスをある程度低減することができる
が、チツプ面積が増大する等のデメリツトも大きいので
得策とは言い難い。そこで上記のような問題を回避する
策としてボンデイングワイヤのインダクタンスと、信号
経路及びグランド間に存在する寄生容量との共振を用い
てワイヤボンデイングによる損失を小さくしようとする
試しみがある。
の自由度が小さくインダクタンスの低減はそれほど簡単
ではない。また信号端子の半導体チツプとパツケージの
接続にボンデイングワイヤを多数本並列に使用する等す
ればインダクタンスをある程度低減することができる
が、チツプ面積が増大する等のデメリツトも大きいので
得策とは言い難い。そこで上記のような問題を回避する
策としてボンデイングワイヤのインダクタンスと、信号
経路及びグランド間に存在する寄生容量との共振を用い
てワイヤボンデイングによる損失を小さくしようとする
試しみがある。
【００１１】しかしながらこの場合、寄生容量及びボン
デイングワイヤの寄生インダクタンスは共に副次的なも
ので容易にコントロールできるパラメータではない。例
えば寄生容量をＩＣチツプ上に形成されるＦＥＴのゲー
ト幅でコントロールすることが考えられるが、このよう
なコントロールを行うことによりスイツチ回路としての
最適な構成を取ることができるとは限らず、結局、挿入
損失やアイソレーシヨン特性の劣化につながりかねな
い。このように挿入損失低減のため最適となるようにボ
ンデイングワイヤのインダクタンス値と寄生容量値を取
ることは非常に難しいという問題があつた。
デイングワイヤの寄生インダクタンスは共に副次的なも
ので容易にコントロールできるパラメータではない。例
えば寄生容量をＩＣチツプ上に形成されるＦＥＴのゲー
ト幅でコントロールすることが考えられるが、このよう
なコントロールを行うことによりスイツチ回路としての
最適な構成を取ることができるとは限らず、結局、挿入
損失やアイソレーシヨン特性の劣化につながりかねな
い。このように挿入損失低減のため最適となるようにボ
ンデイングワイヤのインダクタンス値と寄生容量値を取
ることは非常に難しいという問題があつた。
【００１２】また前にも述べたように、ＦＥＴをスイツ
チ用として用いる場合には、ピンチオフ電圧より充分大
きく、オン抵抗を充分小さくできるオンバイアスと、Ｆ
ＥＴが完全にオフさせることができるオフバイアスとを
ゲート端子に印加しなければならないが、一般にオフバ
イアスには負電位が必要となる。これはピンチオフ電圧
Ｖｐが０〔Ｖ〕以下に設定される場合が多いためであ
る。ところが負電源はＤＣ−ＤＣコンバータ等を必要と
するためコスト、サイズ、消費電力の点で好ましくな
い。
チ用として用いる場合には、ピンチオフ電圧より充分大
きく、オン抵抗を充分小さくできるオンバイアスと、Ｆ
ＥＴが完全にオフさせることができるオフバイアスとを
ゲート端子に印加しなければならないが、一般にオフバ
イアスには負電位が必要となる。これはピンチオフ電圧
Ｖｐが０〔Ｖ〕以下に設定される場合が多いためであ
る。ところが負電源はＤＣ−ＤＣコンバータ等を必要と
するためコスト、サイズ、消費電力の点で好ましくな
い。
【００１３】これを回避するには正電源のみによつてス
イツチ回路が動作すれば良い。実際、ＦＥＴのドレイン
端子及びソース端子に正のバイアス（Ｖbias）を印加
し、かつゲートに０〔Ｖ〕以上（一般に０〔Ｖ〕）の電
位を印加する場合でもドレイン及びソースに対するゲー
トの相対的な電位を負にすることができ、この場合には
ＦＥＴをオフ状態（ピンチオフ状態）に制御できる。
イツチ回路が動作すれば良い。実際、ＦＥＴのドレイン
端子及びソース端子に正のバイアス（Ｖbias）を印加
し、かつゲートに０〔Ｖ〕以上（一般に０〔Ｖ〕）の電
位を印加する場合でもドレイン及びソースに対するゲー
トの相対的な電位を負にすることができ、この場合には
ＦＥＴをオフ状態（ピンチオフ状態）に制御できる。
【００１４】しかしながらこの場合にはバイアス（Ｖ
bias）端子が余分に必要となる問題がでてくる。またバ
イアス（Ｖbias）端子から伸びるバイアス線の引き回し
は回路の占有面積の増大、さらにはＩＣの半導体チツプ
サイズ及びＩＣパツケージサイズの増大につながりかね
ない。またバイアス端子の存在はアイソレーシヨン特性
の劣化等の原因となる。
bias）端子が余分に必要となる問題がでてくる。またバ
イアス（Ｖbias）端子から伸びるバイアス線の引き回し
は回路の占有面積の増大、さらにはＩＣの半導体チツプ
サイズ及びＩＣパツケージサイズの増大につながりかね
ない。またバイアス端子の存在はアイソレーシヨン特性
の劣化等の原因となる。
【００１５】またこれに加えて、バイアス（Ｖbias）を
印加する場合、充分低いオン抵抗を得るためにはバイア
ス（Ｖbias）をゲートのオンバイアスに対してビルトイ
ン電圧Ｖbi程度低い電位に設定する必要がある。このた
めバイアス（Ｖbias）電位はＦＥＴの制御電位（オンバ
イアス）に応じて変動させなければならない。しかしな
がらこれは正電源制御スイツチＩＣ等を使用するユーザ
にとつて面倒である。
印加する場合、充分低いオン抵抗を得るためにはバイア
ス（Ｖbias）をゲートのオンバイアスに対してビルトイ
ン電圧Ｖbi程度低い電位に設定する必要がある。このた
めバイアス（Ｖbias）電位はＦＥＴの制御電位（オンバ
イアス）に応じて変動させなければならない。しかしな
がらこれは正電源制御スイツチＩＣ等を使用するユーザ
にとつて面倒である。
【００１６】本発明は以上の点を考慮してなされたもの
で、従来に比して高周波信号に対する挿入損失の小さい
スイツチ回路を提案しようとするものである。また高い
アイソレーシヨン特性を実現できる正電源駆動のスイツ
チ回路及びこれらを用いた複合スイツチ回路を提案しよ
うとするものである。
で、従来に比して高周波信号に対する挿入損失の小さい
スイツチ回路を提案しようとするものである。また高い
アイソレーシヨン特性を実現できる正電源駆動のスイツ
チ回路及びこれらを用いた複合スイツチ回路を提案しよ
うとするものである。
【００１７】
【課題を解決するための手段】かかる課題を解決するた
め本発明のスイツチ回路においては、ドレイン−ソース
間を信号通路とする電界効果トランジスタ（ＦＥＴ１）
と、電界効果トランジスタ（ＦＥＴ１）のゲート端子
（Ｇ）に接続された高インピーダンス素子（Ｒ１）と、
電界効果トランジスタ（ＦＥＴ１）のドレイン端子
（Ｄ）とグランドとの間に接続された第１の容量（Ｃ
１）及び又は電界効果トランジスタ（ＦＥＴ１）のソー
ス端子（Ｇ）とグランドとの間に接続された第２の容量
（Ｃ２）とを設ける。
め本発明のスイツチ回路においては、ドレイン−ソース
間を信号通路とする電界効果トランジスタ（ＦＥＴ１）
と、電界効果トランジスタ（ＦＥＴ１）のゲート端子
（Ｇ）に接続された高インピーダンス素子（Ｒ１）と、
電界効果トランジスタ（ＦＥＴ１）のドレイン端子
（Ｄ）とグランドとの間に接続された第１の容量（Ｃ
１）及び又は電界効果トランジスタ（ＦＥＴ１）のソー
ス端子（Ｇ）とグランドとの間に接続された第２の容量
（Ｃ２）とを設ける。
【００１８】また本発明のスイツチ回路においては、大
きさの異なる第１及び第２の電圧（ＶCTL1及びＶCTL2）
がそれぞれ互い違いに印加される第１及び第２の制御端
子と、当該第１及び第２の制御端子に印加された第１及
び第２の電圧に基づいてバイアス電圧（Ｖbias）を生成
するバイアス電圧発生手段（２）と、ドレイン−ソース
間を信号通路とする電界効果トランジスタ（ＦＥＴ１）
と、電界効果トランジスタ（ＦＥＴ１）のゲート端子
（Ｇ）と第１の制御端子（ＣＴＬ１）との間に接続され
た高インピーダンス素子（Ｒ１）とを設ける。さらに本
発明の複合スイツチ回路においては、前述のスイツチ回
路を複数個組み合わしてなる。
きさの異なる第１及び第２の電圧（ＶCTL1及びＶCTL2）
がそれぞれ互い違いに印加される第１及び第２の制御端
子と、当該第１及び第２の制御端子に印加された第１及
び第２の電圧に基づいてバイアス電圧（Ｖbias）を生成
するバイアス電圧発生手段（２）と、ドレイン−ソース
間を信号通路とする電界効果トランジスタ（ＦＥＴ１）
と、電界効果トランジスタ（ＦＥＴ１）のゲート端子
（Ｇ）と第１の制御端子（ＣＴＬ１）との間に接続され
た高インピーダンス素子（Ｒ１）とを設ける。さらに本
発明の複合スイツチ回路においては、前述のスイツチ回
路を複数個組み合わしてなる。
【００１９】
【作用】電界効果トランジスタ（ＦＥＴ１）のドレイン
端子（Ｄ）とグランドとの間、及び又は電界効果トラン
ジスタ（ＦＥＴ１）のソース端子（Ｓ）とグランドとの
間に接続された第１の容量（Ｃ１）及び又は第２の容量
（Ｃ２）の容量値を可変することにより信号線路上に存
在する寄生インダクタンス（Ｌ１及びＬ２）とのこれら
容量によつて得られる整合特性を調整する。これにより
所望の周波数での挿入損失を一段と低減することができ
る。
端子（Ｄ）とグランドとの間、及び又は電界効果トラン
ジスタ（ＦＥＴ１）のソース端子（Ｓ）とグランドとの
間に接続された第１の容量（Ｃ１）及び又は第２の容量
（Ｃ２）の容量値を可変することにより信号線路上に存
在する寄生インダクタンス（Ｌ１及びＬ２）とのこれら
容量によつて得られる整合特性を調整する。これにより
所望の周波数での挿入損失を一段と低減することができ
る。
【００２０】第１及び第２の制御端子（ＣＴＬ１及びＣ
ＴＬ２）に印加される２種類の電圧に基づいてバイアス
電圧（Ｖbias）を生成することにより、正電源を用いる
場合にもバイアス専用の端子をなくすことができる。こ
の分、パツケージやチツプを一段と小型化できる。また
これに伴いバイアスラインを介した信号のもれもなくし
得、アイソレーシヨン特性を向上できる。
ＴＬ２）に印加される２種類の電圧に基づいてバイアス
電圧（Ｖbias）を生成することにより、正電源を用いる
場合にもバイアス専用の端子をなくすことができる。こ
の分、パツケージやチツプを一段と小型化できる。また
これに伴いバイアスラインを介した信号のもれもなくし
得、アイソレーシヨン特性を向上できる。
【００２１】
【実施例】以下図面について、本発明の一実施例を詳述
する。
する。
【００２２】（１）基本構成 図１にスイツチ回路１の基本構成を示す。このスイツチ
回路１は２つの制御端子ＣＴＬ１及びＣＴＬ２に印加さ
れる２種類の電位に基づいてバイアス電圧を発生するバ
イアス電圧発生部２と、信号線路に対してシヤントの位
置に配置された容量Ｃ１及びＣ２によつてなるマツチン
グ回路部３とを有することを特徴とする。ここではまず
バイアス回路部２について説明し、続いてマツチング回
路３について説明する。
回路１は２つの制御端子ＣＴＬ１及びＣＴＬ２に印加さ
れる２種類の電位に基づいてバイアス電圧を発生するバ
イアス電圧発生部２と、信号線路に対してシヤントの位
置に配置された容量Ｃ１及びＣ２によつてなるマツチン
グ回路部３とを有することを特徴とする。ここではまず
バイアス回路部２について説明し、続いてマツチング回
路３について説明する。
【００２３】（２）バイアス回路部 バイアス回路部２は２つの制御端子ＣＴＬ１及びＣＴＬ
２間に接続されたダイオードＤ１、Ｄ２及び抵抗Ｒ４、
Ｒ５によつて構成されている。ここで制御端子ＣＴＬ１
及びＣＴＬ２には互い違いに２種類の電位Ｖ（High）及
びＶ（Low ）（Ｖ（High）＞Ｖ（Low ））が印加される
ようになされている。例えば制御端子ＣＴＬ１に３
〔Ｖ〕／０〔Ｖ〕が印加されるとき、他方の制御端子Ｃ
ＴＬ２には０〔Ｖ〕／３〔Ｖ〕が印加されるといつた具
合である。
２間に接続されたダイオードＤ１、Ｄ２及び抵抗Ｒ４、
Ｒ５によつて構成されている。ここで制御端子ＣＴＬ１
及びＣＴＬ２には互い違いに２種類の電位Ｖ（High）及
びＶ（Low ）（Ｖ（High）＞Ｖ（Low ））が印加される
ようになされている。例えば制御端子ＣＴＬ１に３
〔Ｖ〕／０〔Ｖ〕が印加されるとき、他方の制御端子Ｃ
ＴＬ２には０〔Ｖ〕／３〔Ｖ〕が印加されるといつた具
合である。
【００２４】ここでは制御端子ＣＴＬ１の電位ＶCTL1が
他方の制御端子ＣＴＬ２の電位ＶCTL2より大きいとして
（すなわちＶCTL1＞ＶCTL2として）、バイアス回路部２
がバイアス電圧を発生する様子を説明する。このときダ
イオードＤ１は順方向にバイアスされ、ダイオードＤ２
は逆方向にバイアスされる。その結果、ダイオードＤ１
は抵インピーダンスＺｄ（Low ）の状態となり、ダイオ
ードＤ２は高インピーダンスＺｄ（High）の状態とな
る。
他方の制御端子ＣＴＬ２の電位ＶCTL2より大きいとして
（すなわちＶCTL1＞ＶCTL2として）、バイアス回路部２
がバイアス電圧を発生する様子を説明する。このときダ
イオードＤ１は順方向にバイアスされ、ダイオードＤ２
は逆方向にバイアスされる。その結果、ダイオードＤ１
は抵インピーダンスＺｄ（Low ）の状態となり、ダイオ
ードＤ２は高インピーダンスＺｄ（High）の状態とな
る。
【００２５】ここで次式
【数１】 が成り立つとすると、バイアス回路部２の等価回路は図
２のようになる。従つてダイオードＤ１と抵抗Ｒ５の接
続中点に当たるバイアス端子Ｖbiasには、ダイオードの
接合ビルトイン電圧Ｖbi分だけＶ（High）より電圧降下
した電位Ｖ（High）−Ｖbiが印加される。これは制御端
子ＣＴＬ２の電位ＶCTL2が他方の制御端子ＣＴＬ１の電
位ＶCTL1より大きい場合（すなわちＶCTL2＞ＶCTL1の場
合）にも同様である。
２のようになる。従つてダイオードＤ１と抵抗Ｒ５の接
続中点に当たるバイアス端子Ｖbiasには、ダイオードの
接合ビルトイン電圧Ｖbi分だけＶ（High）より電圧降下
した電位Ｖ（High）−Ｖbiが印加される。これは制御端
子ＣＴＬ２の電位ＶCTL2が他方の制御端子ＣＴＬ１の電
位ＶCTL1より大きい場合（すなわちＶCTL2＞ＶCTL1の場
合）にも同様である。
【００２６】さて制御端子ＣＴＬ１及びバイアス端子Ｖ
biasは高インピーダンスの抵抗Ｒ１及びＲ２、Ｒ３を介
してＦＥＴ１のゲート端子及びドレイン端子、ソース端
子に接続されている。これら制御端子ＣＴＬ１及びバイ
アス端子Ｖbiasに印加される直流電圧ＶCTL1及びＶ（Hi
gh）−Ｖbiによつてゲート端子及びドレイン端子、ソー
ス端子が直流バイアスされ、信号経路からの高周波信号
の漏れが防がれている。結果として、ゲート端子のドレ
イン端子（ソース端子）に対する相対電位はＶbi（Ｖ
CTL1＝Ｖ（High）の時）、又はＶ（Low ）−Ｖ（High）
＋Ｖbi（ＶCTL1＝Ｖ（Low ）の時）となる。
biasは高インピーダンスの抵抗Ｒ１及びＲ２、Ｒ３を介
してＦＥＴ１のゲート端子及びドレイン端子、ソース端
子に接続されている。これら制御端子ＣＴＬ１及びバイ
アス端子Ｖbiasに印加される直流電圧ＶCTL1及びＶ（Hi
gh）−Ｖbiによつてゲート端子及びドレイン端子、ソー
ス端子が直流バイアスされ、信号経路からの高周波信号
の漏れが防がれている。結果として、ゲート端子のドレ
イン端子（ソース端子）に対する相対電位はＶbi（Ｖ
CTL1＝Ｖ（High）の時）、又はＶ（Low ）−Ｖ（High）
＋Ｖbi（ＶCTL1＝Ｖ（Low ）の時）となる。
【００２７】一般にＦＥＴのドレイン−ソース間抵抗
は、ＦＥＴのゲート端子に印加されるバイアス電圧がビ
ルトイン電圧程度で飽和傾向となるため、スイツチ用Ｆ
ＥＴとしてのゲート端子に印加するオンバイアス電圧は
ビルトイン電圧程度に設定するのが適当である。これは
たとえゲート端子にビルトイン電圧以上の電圧を印加し
ようとしてもゲート端子にリーク電流が流れ、ゲート端
子に接続した抵抗で電圧降下を起こすためビルトイン電
圧以上の電圧はゲートにはかかり難いことによる。
は、ＦＥＴのゲート端子に印加されるバイアス電圧がビ
ルトイン電圧程度で飽和傾向となるため、スイツチ用Ｆ
ＥＴとしてのゲート端子に印加するオンバイアス電圧は
ビルトイン電圧程度に設定するのが適当である。これは
たとえゲート端子にビルトイン電圧以上の電圧を印加し
ようとしてもゲート端子にリーク電流が流れ、ゲート端
子に接続した抵抗で電圧降下を起こすためビルトイン電
圧以上の電圧はゲートにはかかり難いことによる。
【００２８】従つて上記のようにいかなる大きさの制御
電圧でコントロールしたとしても（ただしＶ（Low ）と
Ｖ（High）の差はビルトイン電圧以上必要である）、オ
ン状態にあるゲート端子のドレイン端子（ソース端子）
に対する相対電位はスイツチ用ＦＥＴとして最適電圧の
ビルトイン電圧Ｖbiとなる。以上のように、バイアス回
路部２を設けたことにより、外部接続用のバイアス端子
を不要とでき、パツケージやチツプの小型化を実現でき
る。またバイアス線も不要にできるのでバイアス線を介
した信号の漏れもなくし得、性能の向上を実現できる。
また正電源のみでスイツチ回路１を制御できる。さらに
制御電圧を変えた場合においてもＩＣ中で用いられるＦ
ＥＴのオンバイアスは最適値を維持できる。
電圧でコントロールしたとしても（ただしＶ（Low ）と
Ｖ（High）の差はビルトイン電圧以上必要である）、オ
ン状態にあるゲート端子のドレイン端子（ソース端子）
に対する相対電位はスイツチ用ＦＥＴとして最適電圧の
ビルトイン電圧Ｖbiとなる。以上のように、バイアス回
路部２を設けたことにより、外部接続用のバイアス端子
を不要とでき、パツケージやチツプの小型化を実現でき
る。またバイアス線も不要にできるのでバイアス線を介
した信号の漏れもなくし得、性能の向上を実現できる。
また正電源のみでスイツチ回路１を制御できる。さらに
制御電圧を変えた場合においてもＩＣ中で用いられるＦ
ＥＴのオンバイアスは最適値を維持できる。
【００２９】（３）マツチング回路部 マツチング回路部３は信号線路に対してシヤントの位置
に配置された容量Ｃ１、Ｃ２と信号経路上の寄生インダ
クタンスＬ１、Ｌ２とによつて伝送系とのインピーダン
スを整合し、損失の低減を図つている。図３にスイツチ
がオン状態のときの等価回路を示す。ただし図では高周
波信号の入出力端子ＲＦ１、ＲＦ２の部分に存在するボ
ンデイングワイヤ等の寄生インダクタンスをＬ１及びＬ
２とし、また簡単のためにＦＥＴのオン抵抗は０とす
る。また容量Ｃtotal1は容量Ｃ１と寄生容量Ｃ' との合
成容量を示しており、また容量Ｃtotal2は容量Ｃ２と寄
生容量Ｃ”との合成容量を示している。
に配置された容量Ｃ１、Ｃ２と信号経路上の寄生インダ
クタンスＬ１、Ｌ２とによつて伝送系とのインピーダン
スを整合し、損失の低減を図つている。図３にスイツチ
がオン状態のときの等価回路を示す。ただし図では高周
波信号の入出力端子ＲＦ１、ＲＦ２の部分に存在するボ
ンデイングワイヤ等の寄生インダクタンスをＬ１及びＬ
２とし、また簡単のためにＦＥＴのオン抵抗は０とす
る。また容量Ｃtotal1は容量Ｃ１と寄生容量Ｃ' との合
成容量を示しており、また容量Ｃtotal2は容量Ｃ２と寄
生容量Ｃ”との合成容量を示している。
【００３０】この図より、寄生インダクタンスＬ１及び
Ｌ２をＬとし、合成容量Ｃtotal1及びＣtotal2をＣ／２
とし、角周波数をω、伝送系の特性インピーダンス、終
端をＲとすると、入力インピーダンスＺinは、次式
Ｌ２をＬとし、合成容量Ｃtotal1及びＣtotal2をＣ／２
とし、角周波数をω、伝送系の特性インピーダンス、終
端をＲとすると、入力インピーダンスＺinは、次式
【数２】 となる。従つて整合周波数ｆは、次式
【数３】 となる。この式より例えばＬが２〔nH〕、Ｃが１〔pF〕
とすると、整合周波数ｆは 3.1〔ＧHz〕となる。
とすると、整合周波数ｆは 3.1〔ＧHz〕となる。
【００３１】次にスイツチ回路１における寄生インダク
タンスＬを１〔nH〕としてＣの値を変化させた場合の挿
入損失の周波数特性のシミユレーシヨン結果を図４に示
す。ただしこのシミユレーシヨン結果は、ＦＥＴとして
ゲート幅１〔mm〕、ゲート長0.5〔μｍ〕のＧａＡｓ電
界接合型ＦＥＴ（JFET）を用いた場合の例である。この
図からＣ＝ 250〔fF〕、 500〔fF〕のとき、Ｃ＝０の場
合より損失が小さくなつている領域があり、この整合用
容量の効果があることが分かる。
タンスＬを１〔nH〕としてＣの値を変化させた場合の挿
入損失の周波数特性のシミユレーシヨン結果を図４に示
す。ただしこのシミユレーシヨン結果は、ＦＥＴとして
ゲート幅１〔mm〕、ゲート長0.5〔μｍ〕のＧａＡｓ電
界接合型ＦＥＴ（JFET）を用いた場合の例である。この
図からＣ＝ 250〔fF〕、 500〔fF〕のとき、Ｃ＝０の場
合より損失が小さくなつている領域があり、この整合用
容量の効果があることが分かる。
【００３２】また図４と先の整合周波数の式より、数
〔ＧHz〕程度の周波数の場合、整合用容量の大きさは、
高々１〔pF〕程度で低損失化の効果があることが分か
る。ただしボンデイングワイヤ等による寄生インダクタ
ンスは数〔nH〕だとする。また１〔pF〕程度の容量値
は、通常のＧａＡｓＦＥＴプロセスの窒化シリコン絶縁
膜を用いたＭＩＭ（Metal-Lnsulator-Metal ）容量の場
合、 100〔μｍ〕角程度の大きさで実現できるため、半
導体チツプ上の占有面積は非常に小さくて済むことにな
る。また、非常に小さな容量をチツプ上に作り込むこと
により、所望の周波数で挿入損失を低減できる。
〔ＧHz〕程度の周波数の場合、整合用容量の大きさは、
高々１〔pF〕程度で低損失化の効果があることが分か
る。ただしボンデイングワイヤ等による寄生インダクタ
ンスは数〔nH〕だとする。また１〔pF〕程度の容量値
は、通常のＧａＡｓＦＥＴプロセスの窒化シリコン絶縁
膜を用いたＭＩＭ（Metal-Lnsulator-Metal ）容量の場
合、 100〔μｍ〕角程度の大きさで実現できるため、半
導体チツプ上の占有面積は非常に小さくて済むことにな
る。また、非常に小さな容量をチツプ上に作り込むこと
により、所望の周波数で挿入損失を低減できる。
【００３３】（４）他の実施例 なお上述の実施例においては、スイツチ回路１としてバ
イアス回路部２及びマツチング回路部３の両方を備える
ものについて述べたが、本発明はこれに限らず、バイア
ス回路部２だけを備えるスイツチ回路にもマツチング回
路部３だけを備えるスイツチ回路にも適用し得る。
イアス回路部２及びマツチング回路部３の両方を備える
ものについて述べたが、本発明はこれに限らず、バイア
ス回路部２だけを備えるスイツチ回路にもマツチング回
路部３だけを備えるスイツチ回路にも適用し得る。
【００３４】また上述の実施例においては、ＦＥＴ１の
ドレイン端子及びソース端子にそれぞれ高インピーダン
ス素子を接続する場合について述べたが、本発明はこれ
に限らず、いずれか一方にだけ高インピーダンス素子を
接続する場合にも適用し得る。
ドレイン端子及びソース端子にそれぞれ高インピーダン
ス素子を接続する場合について述べたが、本発明はこれ
に限らず、いずれか一方にだけ高インピーダンス素子を
接続する場合にも適用し得る。
【００３５】さらに上述の実施例においては、ＦＥＴ１
のドレイン端子とグランドとの間及びソース端子とグラ
ンドとの間に容量Ｃ１及びＣ２をそれぞれ接続する場合
について述べたが、本発明はこれに限らず、いずれか一
方にだけ容量を接続する場合にも適用し得る。
のドレイン端子とグランドとの間及びソース端子とグラ
ンドとの間に容量Ｃ１及びＣ２をそれぞれ接続する場合
について述べたが、本発明はこれに限らず、いずれか一
方にだけ容量を接続する場合にも適用し得る。
【００３６】さらに上述の実施例においては、ＦＥＴ１
としてシングルゲートＦＥＴを用いる場合について述べ
たが、本発明はこれに限らず、デユアルゲートＦＥＴの
場合にもマルチゲートＦＥＴの場合にも広く適用し得
る。
としてシングルゲートＦＥＴを用いる場合について述べ
たが、本発明はこれに限らず、デユアルゲートＦＥＴの
場合にもマルチゲートＦＥＴの場合にも広く適用し得
る。
【００３７】さらに上述の実施例においては、ＦＥＴ１
として接合型ＦＥＴを用いる場合について述べたが、本
発明はこれに限らず、ＭＥＳＦＥＴの場合にも適用し得
る。
として接合型ＦＥＴを用いる場合について述べたが、本
発明はこれに限らず、ＭＥＳＦＥＴの場合にも適用し得
る。
【００３８】さらに上述の実施例においては、基本的な
スイツチ回路１について述べたが、本発明はこれに限ら
ず、これらスイツチ回路１を複数個組み合わせてなる複
合型のスイツチ回路にも適用し得る。例えば図５に示す
ように、信号線路に対してシリーズの位置とシヤントの
位置にそれぞれスイツチ回路１が配置される複合型のス
イツチ回路にも適用し得る。
スイツチ回路１について述べたが、本発明はこれに限ら
ず、これらスイツチ回路１を複数個組み合わせてなる複
合型のスイツチ回路にも適用し得る。例えば図５に示す
ように、信号線路に対してシリーズの位置とシヤントの
位置にそれぞれスイツチ回路１が配置される複合型のス
イツチ回路にも適用し得る。
【００３９】
【発明の効果】上述のように本発明によれば、電界効果
トランジスタのドレイン端子とグランドとの間、及び又
は、電界効果トランジスタのソース端子とグランドとの
間に第１の容量及び又は第２の容量を接続し、当該容量
値を信号特性に応じて設定することにより所望の周波数
における挿入損失の低いスイツチ回路を実現することが
できる。
トランジスタのドレイン端子とグランドとの間、及び又
は、電界効果トランジスタのソース端子とグランドとの
間に第１の容量及び又は第２の容量を接続し、当該容量
値を信号特性に応じて設定することにより所望の周波数
における挿入損失の低いスイツチ回路を実現することが
できる。
【００４０】また本発明によれば、電界効果トランジス
タを用いたスイツチ回路に２つの制御端子に印加される
制御電圧からバイアス電圧を発生するバイアス回路を設
けたことにより、正電源を用いる場合にも専用のバイア
ス端子をなくし得るアイソレーシヨン特性に優れたスイ
ツチ回路を実現することができる。
タを用いたスイツチ回路に２つの制御端子に印加される
制御電圧からバイアス電圧を発生するバイアス回路を設
けたことにより、正電源を用いる場合にも専用のバイア
ス端子をなくし得るアイソレーシヨン特性に優れたスイ
ツチ回路を実現することができる。
【図１】本発明によるスイツチ回路の一実施例を示す接
続図である。
続図である。
【図２】２つの制御端子に異なる電位が印加された状態
におけるバイアス回路部の等価回路を示す接続図であ
る。
におけるバイアス回路部の等価回路を示す接続図であ
る。
【図３】スイツチ回路がオン状態に制御されている状態
における信号線路の等価回路を示す接続図である。
における信号線路の等価回路を示す接続図である。
【図４】マツチング回路部による挿入損失の改善の説明
に供する特性曲線図である。
に供する特性曲線図である。
【図５】複合スイツチ回路の説明に供する接続図であ
る。
る。
【図６】寄生インダクタンスによる挿入損失の説明に供
する特性曲線図である。
する特性曲線図である。
１……スイツチ回路、２……バイアス回路部、３……マ
ツチング回路部。
ツチング回路部。
Claims (8)
- 【請求項１】ドレイン−ソース間を信号通路とする電界
効果トランジスタと、 上記電界効果トランジスタのゲート端子に接続された高
インピーダンス素子と、 上記電界効果トランジスタのドレイン端子とグランドと
の間に接続された第１の容量及び又は上記電界効果トラ
ンジスタのソース端子とグランドとの間に接続された第
２の容量とを具えることを特徴とするスイツチ回路。 - 【請求項２】請求項１に記載のスイツチ回路を複数個組
み合わせてなることを特徴とする複合スイツチ回路。 - 【請求項３】大きさの異なる第１及び第２の電圧がそれ
ぞれ互い違いに印加される第１及び第２の制御端子を有
し、当該第１及び第２の制御端子に印加された上記第１
及び第２の電圧に基づいてバイアス電圧を生成するバイ
アス電圧発生手段と、 ドレイン−ソース間を信号通路とする電界効果トランジ
スタと、 上記電界効果トランジスタのゲート端子と上記第１の制
御端子との間に接続された高インピーダンス素子とを具
えることを特徴とするスイツチ回路。 - 【請求項４】上記バイアス電圧発生手段は、 上記第１の制御端子と出力端子と間に、上記第１の制御
端子から上記出力端子への方向が順方向になるように接
続された第１のダイオードと、 上記第１の制御端子と上記出力端子との間に上記第１の
ダイオードに対して並列に接続された第１の抵抗とを有
し、 上記第２の制御端子と上記出力端子と間に、上記第２の
制御端子から上記出力端子への方向が順方向になるよう
に接続された第２のダイオードと、 上記第２の制御端子と上記出力端子との間に上記第２の
ダイオードに対して並列に接続された第２の抵抗とを有
することを特徴とする請求項３に記載のスイツチ回路。 - 【請求項５】上記電界効果トランジスタのドレイン端子
と上記バイアス電圧発生手段の出力端子との間に接続さ
れた第２の高インピーダンス素子、及び又は、上記電界
効果トランジスタのソース端子と上記バイアス電圧発生
手段の出力端子との間に接続された第３の高インピーダ
ンス素子とを具えることを特徴とする請求項１又は請求
項４に記載のスイツチ回路。 - 【請求項６】請求項５に記載のスイツチ回路を複数個組
み合わせてなることを特徴とする複合スイツチ回路。 - 【請求項７】上記電界効果トランジスタはマルチゲート
電界効果トランジスタでなることを特徴とする請求項
１、請求項３、請求項４又は請求項５に記載のスイツチ
回路。 - 【請求項８】上記電界効果トランジスタは接合型電界効
果トランジスタでなることを特徴とする請求項１、請求
項３、請求項４又は請求項５に記載のスイツチ回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7027308A JPH08204528A (ja) | 1995-01-23 | 1995-01-23 | スイツチ回路及び複合スイツチ回路 |
| KR1019960001194A KR100389465B1 (ko) | 1995-01-23 | 1996-01-20 | 스위치회로및복합스위치회로 |
| DE69608973T DE69608973T2 (de) | 1995-01-23 | 1996-01-22 | Schalter und diesen enthaltende Schaltungsanordnung |
| EP96100844A EP0723337B1 (en) | 1995-01-23 | 1996-01-22 | Switching circuit and composite arrangement |
| US08/590,172 US5717356A (en) | 1995-01-23 | 1996-01-23 | Low insertion loss switch |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7027308A JPH08204528A (ja) | 1995-01-23 | 1995-01-23 | スイツチ回路及び複合スイツチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08204528A true JPH08204528A (ja) | 1996-08-09 |
Family
ID=12217465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7027308A Pending JPH08204528A (ja) | 1995-01-23 | 1995-01-23 | スイツチ回路及び複合スイツチ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5717356A (ja) |
| EP (1) | EP0723337B1 (ja) |
| JP (1) | JPH08204528A (ja) |
| KR (1) | KR100389465B1 (ja) |
| DE (1) | DE69608973T2 (ja) |
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| US7173471B2 (en) | 2003-06-13 | 2007-02-06 | Matsushita Electric Industrial Co., Ltd. | High frequency switching circuit and semiconductor device |
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| JP2009201096A (ja) * | 2008-01-22 | 2009-09-03 | Nec Electronics Corp | スイッチ回路 |
| JPWO2008114455A1 (ja) * | 2007-03-21 | 2010-07-01 | 富士通マイクロエレクトロニクス株式会社 | スイッチング容量生成回路 |
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