JPH08205161A - デジタル高精細および／またはデジタル標準精細テレビジョン信号を復号化するためのデジタルビデオデコーダ - Google Patents

デジタル高精細および／またはデジタル標準精細テレビジョン信号を復号化するためのデジタルビデオデコーダ

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JPH08205161A
JPH08205161A JP7262952A JP26295295A JPH08205161A JP H08205161 A JPH08205161 A JP H08205161A JP 7262952 A JP7262952 A JP 7262952A JP 26295295 A JP26295295 A JP 26295295A JP H08205161 A JPH08205161 A JP H08205161A
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Abstract

(57)【要約】 【課題】デジタルビデオデコーダ回路の複雑性を低減
し、かつビデオデコーダメモリの要求を低減する方法お
よび装置が求められている。 【解決手段】多重完全解像度ビデオデコーダを用いるこ
となく、低減解像度ＨＤＴＶビデオデコーダ１００が、
ピクチャーインピクチャー機能を与えるためのピクチャ
ーインピクチャーデコーダ回路の一部として使用され
る。このデコーダでは、プリパーザ１１２、ダウンサン
プラ１２６、および画素値を表す低減バイトのデータの
使用など、多くのデータ低減技術が用いられる。それに
よって、デコ−ダ回路の複雑性およびメモリ要求を実質
的に減らしている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ビデオデコーダに
係り、さらに詳細には、高精細テレビジョン（ＨＤＴ
Ｖ）信号および／または標準精細テレビジョン（ＳＤＴ
Ｖ）信号を復号化できるビデオデコーダを与える方法お
よび装置に関する。
【０００２】
【従来の技術】良好な画質を与えるとともに、アナログ
ＮＴＳＣテレビジョン信号を用いて現に可能な帯域幅を
越えるスペクトル帯域幅を一層効率的に使用する方法と
して、テレビジョン放送および他の形のビデオおよびオ
ーデオ信号の送信のために、アナログ信号に対抗してデ
ジタル信号を使用することが提案されている。
【０００３】国際標準化機構は、デジタルテレビジョン
への用途が期待されている圧縮デジタルデータを発生す
るためのビデオデータ圧縮の基準を設定している。この
基準を、ＩＳＯ ＭＰＥＧ（国際標準化機構 動画専門
家グループ）基準として参照する。ＭＰＥＧ基準によれ
ば、ビデオデータは離散的余弦変換符号化方法を用いて
符号化され、送信用に可変長符号化データパケットに配
列される。
【０００４】ＭＰＥＧ基準のひとつのバージョンである
ＭＰＥＧ−２が、「情報工学 動画とその音声の一般符
号化」（Information Technology - Generic Coding of
Moving Pictures And Associated Audio）と題する国
際標準化機構 動画専門家グループ、推薦ドラフト H.2
62，ISO/IEC 13818-1 および 13818-2 に記載されてい
る。これは、以下、「１９９３年１１月 ＩＳＯ−ＭＰ
ＥＧ 委員会ドラフト」として参照する。本件出願にお
いてＭＰＥＧビデオデータに対して行われる参照は、こ
の「１９９３年１１月 ＩＳＯ−ＭＰＥＧ 委員会ドラ
フト」において定義されるビデオデータを参照するもの
とする。
【０００５】
【発明が解決しようとする課題】ＭＰＥＧビデオデータ
は、ビデオフレームが現在のＮＴＳＣ信号において使用
される解像度よりも高い解像度にある高精細テレビジョ
ン（ＨＤＴＶ）、または例えば現存のアナログＮＴＳＣ
基準とほぼ同じフレーム毎の解像度を持つテレビジョン
である標準精細テレビジョン（ＳＤＴＶ）として参照さ
れるもののいずれかをサポートするために使用すること
ができる。提案された米国新規テレビジョン基準（ＵＳ
ＡＴＶ）を含むＨＤＴＶは、ＳＤＴＶよりも高い解像
度を与えるので、ＳＤＴＶフレームを表すのに必要であ
るデータよりも多くのデータが、ＨＤＴＶフレームを表
すのに必要とされる。したがって、単一のＨＤＴＶ信号
をサポートするために要する帯域幅と同一の帯域幅で、
多数のＳＤＴＶ信号を送信することができる。
【０００６】主レベルでのＭＰＥＧ主プロフィール（Ｍ
Ｐ＠ＭＬ）は、ＭＰＥＧ適合標準精細テレビジョン信号
とその関連復号化装置に対する様々な要求を規定してい
る。ＭＰ＠ＭＬは、画像当たり総数４１４，７２０画素
の７２０ｘ５７６画素の大きさの画像を与える。ＵＳ
ＡＴＶに対する提案基準は、画像当たり総数２，０７
３，６００画素の１９２０ｘ１０８０画素の大きさの画
像を与える。
【０００７】ＨＤＴＶ画像の各フレームを表すために
は、比較的大量のデータを必要とするので、ＨＤＴＶデ
コーダは、ＳＤＴＶデコーダよりもかなり速いデータ速
度をサポートする必要がある。標準ＳＤＴＶデコーダに
比較して、ＨＤＴＶデコーダによって要求される余分な
メモリ、およびＨＤＴＶデコーダの逆ＤＣＴ回路や他の
構成部品との関係で増大する複雑性によって、ＨＤＴＶ
デコーダはＳＤＴＶデコーダよりもかなり高価となる。
【０００８】実際、メモリだけのコストだけでも、ＨＤ
ＴＶデコーダを有するＨＤＴＶセットを、多くの消費者
にとって極めて高価なものとしている。実際のＨＤＴＶ
デコーダは、多分１６ＭＢの比較的高価な同期ＤＲＡＭ
を必要とするが、最小の１０ＭＢのＲＡＭで済む、ＨＤ
ＴＶ用の完璧なＭＰＥＧ適合ビデオデコーダが望まれて
いる。
【０００９】したがって、次のような方法および装置が
必要である。すなわち、（１）ＨＤＴＶデコーダを作る
のに必要な回路の複雑さの単純化、（２）ＨＤＴＶデコ
ーダを作るのに必要なメモリ量の低減、および（３）Ｓ
ＤＴＶおよびＨＤＴＶ信号の両方を復号化できる単純な
デコーダが必要である。さらに、そのようなデコーダの
コストが、例えば、ＳＤＴＶデコーダのコストとほぼ同
等で、ほとんどの消費者に受け入れられる程度に十分安
価であることが望ましい。
【００１０】ＵＳ ＡＴＶ信号のみを伝送することに対
しては様々な提案がなされているが、それはまた幾つか
のＳＤＴＶ信号が放送されることを示唆している。放送
するＨＤＴＶおよびＳＤＴＶ信号の様々な組み合わせが
可能である。そこでは、多重ＳＤＴＶショーは一日の特
定の時間帯に放送され、単一のＨＤＴＶ放送がその日の
異なる時間帯にＳＤＴＶ信号に対して使用される同一の
帯域幅で伝送される。
【００１１】したがって、ＨＤＴＶおよびＳＤＴＶ放送
の両方を両立させるために、ＨＤＴＶおよびＳＤＴＶ信
号の両方およびその他のものを復号化できるビデオデコ
ーダを有するテレビが有効である。
【００１２】さらに、多重完全解像度デコーダのコスト
を引き上げることなく、デジタルテレビにおいてピクチ
ャーインピクチャー機能を実施できる方法および装置が
必要である。良く知られたアナログ形のピクチャーイン
ピクチャーシステムにおいては、ピクチャーインピクチ
ャー動作中、主画像を生成するために使用されるＴＶ信
号を復号化するために、普通、完全解像度デコーダが使
用され、主画像の小領域内に表示される第２画像を生成
するために使用されるＴＶ信号を復号化するために、第
２の完全解像度デコーダが使用される。
【００１３】
【課題を解決するための手段】本発明は、高精細テレビ
ジョン（ＨＤＴＶ）信号および／または標準精細圧縮ビ
デオ信号を復号化できるビデオデコーダを与える方法お
よび装置に関する。
【００１４】特に、本発明は、デジタルビデオデコーダ
回路の複雑性を低減し、かつビデオデコーダメモリの要
求を低減する幾つかの方法および装置を与える。
【００１５】最大ＨＤＴＶ解像度よりも劣る解像度で、
例えばほぼＳＤＴＶ解像度で、ＨＤＴＶ信号を復号化で
きる、および／またはＳＤＴＶ信号を復号化できるＨＤ
ＴＶデコーダについて説明する。本発明の様々なデータ
低減特性と回路簡単化の結果として、ほぼＳＤＴＶ解像
度で画像を出力する結合ＨＤＴＶ／ＳＤＴＶデコーダ
を、デジタルＳＤＴＶデコーダのコストのほぼ１３０％
のコストで作ることができる。
【００１６】本発明の一実施例によれば、多重最大解像
度ビデオデコーダを用いることなく、低減解像度ＨＤＴ
Ｖビデオデコーダが、ピクチャーインピクチャー機能を
与えるためのピクチャーインピクチャーデコーダ回路の
一部として使用される。
【００１７】本発明のデコーダによれば、プリパーザ、
ダウンサンプリング、および画素値を表す減少したバイ
トのデータ（例えばＤＣＴ値８ビットに対して、５、
６、または７ビットだけで表される）の使用を含む多く
のデータ低減技術を用いることによって、回路複雑性お
よびメモリ要求を実質的に減らすことができる。
【００１８】本発明の一実施例によれば、データを切り
捨てるためにプリパーザが使用される。それによって、
普通に使用される場合に要求されるよりも小さなチャネ
ルバッファが与えられる。さらに、プリパーザは、ラン
レングス／振幅記号数がマクロブロックについての最大
選択数を越えると、各マクロブロックのランレングス／
振幅記号を切り捨てる。一実施例においては、プリパー
ザは、また、符号化データバッファおよび構文解析器お
よび可変長デコーダ回路の結合機能によって決まる所定
のデータ処理速度を越えないように、例えば、マクロブ
ロック当たりのビット数を制限することによって、単位
時間当たり出力されるビット数を制限する。この方法
で、本発明はより簡単な実時間構文解析器および可変長
デコーダ回路を使用可能にしている。
【００１９】本発明によれば、逆量子化回路および逆離
散的余弦変換回路が、各マクロブロックに対応する予め
選択された組のＤＣＴ係数のみを処理し、それらの係数
の残り、例えばプリパーザによって除去されたＤＣＴ係
数、をゼロに設定するように設計される。この方法で、
逆量子化回路および逆離散的余弦変換回路の計算要求
が、実質的に低減され、より簡単な回路が与えられる。
【００２０】プリパーザの使用に加えて、ダウンサンプ
ラおよび／または最も重要性の小さいビットの切り取り
回路を用いることで、各ビデオ画像を表すために使用さ
れるデータ量を一層低減でき、それによってフレームバ
ッファメモリを大幅に少なくできる。
【００２１】ダウンサンプリングおよびデータ削減を含
む、データ低減の効果を補償するために、本発明のデコ
ーダは、低域通過フィルタを有する。
【００２２】
【発明の実施の形態】本発明は、ビデオデコーダに係
り、特に、高精細および／または標準精細デジタルビデ
オ信号を復号化できる低コストのビデオデコーダに関す
るものである。本発明によれば、復号化されたＨＤ画像
は、完全ＨＤ解像度よりも劣る解像度、例えば、ほぼＳ
Ｄ解像度で表示される。一方、ＳＤ画像は、最大ＳＤ解
像度で表示される。本発明のデコーダは、低コストＨＤ
ＴＶデコーダとして、または結合ＨＤ／ＳＤテレビジョ
ンデコーダとして作られる。本発明の詳細な説明は、主
として、ＨＤＴＶ、ＳＤＴＶおよび一体型ＨＤＴＶ／Ｓ
ＤＴＶテレビジョンデコーダに向けられているが、本発
明の多くの特徴は一般にデジタル画像を復号化するのに
適する低コスト低減解像度デジタルビデオデコーダを与
えるために使用され得る。しかも、この開示は、ＳＤＴ
ＶおよびＨＤＴＶデコーダにのみ制限されない。さら
に、模範的実施例では、ＭＰＥＧコンパチブルデコーダ
として説明されているが、本発明のデコーダは、離散的
余弦変換データ符号化方法を使用する多数のＭＰＥＧ状
態ビデオデータ流を復号化するために利用可能である。
【００２３】比較的小さな画面、例えば２０インチ以下
の画面を持つテレビジョンセットの場合には、ＨＤＴＶ
信号およびＳＤＴＶ信号間の知覚解像度と画質の差が、
ほとんど分からない。したがって、最高ＨＤＴＶ画像解
像度および画質よりも劣る解像度を与える本発明に係る
低コストＨＤＴＶデコーダは、コスト上の利点から、そ
のような小型テレビジョンに極めて適している。最大解
像度ＨＤＴＶデコーダのコストと較べて、本発明のデコ
ーダがかなり低コストであること、および第２画像の小
さな表示領域が表示されることから、本発明のデコーダ
は、また、ピクチャーインピクチャー機能を与えるのに
適している。
【００２４】ＨＤおよびＳＤ画像を復号化するための本
発明の方法は、例えば、プリパーザユニットおよび／ま
たは適合フィールド／フレームダウンサンプリング方法
を用いることによって、復号化する前に受信ＨＤ画像の
解像度を低減し、デコーダの後処理段階の複雑さを低減
させるステップを有している。さらに、低減解像度ＨＤ
およびＳＤ画像の両方を処理するために使用される共通
回路網の量を最大にするよう設計された逆離散的余弦変
換（ＩＤＣＴ）回路を用いることによって、一体型ＨＤ
／ＳＤデコーダ回路を作成するコストが低減される。
【００２５】さて、図１を参照する。図１には、本発明
の一実施例に従って作られた、参照符号１００によって
示されたビデオデコーダが表されている。図示のデコー
ダ１００は、ＨＤおよび／またはＳＤテレビジョン信
号、例えばＭＰＥＧ適合テレビジョン信号を復号化でき
る。ＨＤデコーダとして使用されるとき、デコーダ回路
１００は、質的に比較可能なすなわちＳＤテレビジョン
信号画像よりもわずかに優れたＨＤＴＶ信号から、画像
を生成できる。
【００２６】ＳＤ／ＨＤビデオデコーダ回路１００は、
プリパーザ１１２、構文解析器および可変長デコーダ回
路１２０、逆量子化回路１２２、逆ＤＣＴ回路１２４、
ダウンサンプラー１２６、加算器１２８、スイッチ１２
９、後処理装置１３６、動き補償予測モジュー（ＭＣ
Ｐ）１３０，および符号化データバッファおよびフレー
ムバッファ１１８から構成されている。
【００２７】ＨＤＴＶデコーダの全体のコストを低減す
る方法について、図１の実施例を参照して説明する。
【００２８】一般に、コスト的にみて、ビデオデコーダ
の単一の最も高価な素子は、例えばＨＤデコーダ内の１
６ＭＢの同期ＤＲＡＭから成るフレームメモリ１１８で
ある。圧縮ビット流の一時的記憶に使用される符号化デ
ータバッファ１１６は、より小さいが無視できるコスト
でもない。完全ＭＰＥＧ適合ＨＤＴＶデコーダは、符号
化データバッファとして使用するために少なくとも１Ｍ
ＢのＲＡＭを必要とする。
【００２９】デコーダのコストに大きく関与するデコー
ダの他の素子は、逆離散的余弦変換回路（ＩＤＣＴ）１
２４および逆量子化（ＩＱ）回路１２２である。ＨＤＴ
ＶデコーダのＩＤＣＴ回路１２４は、大量の数学計算を
高速に実行するために必要であり、デコーダ回路の重要
な部分を占める。ＩＱ回路１２２は、ＩＤＣＴ回路１２
４よりも少ない量の計算を実行する。しかし、それらの
計算の高速性および複雑さのため、ＩＱ回路１２２のコ
ストもまた、ＨＤＴＶデコーダの全体コストに大きく影
響する。
【００３０】ＩＤＣＴ回路１２４およびＩＱ回路１２２
に加えて、動き補償および補間論理が、大量の論理ゲー
トを必要とする。例えば、動き補償および補間論理は、
ＩＤＣＴ回路よりは少ないが、ＩＱ回路よりも多くの論
理ゲートを必要とする。構文解析器および可変長デコー
ダ回路１２０もまた、大量の論理ゲートを必要とする。
【００３１】ＨＤＴＶデコーダのコストおよび複雑さ
は、多分に、実時間で大量のデータを処理するという要
求に関係しているので、処理する必要のあるデータ量を
削減することによって複雑さを低減、したがってＨＤＴ
Ｖコンパチブルデコーダのコストを低減することができ
る。ＨＤＴＶ信号において受信されたビデオ信号の僅か
な部分のみを使用することで、解像度や画質が悪化する
が、どのＨＤＴＶデータを処理に使用するか、どの方法
によって処理するかを注意深く選択することによって、
ＳＤテレビジョン信号と同等かまたはそれよりも優れた
ビデオ画質が得られる。以下に述べるように、プリパー
ザ１１２は、構文解析器およびＶＬＤ回路１２０を含む
デコーダ回路１００の残りの素子に供給されるビデオデ
ータ量を動的に制御するように働き、それによって、実
時間で次段の回路素子によって処理されなければならな
いデータ量およびこれらの回路素子の複雑性を低減す
る。プリパーザ１１２を使用する他の利点は、普通要求
されるよりも小さな符号化データバッファ１１６を使用
できるようになることである。
【００３２】図１に表されているように、プリパーザ１
１２は、例えば、受信機の搬送デマルチプレクサ／デコ
ーダ回路によって出力されるＨＤＴＶ信号を表している
可変長符号化ビット流を受信するための第１入力と、デ
ータ速度制御情報を受信するための第２入力を有する。
プリパーザ１１２の出力は、プリパーザ１１２の第２入
力に結合された速度制御出力を有する符号化データバッ
ファ１１６の入力に接続されている。
【００３３】プリパーザ１１２は、符号化データバッフ
ァに供給されるＨＤＴＶデータ量を低減させるように働
く。それは、受信ＨＤＴＶデータの幾つかを選択的に切
り捨てることによってこれを行う。可変長復号化する前
に、データを解析し切り捨てるためにプリパーザ１１２
を用いることによって、受信ビット流のデータ速度の関
数であるデータ速度でプリパーザ１１２を動作させるこ
とが可能である。この速度は、それが可変長デコーダ回
路１２０の後段に配置された場合に、対応回路網がサポ
ートすることができなければならないデータ速度よりも
かなり遅い。符号化データバッファ１１６に記憶する前
にデータを解析し、構文解析しそして可変長復号化する
ことによって、さもなければＳＰおよびＶＬＤ回路１２
０が受ける最悪のケースの処理要求をサポートする必要
性を避けることができる。ＳＰおよびＶＬＤ回路１２０
が通常サポートするように設計されなければならない例
えば最悪ケースのデータ速度である最大データ速度は、
平均データ速度よりも６０倍ほど速いので、ＳＰおよび
ＶＬＤ回路１２０の複雑さの実質的な低減は、プリパー
ザ１１２を用いることによって達成され、通常最悪ケー
スの可変長復号化のシナリオであるところのものに対し
てサポートを与える必要はない。
【００３４】プリパーザ１１２は、完全な可変長復号化
動作を行う事なく入力ビット流を解析し、異なる形のビ
デオフレーム、例えば２方向符号化（Ｂ−）フレーム、
予測的に符号化された（Ｐ−）ビデオフレームおよび符
号化内（intra-coded）（Ｉ−）フレームに対応するデ
ータを特定し、受信データ流内の特定フレームのそれぞ
れと関連するＤＣＴ係数および動きベクトルを含むマク
ロブロックなどのＭＰＥＧ符号化素子を特定する。
【００３５】プリパーザ１１２は要求通りにＨＤＴＶビ
ット流に幾つかのデータ低減ビット流を実行し、ＳＰお
よびＶＬＤ回路１２０の処理容量および符号化データバ
ッファ１１６の全機能が越えられないことを保証する。
したがって、プリパーザ１１２は、プリパーザ出力デー
タ速度がデコーダ１００の他の素子の復号化制限によっ
て確立される実時間復号化エンベロープ内に留まること
を保証する。要求通りにデータ速度を低減することによ
って、符号化データバッファ１１６は低減量のデータを
記憶することができれば良いので、プリパーザ１１２は
また、符号化データバッファのサイズ要求を低減する働
きをする。
【００３６】一実施例においては、プリパーザ出力デー
タ速度が復号化エンベロープの予め選択された制限内に
留まることを保証するため、プリパーザ１１２は、マク
ロブロックを表すために使用されるＤＣＴ係数の数を予
め選択された数に制限するとともに、符号化データバッ
ファおよび復号化制限が越えられないよう防止するのに
必要なマクロブロック当たりの所望のビット数が得られ
るまで、受信マクロブロックと関係するより高次のＤＣ
Ｔ係数を取り除くことによって、マクロブロック当たり
のビット数を制限する。ほぼ所望のデータ速度を得るた
めに、マクロブロック当たりのビット数およびマクロブ
ロック当たりのＤＣＴ係数の両方が予め選択され得、ま
たはプリパーザ１１２によって動的に選択され得る。
【００３７】したがって、一実施例においては、その出
力データ速度を、符号化データバッファ１１６がオーバ
フローするのを防止するために必要なレベルに制限する
ために、プリパーザ１１２が、予め選択された数のＤＣ
Ｔ係数を越える、より一層高周波のＤＣＴ係数を切り捨
てることによって、各マクロブロックを表すために使用
されるＤＣＴ係数の数を制限する。そのような実施例に
おいては、ＡＣ ＤＣＴ係数の除去は、プリパーザ出力
データ速度で所望の低減を得るために必要とされる通り
に、最も最近受信されたＩ−フレームから測定される通
り後のＰ−フレームに対抗して前のＰ−フレーム内のデ
ータを保持するための優先度で、Ｂ−フレーム、その後
Ｐ−フレームそれからＩ−フレームについて優先的に実
行される。
【００３８】ＤＣＴ基準ビデオ圧縮システムにおいて
は、ＤＣＴ係数が垂直および水平周波数ビンにしたがっ
て、二次元に自然に順序付けされる。典型的なシステム
においては、連続送信を与えるためにそれらの係数が一
次元順序付けに配列される。ＭＰＥＧは、一般にジグザ
グ走査および交互走査と呼ばれる２つの異なる順序付け
を与える。
【００３９】予め与えられるＤＣＴ係数のサブセット、
すなわちプリパーザ１１２によって切り捨てられないＤ
Ｃ ＤＣＴ係数およびより低周波のＡＣ ＤＣＴ係数
は、ＭＰＥＧ走査タイプのいずれかにおけるいずれかの
線形範囲の係数と一致しない。そのような場合には、デ
ータ流内のある点の後、マクロブロックのすべての符号
化係数を切り捨てることによって、ＤＣＴ係数を所望の
設定に制限することは困難である。
【００４０】本発明によれば、プリパーザ１１２が予め
選択されたＤＣＴ係数を切り捨てるために、２つの異な
る方法が使用される。第１の実施例によれば、プリパー
ザ１１２は走査順に係数指数を選び、その後係数を切り
捨てる。この実施例では、ＤＣＴ係数の保持された組
は、初め、所望の組に属しない幾つかの係数に加えて、
所望の組に属するすべての係数を有する。プリパーザ１
１２は、その後所望の組に属するＤＣＴ係数のみを符号
化データバッファ１１６に送り、ＳＰおよびＶＬＤ回路
１２０に与える。
【００４１】第２の実施例においては、プリパーザ１１
２は入力ビット流を記録する。これは、不所望係数に関
連するランレングス／振幅コードを取り除くことによっ
て、そして後の所望係数を適切に調整されたランレング
スで記録することによって行われる。
【００４２】マクロブロック当たりのＤＣＴ係数の数を
制限することによって、プリパーザ１１２はゼロＤＣＴ
係数値をもたらすランレングス／振幅記号を効果的に切
り捨てる。その結果ＨＤＴＶビット流を完全に復号化す
るために必要であろうより簡単なＩＤＣＴ回路が与えら
れる。
【００４３】プリパーザ１１２の使用によって、マクロ
ブロック当たり予め選択された数のランレングス／振幅
対のみが、さらなる処理のためにプリパーザ１１２によ
って出力されることになるので、ランレングス／振幅記
号の切り捨てによって、また普通必要である回路よりも
簡単な構文解析器および可変長デコーダ回路１２０が与
えられる。
【００４４】幾つかのＤＣＴ係数を切り捨てることのさ
らなる利点、すなわちそのような係数をゼロに効果的に
設定することは、プリパーザ１１２がマクロブロックに
基づいて低域通過フィルタをかけ、それによって以下に
説明されるダウンサンプリング動作が実行される前に余
分なフィルタリングを行う必要性を低減または除去する
ことである。
【００４５】１つの特定の実施例においては、プリパー
ザ１１２はまた、受信ビット流から、最終的な画質に影
響を与えないデータを検出し、除去するように作用す
る。そのような実施例においては、プリパーザ１１２
は、ビット片詰物（stuffing）および開始符号詰物のよ
うなＭＰＥＧデータをデータ流から除く。そのような不
必要なデータを除去することによって、プリパーザ出力
データ速度および符号化データバッファ１１６の大きさ
が画質に影響を与えずに低減され得る。
【００４６】本発明の一実施例においては、プリパーザ
１１２が、受信データを記憶するための符号化データバ
ッファ１１６において利用可能なメモリ量の関数として
実行されるデータ切り捨て量を動的に調節する。そのよ
うな動的データ切り捨てを容易に行うために、符号化デ
ータバッファ１１６は符号化データバッファ１１６に所
定の時間にどのくらいのデータが記憶されるかを示す、
プリパーザ１１２の第２入力に供給される信号を発生す
るデータ速度監視回路を有する。
【００４７】そのような実施例においては、プリパーザ
１１２は、基準の符号化データバッファ１１６を占有状
態に維持し、バッファ１１６が決してオーバフローする
ことのないように作用する。バッファ１１６から受信さ
れる信号によって示される通りにバッファ占有率が増大
すると、プリパーザ１１２はさらに切り捨てられる高周
波情報量に一層厳しくなり、マクロブロック当たりのＤ
ＣＴ係数の数を予め選択された最大数からより一層小さ
な数に低減させる。
【００４８】プリパーザ１１２はバッファ占有率特性を
見ることができる。例えば、ビデオデータがデータ伝送
のために最初に符号化され、データ速度の必要な低減を
得るためにどの情報が切り捨てられるべきかを決定する
に際して、この情報をファクタとして使用する方法であ
る。
【００４９】その出力データ速度の動的制御、したがっ
てバッファ制御の１つの特徴として、データが受信され
ると、プリパーザ１１２が、画像を構成するマクロブロ
ックの各列を符号化するために使用されるビット数を計
算し、記憶する。この数は列から列におよび画像から画
像に大きく変化するが、デコーダは、マクロブロック列
を表すために使用されるビット数に関係なく、各列すな
わちマクロブロックを処理するために、ほぼ同じ時間量
を要するので、プリパーザはコードバッファが空になる
速度を予測する。この速度が比較的速いことが予想され
る場合、例えば、大量のビットが前列のマクロブロック
を表すために使用されるので、プリパーザ１１２は符号
化データバッファ１１６のオーバフローとは関係なく受
信データ流からより少ないデータを切り捨てる。しか
し、比較的少量のビットが前列のマクロブロックを表す
マクロブロックを符号化するために使用されると、符号
化データバッファ１１６は、符号化データバッファ１１
６が占有されなくなるまで受信データ流からさらに多く
のデータを切り捨てるようプリパーザ１１２に要求しな
がら、比較的遅い速度で空にすることになる。
【００５０】一実施例においては、製造コストを最小限
に押さえるために、ビット流前処理装置ともいえるプリ
パーザ１１２は、入力ビット速度で稼働するように設計
され、ビットシリアル技術を用いて作られる。代替案と
して、プリパーザ１１２は全トークンを一度に、かつビ
ット流内の記号の最小長さによって分割される受信可変
長符号化ビット流のデータ速度を絶対に越えない速度
で、解析することができる。
【００５１】以下に述べられるように、デコーダ回路１
００が一体型の低コストＨＤＴＶデコーダおよびＳＤＴ
Ｖデコーダとして使用されるとき、データスループット
は、最大速度ＳＤＴＶビット流の通過を許可するように
選択される。
【００５２】プリパーザ１１２に接続されている符号化
データバッファ１１６は、構文解析器および可変長デコ
ーダ回路１２０が処理用のビデオデータを受け入れよう
とするまで、プリパーザ１１２によって出力される可変
長符号化データを一時的に記憶するために使用される。
【００５３】構文解析器および可変長デコーダ回路１２
０は、符号化データバッファ１１６のデータ出力に接続
され、そこに一時的に記憶された可変長符号化データを
そこから受信するための入力部を有する。構文解析器お
よび可変長デコーダ（ＳＰおよびＶＬＤ）回路１２０
は、受信データを一定長ビット流に復号化する。
【００５４】上述の方法でプリパーザ１１２を用いるこ
とによって、ＳＰおよびＶＬＤ回路１２０の計算要求
が、すべての受信データが構文解析されかつ可変長復号
化される場合に較べて実質的に低減される。プリパーザ
１１２は、マクロブロック当たり許される予め選択され
た最大数を越える係数を切り捨てることによって、所定
のマクロブロックに対して復号化される可変長でなけれ
ばならないＤＣＴ係数の数を効果的に制限し、それによ
り各マクロブロックに対して処理されなければならない
データ量に明確な制限を与えることによって、実時間Ｓ
ＰおよびＶＬＤ回路への負担を軽減する。
【００５５】ＳＰおよびＶＬＤ回路１２０の出力は、逆
量子化回路（ＩＱ）１２２の入力に結合されている。そ
の逆量子化回路はＩＤＣＴ回路１２４の入力に接続され
た出力部を有する。
【００５６】簡単化されたＩＱおよびＩＤＣＴ回路１２
２および１２４は、各マクロブロックに対応する予め選
択されたＡＣ ＤＣＴ係数を意識的にゼロに設定するこ
とにより、本発明にしたがって作られる。ＩＱ回路１２
２はこの機能を実行するように設計される。
【００５７】ＩＱ回路１２２は、ＳＰおよびＶＬＤ回路
１２０によって出力されるデータを受信し、予め選択さ
れたＤＣＴ係数の入力値に関係なく、予め選択されたＤ
ＣＴ係数に対してゼロのＤＣＴ値を発生するように動作
する。この方法では、ＩＱ回路はその入力で受信された
予め選択されたＤＣＴ係数を実際に処理する必要がない
が、残りのＤＣＴ係数は処理する必要がある。
【００５８】１つの模範的実施例によれば、ＩＱ回路１
２２は、ＨＤＴＶマクロブロックを表す一組の８ｘ８Ｄ
ＣＴ係数の右上の４ｘ４領域を除いて、ＤＣＴ係数のす
べての領域をゼロに設定する。図４は、マクロブロック
を表している８ｘ８ＤＣＴ係数ブロックについてのその
結果を表している。図４において、Ｘ印はＩＱ回路１２
２によって実際に処理されるＤＣＴ値を表すのに処理さ
れる。一方、図示のように、他のすべてのＤＣＴ値はゼ
ロに設定される。
【００５９】したがって、そのような実施例において
は、ＩＱ回路１２２は、各マクロブロックに対応する起
こり得る６４個のＤＣＴ係数の１６個について逆量子化
を行うための回路網と、残りのＤＣＴ係数値に対してゼ
ロを出力するための回路網を有してさえいれば良い。こ
の方法では、逆量子化計算要求が、４つのファクタによ
って低減される。予め選択された数のＤＣＴ値がＩＱ回
路によってゼロに設定されるので、ＩＤＣＴ１２４の複
雑さは同様の方法で低減される。
【００６０】ＭＰＥＧは、インターレース画像または非
インターレース画像のいずれかの使用を許可する。ビデ
オデータをインターレース画像として符号化するとき、
ＤＣＴ動作は、フィールドまたはフレームＤＣＴのいず
れかに基づいて実行される。インターレースビデオデー
タが、フレームＤＣＴに基づいて符号化されるとき、高
周波係数は空間情報に加えて時間情報を表す。そのよう
な場合、時間情報の保管を最大化するため、高垂直周波
数を維持することが望ましい。
【００６１】したがって、フレームＤＣＴに基づいて幾
つかのインターレース画像が受信されることが予期され
る一実施例においては、ＩＱ回路１２０は、ＨＤＴＶマ
クロブロックを表す８ｘ８ＤＣＴ係数二次元アレイの列
０、１、６、および７および欄０、１、２、３に対応す
るＤＣＴ係数を除くすべてのＤＣＴ係数をゼロにするよ
うに設計される。そのような場合が図５に表されてい
る。ここで、ＸはＩＱ回路１２２によって処理されるＤ
ＣＴ係数値を表すために使用され、Ｏはゼロに設定され
る予め選択されたＤＣＴ係数を表すために使用される。
図４および図５の実施例に示されたもの以外のＤＣＴ係
数を、所望の適用に応じて０に設定されるように選択し
ても良い。
【００６２】ＩＤＣＴ回路１２４は、逆量子化回路１２
２によって出力されるデータを受信し、受信データにつ
いて逆ＤＣＴ動作を実行する。本発明によれば、予め選
択されたＤＣＴ係数が、意識的にゼロに設定されるの
で、逆ＤＣＴ回路は、これらの係数を処理するための回
路を有する必要がない。したがって、逆量子化回路１２
２を持つので、ＩＤＣＴ回路１２４は、比較的簡単な回
路を用いて実施できる。
【００６３】ＩＤＣＴ回路１２４の出力は、ダウンサン
プラ１２６の入力に接続されている。ダウンサンプラ１
２６は、フレームバッファ１１８に記憶する前に、各画
像に対応するデータをダウンサンプリングするために使
用される。ダウンサンプリング動作の結果、ビデオフレ
ームを表すために必要なデータ量が実質的に低減され
る。例えば、ダウンサンプラ１２６が画像を表すために
用いられるデジタルサンプリングの半数を取り除くよう
に作られているとすると、記憶されなければならないデ
ータ量は、およそ２の因数だけ低減され、フレームバッ
ファ１１８を作るのに必要なメモリ量が低減される。
【００６４】次に、図２を簡単に参照する。図２には、
本発明の他の実施例に係るデコーダ２００が示されてい
る。図１と同様の参照符号は、それと同一のものを示し
ている。したがって、ここでは、重複する説明は省略す
る。デコーダ２００において、低域通過フィルタ２０４
と組合わされた小形のバッファ２０２、例えばビデオフ
レームの数個のラインに対応するデータを記憶すること
ができるバッファは、ＩＤＣＴ回路１２４の出力をダウ
ンサンプラ１２６の入力に結合するために使用される。
バッファ２０２は、画像の数個の走査線を表すビデオデ
ータを記憶する。そのビデオデータは、それがなければ
ダウンサンプリング動作から生じ得る画像の障害を低減
するため、ダウンサンプリングの前に低域通過フィルタ
にかけられる。
【００６５】図１を再び参照する。ダウンサンプラ１２
６の出力は、加算器１２８の第１入力およびスイッチ１
２９の第１入力に接続されている。加算器１２８の第２
入力はＭＣＰ回路１３０の出力に接続されている。ＭＣ
Ｐ回路１３０は、受信Ｐ−およびＢ−ビデオフレームと
組合わされるように、動き補償情報を加算器１２８に供
給する。加算器１２８によるビデオデータ出力は、先行
のおよび／または後続のアンカフレームからの関連ビデ
オ情報を含ませるために、動き補償データを用いて処理
されたビデオフレームを表す。他方、ダウンサンプラ１
２６の出力は、それぞれ、フレーム内符号化マクロブロ
ックおよび非フレーム間符号化マクロブロックの場合に
おける完全復号化画像データまたは復号化予測誤差のい
ずれかを表す。スイッチ１２９は、周知のように、受信
ビデオマクロブロックが動き補償予測を用いて符号化さ
れなかったとき、例えば、ダウンサンプラによって出力
されるビデオデータがフレーム内符号化されたときに、
ダウンサンプラ１２６の出力をフレームバッファ１１８
の入力に選択的に接続するように制御される。しかし、
ダウンサンプラ１２６によって出力されたビデオデータ
が動き補償予測を用いて符号化されたとき、例えば、そ
れがＢ−フレームまたはＰ−フレームデータであると
き、加算器１２８の出力がスイッチ１２９によってフレ
ームメモリ１１８の入力に接続される。
【００６６】受信されたダウンサンプルかつデコンプレ
スしたビデオフレームは、フレームメモリ１１８に記憶
される。フレームメモリ１１８はＭＣＰ回路１３０の入
力に接続された第１出力、および後処理装置１３６の入
力に接続された第２出力を有する。この方法では、ＭＣ
Ｐ回路は、動き補償目的のアンカフレームとして使用さ
れるべきダウンサンプルされたビデオフレームを供給さ
れる。
【００６７】再び図２を簡単に参照する。デコーダ２０
０は、フレームバッファ１１８によって記憶されること
が必要なデータ量を低減するための付加的回路網、すな
わち、最も重要ではないビット（ＬＳＢ）切り取り回路
２０８を有することがわかる。ＬＳＢ回路２０８はスイ
ッチ１２９の出力をフレームバッファ１１８の入力に接
続させる。ＭＰＥＧは、ビデオフレームを表すとき、画
素当たり８ビットが使用されると仮定する。本発明によ
れば、フレームバッファメモリ要求を低減するために、
１以上の最も重要でないビットＬＳＢが、１画素を表す
各組のビットから切り取られる。例えば、一実施例にお
いては、ＬＳＢ切り取り回路２０８は、８ビットから例
えば６または７ビットに画素を表すデータを切り取る。
各画素に対応するデータが６ビットに切り取られると、
ほぼ２５％のデータ節約となる。
【００６８】実行される切り取り量は、データが対応す
るフレームのタイプの関数として作られる。アンカーフ
レームの解像度の低減は動き補償という面でこれらのフ
レームを使用するフレームの質に影響を与えるので、こ
れらのフレームの解像度を、他のフレームの質に影響を
与えないＢ−フレームなどのフレームより小さく低減す
ることが好ましい。したがって、一実施例においては、
アンカーフレームデータ、例えばＩ−およびＰ−ビデオ
フレームデータが、画素当たり７ビットに切り取られ
る。一方、アンカーフレームに用いられないデータ、例
えばＢ−フレームデータは、画素当たり５ビットに切り
取られる。
【００６９】フレームバッファメモリ要求を低減するた
めに、ＬＳＢ切り取りが用いられると、ＭＰＥＧ両立性
を維持するために、画素フォーマット当たり８ビットで
記憶データを表すことが必要である。したがって、フレ
ームバッファ１１８の出力が、フレームの各画素に対応
するデータが８ビットによって表されることを保証する
ために、フレームバッファ１１８によって出力されるデ
ータの最も重要でないビットをゼロで埋め込む、最も重
要でないビット埋め込み回路２０６、２０７に接続され
る。ＬＳＢ埋め込み２０６の出力は、ＭＣＰ回路の入力
に接続され、それによってＭＣＰ回路にダウンサンプル
されたビデオフレームデータを与える。ＬＳＢ埋め込み
回路２０７の出力は、任意の低域通過フィルタ２０９の
入力に接続されている。そのフィルタは後処理回路１３
６に接続されている。任意の低域通過フィルタ２０９
は、この切り取りおよび埋め込み処理の結果発生される
量子化ノイズの影響を低減するが、わずかに後処理回路
１３６に供給されるビデオフレームの解像度を低下させ
る。
【００７０】ＭＰＥＧ基準にしたがって発生される動き
ベクトルを用いて動作するように設計される、図１およ
び図２に表されたＭＣＰ回路１３０の動作について説明
する。
【００７１】ＭＰＥＧは、動き補償の使用をサポート
し、特に、それぞれがアンカーフレームとして他のフレ
ームに頼るＰ−フレームおよびＢ−フレームをサポート
する。プリパーザ１１２に供給されるビデオデータ流の
一部として受信される動きベクトルは、ダウンサンプル
されたビデオフレームに対抗して最大解像度ビデオフレ
ームを使用するため符号化時に計算される。
【００７２】本発明によれば、フレームバッファ１１８
によってＭＣＰ回路１３０に供給されるダウンサンプリ
ングされたフレームは、アップサンプリングされ、例え
ば、途中で補間され、その後動きベクトルに基づいて予
測を発生する前にダウンサンプリングされる。この方法
において、最大解像度ビデオフレームに基づいて最初に
発生された動きベクトルが、ダウンサンプリングされた
ビデオフレームに効果的に加えられる。
【００７３】図１に示されるように、ＭＣＰ回路１３０
は、フレームバッファ１１８の第１出力に接続された入
力、および半画素（ＰＥＬ）補間回路１３２の入力に接
続された出力を有するアップサンプラ１３１から構成さ
れている。半画素補間回路１３２の出力は、動き補償予
測モジュール１３５の入力に接続されている。動き補償
予測モジュー１３５の出力はダウンサンプラ１３３に接
続されている。ダウンサンプラは、平均予測回路１３４
の入力に接続された出力を有する。ＭＣＰ回路１３０の
出力として働く平均予測回路１３４の出力は、加算器１
２８の第２入力に接続されている。それぞれアップサン
プラ１３１およびダウンサンプラ１３３として、様々な
周知のアップサンプリングおよびダウンサンプリングフ
ィルタが使用できる。しかし、多くの予測発生後、中間
符号化されたビデオフレームにおいてはわずかな差でも
目立つようになるので、アップサンプリング動作の正確
な逆動作であるダウンサンプリング処理を行うことが重
要であることが、シュミレーションによってわかった。
【００７４】必要なアップサンプリングおよびダウンサ
ンプリングを行うには、幾つかの方法がある。例えば、
一実施例においては、３ｘ３カーネル（核）および中心
係数＝１．０を持つ双線形アップサンプリングフィルタ
が、アップサンプラ１３１として使用され、フィルタリ
ングを実行しないダウンサンプラがダウンサンプラ１３
３として使用される。フィルタのこの選択は、ダウンサ
ンプリング中に余計な不明瞭さをもたらさない理想的な
アップサンプリングを与える。このフィルタ装置は、予
測中に積分される残留画像が積分前に低域フィルタにか
けられるときに、特に良好に作用する。そのような低域
フィルタリングは、上述のように、マクロブロックあた
りＤＣＴ係数の予め選択された最大数よりも多く含むマ
クロブロックからより高次のＡＣ ＤＣＴ係数を取り除
くプリパーザ１１２の結果として、ある程度得られる。
【００７５】他の実施例においては、２ｘ２画素のカー
ネルサイズを持つアップサンプリングフィルタがアップ
サンプラ１３１として使用される。また、そのアップサ
ンプリングフィルタと同じカーネルサイズと、アップサ
ンプリングフィルタ伝送機能とダウンサンプリングフィ
ルタ伝送機能のコンボリューションが、中心係数が１．
０である３ｘ３カーネルを与えるような伝送機能を持つ
ダウンサンプリングフィルタが使用される。
【００７６】同等のダウンサンプリング回路がダウンサ
ンプラ１２６、１２３に対して使用されることが好まし
いが、実際そうでなければならないという要求はない。
しかし、上述のように、良好な結果を与えるために、ダ
ウンサンプラ１３３がアップサンプラ１３１に適合され
ているということは重要である。
【００７７】ＭＰＥＧは、マクロブロックに対応する画
像部分をインターレースまたは非インターレース方法の
いずれかの方法で符号化されるようにする。非インター
レース画像に対応するマクロブロックは、常に、フレー
ムＤＣＴフォーマットを使用してコード化される。イン
ターレース画像に対応するマクロブロックは、フィール
ドまたはフレームＤＣＴフォーマットのいずれかを使用
してコード化される。
【００７８】本発明によれば、ダウンサンプリングは、
それぞれの個々のマクロブロックについて別々に実行さ
れる。非インターレース画像に対応するマクロブロック
のダウンサンプリングは、フレームに基づいてダウンサ
ンプラ１２６によって実行される。しかし、インターレ
ース画像に対応するマクロブロックに関しては、ダウン
サンプリングが各マクロブロックに対してフィールドま
たはフレームのいずれかに基づいて実行され得る。
【００７９】上述のように、ダウンサンプラ１２６はフ
レームに基づいて非インターレース画像についてダウン
サンプリングを実行する。しかし、インターレース画像
に関しては、それはフィールドまたはフレームのいずれ
かに基づいて実行され得る。したがって、インターレー
ス画像のマクロブロックの場合には、一方が、ダウンサ
ンプラ１２６、１３３によって実行されるダウンサンプ
リングがフィールドまたはフレームに基づいてなされる
べきかどうかの決定と対立する。フィールドに基づいた
ダウンサンプリングは、非常に大きな一時的解像度を保
持する。これは、フィールドに基づいたダウンサンプリ
ングが、非常に大きな空間解像度を保持する能力を持つ
からである。本発明の一実施例によれば、インターレー
ス画像が受信されると、その画像はフィールドまたはフ
レームのいずれかに基づいて普遍的方法でダウンサンプ
リングされる。したがって、一実施例においては、イン
ターレースおよび非インターレース画像の両方が、フレ
ームに基づいてダウンサンプルされる。一方、他の実施
例においては、非インターレース画像はフレームに基づ
いてダウンサンプリングされるが、インターレース画像
はフィールドに基づいてダウンサンプリングされる。
【００８０】他のわずかにさらに精密な実施例において
は、ダウンサンプラ１２６は、処理されようとする個々
のマクロブロックによる特定の方法でフィールドおよび
フレームの両方に基づいてインターレース画像について
ダウンサンプリングを実行する。
【００８１】ダウンサンプリングされるマクロブロック
内にそれほど高い高周波成分がない場合および／または
マクロブロックと関連する大量の動きがある場合には、
フィールドに基づいたダウンサンプリングが最も適切で
ある。他方、処理されるマクロブロック内に非常に高い
高周波成分がある場合および／またはマクロブロックと
関連する動きがほとんどない場合には、フレーム基準ダ
ウンサンプリングが最も適切である。したがって、一実
施例においては、ダウンサンプラ１２６は、インターレ
ース画像の各マクロブロックに対して上述の特性を評価
し、個々の、マクロブロックをダウンサンプリングする
ための最も適切な方法を動的に決定する。
【００８２】フィールドおよびフレームの両方に基づい
てダウンサンプリングをサポートし、しかしどのダウン
サンプリングを使用するかを決定する回路網をほとんど
必要としないさらに他の実施例においては、ダウンサン
プラ１２６は、フィールドまたはフレームＤＣＴのいず
れに基づいてマクロブロックを符号化するかどうかを前
以て決定するために使用されるクライテリアは、フィー
ルドまたはフレームいずれに基づいてダウンサンプリン
グするかどうかを決定するために使用されるクライテリ
アに類似しているので、それが最初にダウンサンプリン
グされようとしているマクロブロックを符号化したとき
のエンコーダによって行われる選択に単に従うだけであ
る。
【００８３】したがって、本発明の一実施例において
は、マクロブロックがフレームＤＣＴに基づいて符号化
された場合には、ダウンサンプラ１２６は、フレームに
基づいてインターレース画像に対応するマクロブロック
をダウンサンプリングし、それらがフィールドＤＣＴに
基づいて符号化された場合には、フィールドに基づいて
それらをダウンサンプリングする。
【００８４】フレームバッファ１１４への記憶前のフレ
ームのダウンサンプリングは、フレームバッファメモリ
要求を低減するが、動きベクトルの利点を十分得るため
には、アップサンプラ１３１、半画素補間回路１３２お
よびダウンサンプラ１３３を用いる必要があるという不
利な面がある。半画素解像度が得られようとする場合に
は補間前にアンカー画像データがアップサンプリングさ
れる必要があるので、そのような回路網は、標準ＭＣＰ
回路１５に較べわずかに処理要求を増大させる。
【００８５】幾分低画質であるが、より簡潔でより安価
に動き補償を行うためのアップサンプリング、補間、そ
してダウンサンプリングの代替案として、解像度のイン
テジャーデスイース（integer decease）によって各最
初の動きベクトルの値を割り、新たな動きベクトルとし
てその割り算の平均インテジャ結果を採用する方法があ
る。
【００８６】したがって、ダウンサンプリングは、ＭＣ
Ｐ処理要求をわずかに増大させる傾向があるが、ＭＣＰ
回路へのおよびその回路からのデータ帯域幅は、バッフ
ァフレームメモリ要求と同じ要因によってダウンサンプ
リングの結果として低減されるので、ＭＣＰ回路への入
出力回路網の複雑さを低減させる利点を有する。
【００８７】本発明の一実施例によれば、ＭＣＰ回路１
３０の処理および帯域幅要求を低減、したがってＭＣＰ
回路１３０の複雑さを低減させるために、双方向および
双対−主予測が避けられる。したがって、アンカーフレ
ームに対して、同時に処理するための能力についての平
均予測回路の必要性を除去できる。一度、画像がアップ
サンプラ１３１によってアップサンプリングされたなら
ば、半画素補間回路によって補間が行われる。動き補償
予測モジュールは、その後、動きベクトルをアップサン
プリングされた画像に加える。その画像は、その後、ダ
ウンサンプラ１３３によってダウンサンプリングされ
る。処理される画像が双方向コード化画像であるとき、
アップサンプリング補間、動きおよび予測の動作は、２
つのアンカーフレームについて実行される。それらのフ
レームは、その後、平均予測回路によって一緒に平均化
され、ＭＣＰ回路１３５によって単一画像出力を発生す
る。
【００８８】本発明の一実施例によれば、これは、処理
されるマクロブロックと関連したマクロブロック形フラ
グが、それが双方向コード化マクロブロック、すなわ
ち、２つの異なる画像の内容に基づいてコード化された
マクロブロックであることを示す場合でさえも、予測を
行うために単一基準またはアンカー画像のみを用いるこ
とによって実行される。
【００８９】そのような実施例においては、双方向コー
ド化マクロブロックが受信されると、ＭＣＰ回路１３０
は、データ流内の処理される個々のマクロブロックと関
連するマクロブロック形フラグが動き補償が２つの基準
を用いて実行されるべきであることを示すことに関係な
く、１つの基準のみを用いて動き補償を行う。
【００９０】模範的な実施例においては、アップサンプ
ラ回路１３１は、双方向すなわち二重コード化マクロブ
ロックが処理されているときに検出し、よそくを行うの
に使用するため、マクロブロックと関連する２つの有り
得るアンカー画像のいずれかを選択し、その後、選択さ
れたアンカー画像のみをアップサンプリングする。
【００９１】１つの実施例においては、アップサンプラ
回路１３１は、現時点の画像したがって処理されようと
しているマクロブロックに時間的に近いアンカー画像を
選択することによって、予測に使用するための２つのあ
りうるアンカー画像のどちらかを選択する。２つのアン
カー画像が時間的に等距離である場合には、平均予測回
路１３４は、２つのありえるアンカー画像の早い方を選
択し、それによってドリフトによるデグラデーションを
最も受けにくい２つのアンカー画像の一方を選択する。
【００９２】誤差はＢ−画像から伝わらないので、また
それらは次の画像のアンカーとして使用されないので、
予測を行うのに単一のアンカー画像のみを用いることに
よって引き起こされるタイプの、かなり大きな歪みが、
Ｂ−画像に関して耐えられ得る。しかし、双対−主コー
ドシーケンスに関して予測のため単一アンカー画像を使
用することは、双対−主コード化シーケンスが用いられ
るときには予測誤差が伝わるために、幾分満足の行かな
い結果をもたらす。
【００９３】さて、図３を参照する。図３には、最大Ｈ
ＤＴＶ解像度よりも劣る解像度でＨＤＴＶ信号を、そし
て最大ＳＤ解像度でＳＤＴＶ信号を復号化可能な、本発
明に係るビデオデコーダ回路３００が示されている。図
示のように、デコーダ回路３００は、デコーダ回路１０
０に類似しているが、付加回路すなわちデコーダ回路の
動作モードを制御するためのＨＤＴＶ／ＳＤＴＶモード
制御回路３１０、１組のスイッチ３０１、３０２、３０
３、およびＨＤＴＶ／ＳＤＴＶモード制御回路３１０
が、ＳＤＴＶ信号が受信されていることを決定するとき
に、そのデコーダのプリパーザ１１２、ダウンサンプラ
１２６、アップサンプラ１３１およびダウンサンプラ１
３３をバイパスさせるためのマルチプレクサ３４１を有
する。ＨＤＴＶ／ＳＤＴＶモード制御回路３１０が、Ｈ
ＤＴＶ信号が受信されていることを決定すると、それ
は、スイッチ３０１、３０２、３０３およびマルチプレ
クサ３４１を制御し、図３のデコーダ回路３００のデー
タ低減特徴が働くように、一般に図１の実施例と同じ方
法でそれらの回路素子を接続する。
【００９４】ＨＤＴＶ／ＳＤＴＶモード制御回路３１０
はその入力として、可変長符号化ビット流を受信する。
例えば受信されているビデオフレームの解像度を示すヘ
ッダ情報である、ビトリのデータを解析することによ
り、それはＨＤＴＶデータまたはＳＤＴＶデータを受信
しているかを判断する。
【００９５】ＨＤＴＶデータは、受信データにデータ低
減動作を実行することなく、それが復号化できるよりも
高い解像度のデータである。また、ＳＤＴＶデータは、
いかなるデータ低減動作を実行しなければならないとい
うことなく、デコーダ３００が十分復号化でき記憶でき
るデータである。
【００９６】ＨＤＴＶ／ＳＤＴＶモード制御回路３１０
は、プリパーザモジュール３１２の一部であるスイッチ
３０１の位置制御入力、ダウンサンプラモジュール３２
６の一部であるスイッチ３０２の位置制御入力、および
動きベクトル補間モジュール３３３の一部であるスイッ
チ３０３およびマルチプレクサ３４１の位置制御入力に
供給されるモード制御信号を発生する。上述のように、
ＨＤＴＶ／ＳＤＴＶモード制御回路３１０の出力信号
は、モジュール３１２、３２６および３３３のそれぞれ
を、第１モード動作、例えばＳＤＴＶモード動作から第
２モード動作、例えばＨＤＴＶモード動作への間で切り
替えるように動作する。そのような方法においては、デ
コーダ３００は、ＨＤＴＶ／ＳＤＴＶモード制御回路に
よって制御され、第２モード動作、すなわちＨＤＴＶモ
ード動作中、受信フレームの解像度を低減させるため、
データ低減を行う。しかし、第１モード動作、すなわち
ＳＤＴＶモード動作中には行わない。
【００９７】デコーダ３００において、フレームバッフ
ァ１１８、コード化チャネルバッファ１１６、ＩＱ回路
１２２、ＩＤＣＴ回路１２４、ＭＣＰ回路３３０、およ
びＳＰおよびＶＬＤ回路１２０は、一般的にデコーダ１
００と同じであるが、これらのデコーダ素子のそれぞれ
のさまざまな特徴について、それらが図３に示された特
定の実施例に関係する場合には説明を加えることとす
る。例えば、それらが、第１解像度のテレビジョン信号
およびその第１テレビジョン信号よりも低い解像度の第
２テレビジョン信号、例えばＨＤおよびＳＤテレビジョ
ン信号、の両方を復号化できるデコーダの一部として作
られている場合である。
【００９８】図３に示された実施例において、プリパー
ザ１１２は、受信ＨＤＴＶ信号のデータ速度をほぼＳＤ
ＴＶ信号のデータ速度まで低減させるよう設計される。
したがって、プリパーザ１１２は、コード化マクロブロ
ック当たりのランレングス／振幅記号数およびマクロブ
ロック当たりのビット数を、ＳＰおよびＶＬＤ回路１２
０が、ＨＤＴＶ信号を処理するときに、ＳＤＴＶ信号を
例えばＭＰ＠ＭＬ特定最大データ速度で処理するときと
ほぼ同じ速度で機能するように制限する。
【００９９】これにより、チャネルバッファとして働く
コード化データバッファ１１６のメモリ要求が低減され
る。したがって、デコーダ３００は、完全なＭＰＥＧ適
合ＨＤＴＶデコーダに要求されるよりも小さいＳＤＴＶ
デコーダのメモリ要求に合うチャネルバッファを使用す
る。ＭＰ＠ＭＬチャネルバッファを作るのには１．５Ｍ
ｂのみが要求されるが、Ｕ．Ｓ．ＡＴＶは８Ｍｂのチャ
ネルバッファを規定している。ＭＰ＠ＭＬ仕様は、フレ
ームバッファに対して、本発明の一実施例に係る低減解
像度ビデオ画像を復号化するために要求されるよりも大
きい８３０Ｋビットを要求しているので、ＨＤＴＶモー
ド動作中に画像記憶に使用されないこの８３０Ｋビット
のフレームバッファは、ＨＤＴＶモードで動作するとき
にチャネルバッファのメモリを補填するために使用され
得る。したがって、本発明によれば、コード化データバ
ッファは、最大解像度ＳＤデコーダを作るためにも必要
なほぼ２．３３Ｍビットを用いて作られる。
【０１００】コード化チャネルバッファ１１６がＨＤＴ
Ｖモード動作中にオーバフローしないことを保証するこ
とが、プリパーザ１１２の責務である。これは、例え
ば、フルサイズより小さいＨＤＴＶチャネルバッファ１
１６がオーバフローするのを防止するために、より有用
性の小さいＤＣＴ係数を切り捨てるプリパーザ１１２に
よって達成される。
【０１０１】ＳＰおよびＶＬＤ回路１２０は、ＳＤＴＶ
データ速度と同じ一般データ速度で動作するよう設計さ
れるが、その回路はまた、ＳＤＴＶ復号化に較べて、Ｈ
ＤＴＶ復号化を許容できる大きな範囲のパラメータ値、
例えばフレーム速度、画像水平サイズおよび画像垂直サ
イズ、に適応するようにも設計される。したがって、Ｓ
ＰおよびＶＬＤ回路１２０は、ＨＤＴＶおよびＳＤＴＶ
復号化の両方をサポートするために必要な大きな範囲の
パラメータのため、この点で標準ＳＤＴＶ構文解析器お
よび可変長デコーダ回路よりもわずかに複雑である。
【０１０２】構文解析器１２０の出力は、ＩＱ回路の入
力に接続されている。そのＩＱ回路は、ＩＤＣＴ回路に
接続されている。デコーダ３００のＩＤＣＴ回路１２２
および１２４について説明する。
【０１０３】ＭＰＥＧ ＭＰ＠ＭＬは、毎秒１０．４ミ
リオン（１千４十万）画素までの画素速度を与える。
Ｕ．Ｓ．ＡＴＶは、毎秒６２．２ミリオン（６千２百２
十万）画素までの画素速度を与える。
【０１０４】本発明によれば、ＭＰ＠ＭＬ ＩＱ要求に
適合するＩＱ回路網は、デコーダ３００のＩＱ回路１２
２に使用される。そのような実施例においては、ＩＱ回
路１２２は、ＳＤＴＶマクロブロックのすべてのＤＣＴ
係数、例えばＨＤＴＶマクロブロックの１０また１１個
のＤＣＴ係数、を処理する。
【０１０５】すなわち、ＩＱ回路１２２は、処理されて
いる各ＨＤＴＶの残りの１０または１１個のＤＣＴ係数
を処理しながら、ＨＤＴＶマクロブロックの予め選択さ
れたグループのＤＣＴ係数を”０”に設定するよう設計
されている。
【０１０６】１つの模範的な実施例においては、フィー
ルドＤＣＴを用いてコード化されたＨＤＴＶマクロブロ
ックに対して、８ｘ８マクロブロックのＤＣＴ係数が、
図６に示されるようにＩＱ回路１２２によって切り捨て
られる。ここで、”０”は切り捨てられたＤＣＴ係数を
表すために使用され、Ｘ印は、ＩＱ回路１２２によって
処理されるＤＣＴ係数を表すために使用される。フレー
ムＤＣＴを用いてコード化されたＨＤＴＶマクロブロッ
クに対して、８ｘ８マクロブロックのＤＣＴ係数が、図
７に示されるようにＩＱ回路１２２によって切り捨てら
れる。
【０１０７】ＩＱ回路１２２のようなＩＤＣＴ回路１２
４は、ＨＤＴＶマクロブロックと関連する小割合のＤＣ
Ｔ係数、例えばＩＱ回路１２２によって処理される同じ
ＤＣＴ係数、のみを処理するように設計されている。
【０１０８】一次元の８ポイントＩＤＣＴを高速に処理
できるＩＤＣＴエンジンは、ＩＤＣＴ回路１２４によっ
て要求される２−Ｄ ＩＤＣＴ動作を実施するために使
用され得る。
【０１０９】ＭＰ＠ＭＬ ＩＤＣＴエンジンは、１つの
ＨＤＴＶマクロブロックＩＤＣＴ処理を許可する時間
に、３つの８ポイントＩＤＣＴについて計算するために
使用され得る。したがって、本発明の一実施例において
は、ＨＤＴＶマクロブロックの最初の３カラムにあるＤ
ＣＴ、例えば図６および図７においてＸによって示され
たＤＣＴ係数、のみがＩＤＣＴ回路１２４によって処理
される。
【０１１０】したがって、一実施例においては、ＩＤＣ
Ｔ回路１２４は、ＨＤＴＶマクロブロックの最初の３カ
ラムのＩＤＣＴおよびＳＤＴＶマクロブロックのすべて
のＩＤＣＴを計算するためのＭＰ＠ＭＬ適合ＩＤＣＴエ
ンジンを有する。本発明の模範的実施例によれば、８ｘ
８ＨＤＴＶマクロブロックの最初の３カラムを除くすべ
てのＤＣＴ係数がゼロに設定されるので、最初の３カラ
ムの外側のいかなる係数に対してもＩＤＣＴを計算する
必要がない。
【０１１１】ＭＰ＠ＭＬ ＩＤＣＴエンジンは、カラム
ＩＤＣＴを計算するために用いられるが、ＨＤＴＶマク
ロブロックの列ＩＤＣＴを計算するためのＩＤＣＴエン
ジンもまた、ＩＤＣＴ回路１２４に含まれている。しか
し、本発明によれば、そのような係数を予めゼロに設定
することによって８列係数のうちの５列は常にゼロであ
るので、これは比較的簡単なＩＤＣＴエンジンであり得
る。さらに、最初の２または３カラムのみが列ＤＣＴの
計算において使用される係数値を含むので、各列変換の
ために２または３ポイントのみが計算される必要があ
る。図６および図７に示された８ｘ８ＤＣＴ配列を使用
する実施例においては、ダウンサンプラ１２６によって
ダウンサンプリングされる前に付加的フィルタリングが
行われないときには、４列のみが変換されなければなら
ないことに留意されたい。
【０１１２】ＨＤデコーダＩＤＣＴ回路の一部としてＭ
Ｐ＠ＭＬ ＩＤＣＴエンジンを使用するＩＤＣＴ回路１
２４を作る代替方法として、数個のブロックからの低周
波矩形が図８に示されるように単一のマクロブロックに
結合される。ここでは、”１”は第１マクロブロックか
らの低周波係数を表すために使用され、”２”は第２マ
クロブロックからの低周波係数を表すために使用さ
れ、”３”は第３マクロブロックからの低周波係数を表
すために使用され 、そして”４”は第４マクロブロッ
クからの低周波係数を表すために使用される。
【０１１３】この代替案の実施例によれば、ＩＤＣＴ回
路１２４は、説明された方法で、ＤＣＴ係数を４つの異
なるＨＤＴＶマクロブロックから単一の８ｘ８ブロック
のＤＣＴ係数に配列する。そして、従来の８ｘ８ポイン
トＩＤＣＴエンジンは、その後、複合ブロックのＤＣＴ
係数を処理するために使用される。８ｘ８ポイントＩＤ
ＣＴエンジンによる処理の後、ＩＤＣＴ操作の結果につ
いて行われる比較的簡単な線形操作が、複合係数ブロッ
クを形成するために使用される４成分ＨＤＴＶマクロブ
ロックのそれぞれ１つの低周波係数のＩＤＣＴの良好な
近似を発生するために使用される。
【０１１４】上述のように、フレームバッファ１１８に
記憶する前にデコーダ３００がＨＤＴＶモードで動作さ
せられると、ＩＤＣＴ回路１２４のビデオ画像データ出
力がダウンサンプリングされ、それによってメモリ要求
をさらに低減する。
【０１１５】ＭＰ＠ＭＬは、画像当たり総数４１４７２
０画素に対して７２０ｘ５７６画素の大きさの画像を与
える。一方、ＵＳ ＡＴＶは、画像当たり１９２０ｘ１
０８０画素の大きさの画像を与える。１９２０ｘ１０８
０画素画像フォーマットで受信されるシーケンスは、水
平方向３因子および垂直方向２因子によってダウンサン
プリングされ、総数３４５６００画素に対して６４０ｘ
５４０画素の最大解像度を与える。そのような実施例に
おいては、完全解像度ＳＤデコーダを実施するために必
要な同量のメモリは、ダウンサンプリングされたＨＤＴ
Ｖビデオ画像を記憶するためには満足し得るものであ
る。したがって、例えば、上記のＨＤＴＶモードで動作
するときコード化データバッファ１１６の一部として使
用する、他の目的に利用可能な付加的な８３０Ｋビット
を持つ、ＭＰ＠ＭＬに対して与えられるメモリは、低減
解像度ＨＤデコーダに対しても同じく適切である。
【０１１６】上述の方法で設計されるデコーダ構成部品
を選択することによって、完全解像度ＳＤＴＶデコーダ
のコストの約１３０％であると予想されるコストで、一
体型低解像度ＨＤＴＶデコーダおよび完全解像度ＳＤデ
コーダを作ることができる。デコーダ３００は、完全解
像度ＨＤＴＶデコーダを内蔵しているシステムに比較し
て、かなり低コストでＨＤＴＶおよびＳＤＴＶ信号の両
者を復号化および表示するように設計されるテレビジョ
ンセットの一部として使用できよう。
【０１１７】図１乃至図３のいずれかに示されたデコー
ダは、ピクチャーインピクチャーデスプレイの主画像の
内側に示される画像を表示するために使用されるデコー
ダに完全解像度デコーダを与えるためのコストを招くこ
となく、ＨＤＴＶまたはＳＤＴＶセットにピクチャーイ
ンピクチャー機能を与えるために使用することもでき
る。
【０１１８】ＭＰＥＧコンパチブルデジタルテレビジョ
ンセットをピクチャーインピクチャーモードで動作させ
るために、２個のＭＰＥＧデコーダが用いられる必要が
ある。
【０１１９】すなわち、画面の第１の部分に表示される
完全解像度画像を復号化するための第１のデコーダと、
画面のより小さい第２の部分に表示される小サイズの画
像を復号化するための第２のデコーダである。
【０１２０】さて、図９を参照する。図９には、本発明
に係るピクチャーインピクチャー（ＰＩＰ）デコーダ４
００が示されている。ＰＩＰデコーダ４００は、主要入
力、例えば完全解像度デコーダ４０１の入力、および１
以上の低減解像度デコーダ、すなわち第１および第２低
減解像度デコーダ４０２、４０３に供給される同調器／
復調器から、ＭＰＥＧ適合復調デジタルビデオ情報、例
えばＳＤまたはＨＤＴＶ信号のいずれかを受信する。
【０１２１】主デコーダ４０１はピクチャーインピクチ
ャー画像の主画像を復号化し、一方、第１および第２デ
コーダは主画像の小領域に表示される分割画像を発生す
る。分離している低減解像度デコーダ４０２、４０３
は、主画像に付加して表示される各付加画像用に使用さ
れる。
【０１２２】主デコーダ４０１および低減解像度デコー
ダ４０２、４０３の出力は、結果的に結合される画像が
表示される前に、主画像を低減解像度デコーダ４０２、
４０３によって出力される低減解像度画像と結合させる
ように動作するピクチャーインピクチャービデオ処理回
路の入力に接続される。
【０１２３】本発明の一実施例においては、主画像に包
含された低減解像度画像のサイズが、通常の画像の１／
４ｘ１／４の大きさに選択される。そのような実施例に
おいては、各ＭＰＥＧ８ｘ８画素ブロックは、２ｘ２画
素のブロックに対応するサイズに復号化されることのみ
必要となる。
【０１２４】低減解像度デコーダ４０２、４０３におい
て使用されるＩＤＣＴ回路１２４のコストは、８ｘ８ブ
ロックと対象的に２ｘ２ブロックのみにＩＤＣＴ処置を
実行することによって、本発明により実質的に低減され
得る。これは、例えばＨＤＴＶ画像の各８ｘ８ＤＣＴ係
数ブロックのＤＣＴ係数の左上の２ｘ２ブロックのみを
保持し、処理することによって達成される。他のＤＣＴ
係数はすべてゼロに設定される。したがって、そのよう
な実施例においては、ＩＤＣＴ回路コストは、８ｘ８Ｉ
ＤＣＴと対照的に２ｘ２ＩＤＣＴを実行できる回路のコ
スト近くまで低減される。
【０１２５】低減解像度デコーダ４０２、４０３のＩＱ
回路１２２は、同様の方法で簡単化され得る。ＩＱ回路
１２２は８ｘ８ＤＣＴ係数ブロックを形成する６４個の
ＤＣＴ係数値と対照的に、ＤＣＴ係数の２ｘ２ブロック
についてのみ動作する。
【０１２６】本発明によれば、低減解像度デコーダ４０
２、４０３は、それらの低減されたサイズ内に低解像度
フレームを記憶する。したがって、２ｘ２ＤＣＴ係数ブ
ロックを用いることにより、フレームバッファのサイズ
が、８ｘ８ＤＣＴ係数ブロック、すなわち完全解像度ブ
ロックが記憶された場合に要求されるサイズの約１／１
６になる。
【０１２７】低減するフレームバッファのサイズに加え
て、プリパーザ１１２が、ＰＩＰ実施例によれば、低減
解像度ＰＩＰデコーダ４０２または４０３によって使用
される４個の振幅／ランレングス対を越える各マクロブ
ロックに対応する振幅／ランレングス対を切り捨てるこ
とによって、チャネルバッファ要求およびＳＰおよびＶ
ＬＤ回路の複雑さを低減させる働きをする。
【０１２８】ＰＩＰ実施例において、ＭＣＰ回路１３０
は、良好な予測結果を得るために、動きベクトルがちょ
うど４で割り切れないマクロブロックの基準フレームに
補間を実行する。一層安価で幾分低画質でもよければ、
動きベクトルを４のもっとも近いファクタにラウンド
し、補間せずに印加する。
【０１２９】本発明の上記ＰＩＰデコーダ実施例は、主
画像中に挿入される二次画像に対して１／４ｘ１／４サ
イズ画像を用いる例で説明されたが、上記のデコーダ１
００を用いて、例えば１／２ｘ１／２サイズ画像などの
他のサイズ画像も、低減コストで発生され得る。そのよ
うな場合、ダウンサンプリングは、サイズおよびデータ
速度の所望の低減を作り出す方法で実行されなければな
らない。
【０１３０】図４に示された装置は、ＨＤＴＶ受信器に
加え、ＳＤＴＶ受信器にピクチャーインピクチャー機能
を与えるためにも使用され得る。さらに、図示のＰＩＰ
デコーダ装置は主デコーダ４０１に関する特定の解像度
に制限されず、二次デコーダ４０２、４０３が主デコー
ダによってサポートされる解像度に較べて低減された解
像度のデコーダとして作られるということだけが要求さ
れる。
【０１３１】
【発明の効果】本発明によれば、デジタルビデオデコー
ダ回路の複雑性を低減し、かつビデオデコーダメモリの
要求を低減する幾つかの方法および装置が得られる。
【０１３２】本発明の様々なデータ低減特性と回路簡単
化の結果として、ほぼＳＤＴＶ解像度で画像を出力する
一体型ＨＤＴＶ／ＳＤＴＶデコーダを、デジタルＳＤＴ
Ｖデコーダのコストのほぼ１３０％のコストで作ること
ができる。
【図面の簡単な説明】
【図１】本発明の一実施例に係るビデオデコーダを表す
図である。
【図２】本発明の第２の実施例に係るビデオデコーダを
表す図である。
【図３】本発明に係る、ＨＤＴＶおよびＳＤＴＶビデオ
信号の両方を復号化できるビデオデコーダ回路を表す図
である。
【図４】本発明の他の実施例に係る、ＨＤＴＶマクロブ
ロックに対応するＤＣＴ係数の８ｘ８ブロックを表す図
である。
【図５】本発明のさらに他の実施例に係る、ＨＤＴＶマ
クロブロックに対応するＤＣＴ係数の８ｘ８ブロックを
表す図である。
【図６】本発明のさらに他の実施例に係る、ＨＤＴＶマ
クロブロックに対応するＤＣＴ係数の８ｘ８ブロックを
表す図である。
【図７】本発明のさらに他の実施例に係る、ＨＤＴＶマ
クロブロックに対応するＤＣＴ係数の８ｘ８ブロックを
表す図である。
【図８】本発明のさらに他の実施例に係る、ＨＤＴＶマ
クロブロックに対応するＤＣＴ係数の８ｘ８ブロックを
表す図である。
【図９】本発明に係る、ピクチャーインピクチャーテレ
ビジョンをサポートするための、ビデオ像を復号化する
ための模範回路を示す図である。
【符号の説明】
１１２ プリパーザ、１１４ メモリ、１２０ ＳＰお
よびＶＬＤ回路、１２２ 逆量子化回路、１２４ 逆Ｄ
ＣＴ回路、１２６ ダウンサンプラ、１２８加算器、１
２９ スイッチ、１３０ ＭＣＰ回路、１３１ アップ
サンプラ、１３２ 半ペル補間回路、１３３ ダウンサ
ンプラ、１３４ 平均予測回路、１３５ 動き補償予測
モジュール、１３６ 後処理装置

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】画像の最大解像度よりも劣る解像度で、画
    像を含むデジタルビデオデータを復号化するためのデコ
    ーダであって、各画像が複数個のマクロブロックを有
    し、各マクロブロックが複数個のＤＣＴ係数を有するも
    のにおいて、上記デコーダが、 デジタルビデオデータを受信し、マクロブロック当たり
    の予め選択された最大数のＤＣＴ係数を越える各マクロ
    ブロックＤＣＴ係数を取り除くためのプリパーザ手段
    と、 上記プリパーザ手段に結合され、上記プリパーザ手段に
    よって出力されたビデオデータを一時的に記憶するため
    のチャネルバッファを備えていることを特徴とするデコ
    ーダ。
  2. 【請求項２】請求項１に記載のデコーダにおいて、各Ｄ
    ＣＴ係数が多数のビットによって表され、かつ各マクロ
    ブロックがそのマクロブロックに含まれるＤＣＴ係数を
    表すビットの総数によって表されるとともに、 プリパーザ手段が、個々のマクロブロックを表すために
    使用されるビット数が所定の最大数のビットを越えるこ
    とがない限り、各個々のマクロブロックからＤＣＴ係数
    を取り除くように動作することを特徴とするデコーダ。
  3. 【請求項３】請求項１に記載のデコーダにおいて、上記
    チャネルバッファがさらにフィードバック線によって上
    記プリパーザに結合され、かつ上記チャネルバッファが
    上記プリパーザに信号を与え、上記プリパーザの出力デ
    ータ速度を上記チャネルバッファに記憶されたデータ量
    の関数として制御することを特徴とするデコーダ。
  4. 【請求項４】請求項１に記載のデコーダにおいて、さら
    に、 チャネルバッファに結合された構文解析器および可変長
    デコーダ回路と、 構文解析器および可変長デコーダ回路に結合され、マク
    ロブロック毎に限定された予め選択された数のＤＣＴ係
    数のみを逆量子化し、逆量子化されないマクロブロック
    のＤＣＴ係数に対応する複数個のゼロを出力するための
    逆量子化回路を備え、マクロブロック毎の上記限定数の
    ＤＣＴ係数が、マクロブロック毎の最大可能数のＤＣＴ
    係数よりも少ないことを特徴とするデコーダ。
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