JPH08205211A - 時分割多重時間スイッチ回路 - Google Patents
時分割多重時間スイッチ回路Info
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- JPH08205211A JPH08205211A JP7009841A JP984195A JPH08205211A JP H08205211 A JPH08205211 A JP H08205211A JP 7009841 A JP7009841 A JP 7009841A JP 984195 A JP984195 A JP 984195A JP H08205211 A JPH08205211 A JP H08205211A
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- clock
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- idle channel
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/08—Time only switching
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】
【目的】交換機用の時分割多重時間スイッチ回路のスピ
ーチパスメモリのメモリ容量を削減する。 【構成】空ＴＳに挿入されているＩＤＬパタンを検出し
クロックＸＷを発生するＩＤＬパタン検出回路６と、ク
ロックＸＷを１クロック分遅延してクロックＤＷを発生
し書込アドレスＣＴ１発生用のＣＮＴ３に供給するクロ
ック遅延回路８と、クロックＣＫの供給に応答してアド
レスＣＴ２を発生するＣＮＴ５と、アドレスＣＴ１，Ｃ
Ｔ２，ＣＴ３の供給に応答してデータＰＯの読出用のク
ロックＣＲ，アドレスＲＡを発生するとともにＩＤＬパ
タン挿入パルスＦＩを発生する変換テーブル９と、ＩＤ
Ｌパタン挿入パルスＦＩの供給に応答してデータＰＯに
ＩＤＬパタンを含む空ＴＳを挿入するＩＤＬパタン挿入
回路７とを備える。
ーチパスメモリのメモリ容量を削減する。 【構成】空ＴＳに挿入されているＩＤＬパタンを検出し
クロックＸＷを発生するＩＤＬパタン検出回路６と、ク
ロックＸＷを１クロック分遅延してクロックＤＷを発生
し書込アドレスＣＴ１発生用のＣＮＴ３に供給するクロ
ック遅延回路８と、クロックＣＫの供給に応答してアド
レスＣＴ２を発生するＣＮＴ５と、アドレスＣＴ１，Ｃ
Ｔ２，ＣＴ３の供給に応答してデータＰＯの読出用のク
ロックＣＲ，アドレスＲＡを発生するとともにＩＤＬパ
タン挿入パルスＦＩを発生する変換テーブル９と、ＩＤ
Ｌパタン挿入パルスＦＩの供給に応答してデータＰＯに
ＩＤＬパタンを含む空ＴＳを挿入するＩＤＬパタン挿入
回路７とを備える。
Description
【０００１】
【産業上の利用分野】本発明は時分割多重時間スイッチ
回路に関し、特にディジタル交換器で用いられる時分割
多重時間スイッチ回路に関する。
回路に関し、特にディジタル交換器で用いられる時分割
多重時間スイッチ回路に関する。
【０００２】
【従来の技術】従来のこの種の時分割多重時間スイッチ
回路（ＴＤＳＷ）は、愛澤慎一，やさしいディジタル交
換，第４３頁，電気通信協会，（昭和６３年）（文献
１）記載の図１−３３に示す構成が一般的である。
回路（ＴＤＳＷ）は、愛澤慎一，やさしいディジタル交
換，第４３頁，電気通信協会，（昭和６３年）（文献
１）記載の図１−３３に示す構成が一般的である。
【０００３】文献１記載の従来の時分割多重時間スイッ
チ回路の構成をブロックで示す図６を参照すると、この
従来の時分割多重時間スイッチ回路は、入力データＤＩ
を構成するｎ多重スイッチング対象データを記憶するス
ピーチパスメモリ（ＳＰＭ）１と、制御データを記憶す
る制御メモリ２と、フレームパルスＦＰおよびクロック
ＣＫの供給に応答してＳＰＭ１，制御メモリ２の各々の
アドレス読出データＣＴ１，ＣＴ３をそれぞれ出力する
シーケンシャルアドレスカウンタ（ＣＮＴ）３，４とを
備える。
チ回路の構成をブロックで示す図６を参照すると、この
従来の時分割多重時間スイッチ回路は、入力データＤＩ
を構成するｎ多重スイッチング対象データを記憶するス
ピーチパスメモリ（ＳＰＭ）１と、制御データを記憶す
る制御メモリ２と、フレームパルスＦＰおよびクロック
ＣＫの供給に応答してＳＰＭ１，制御メモリ２の各々の
アドレス読出データＣＴ１，ＣＴ３をそれぞれ出力する
シーケンシャルアドレスカウンタ（ＣＮＴ）３，４とを
備える。
【０００４】次に、図６および動作タイムチャートを示
す図７を参照して、従来の時分割多重時間スイッチ回路
の動作について説明すると、まず、通話路からの入力デ
ータＤＩとしてスイッチング対象データがｎ多重されて
おり、その各々のデータをタイムスロット（ＴＳ）と呼
ぶ。ＴＳ上に通話データがない場合、通話データとの区
別のために、アイドルチャネル（ＩＤＬ）パタンＩＬと
呼ぶ固定パルス列パタンが挿入されている。図７（Ａ）
を参照すると、書込時には書込読出切替（Ｒ／Ｗ）信号
ＲＷを活性化し、これらのＴＳのデータをＳＰＭ１にＴ
Ｓ毎にＣＮＴ３からの供給データをアドレスとして書込
む。従ってＳＰＭ１にはｎＴＳ分のワード数対応のメモ
リ容量が必要となる。すなわち、この場合ｎｗ×９ビッ
トのメモリ容量を必要とする。
す図７を参照して、従来の時分割多重時間スイッチ回路
の動作について説明すると、まず、通話路からの入力デ
ータＤＩとしてスイッチング対象データがｎ多重されて
おり、その各々のデータをタイムスロット（ＴＳ）と呼
ぶ。ＴＳ上に通話データがない場合、通話データとの区
別のために、アイドルチャネル（ＩＤＬ）パタンＩＬと
呼ぶ固定パルス列パタンが挿入されている。図７（Ａ）
を参照すると、書込時には書込読出切替（Ｒ／Ｗ）信号
ＲＷを活性化し、これらのＴＳのデータをＳＰＭ１にＴ
Ｓ毎にＣＮＴ３からの供給データをアドレスとして書込
む。従ってＳＰＭ１にはｎＴＳ分のワード数対応のメモ
リ容量が必要となる。すなわち、この場合ｎｗ×９ビッ
トのメモリ容量を必要とする。
【０００５】ＳＰＭ１に書込まれた入力データＤＩは、
予め中央処理装置（ＣＰＵ，図示省略）等より制御メモ
リ２に書込まれた制御データＣに応答して時間軸上でス
イッチされる。図７（Ａ）を参照すると、ＳＰＭ１には
ＴＳ１対応のアドレスＡ１，ＴＳ５対応Ａ５の各々にデ
ータａ，ｂがそれぞれ書込まれ、その他のアドレスＡに
ＩＤＬｃｈパタンＩＬが書込まれる。一方、制御メモリ
２には、ＣＰＵが予め書込んだ制御データＣすなわちＴ
Ｓ４にＳＰＭ１−ＴＳ１を、ＴＳ７にＳＰＭ１−ＴＳ５
をそれぞれ読出す指示データが格納されている。
予め中央処理装置（ＣＰＵ，図示省略）等より制御メモ
リ２に書込まれた制御データＣに応答して時間軸上でス
イッチされる。図７（Ａ）を参照すると、ＳＰＭ１には
ＴＳ１対応のアドレスＡ１，ＴＳ５対応Ａ５の各々にデ
ータａ，ｂがそれぞれ書込まれ、その他のアドレスＡに
ＩＤＬｃｈパタンＩＬが書込まれる。一方、制御メモリ
２には、ＣＰＵが予め書込んだ制御データＣすなわちＴ
Ｓ４にＳＰＭ１−ＴＳ１を、ＴＳ７にＳＰＭ１−ＴＳ５
をそれぞれ読出す指示データが格納されている。
【０００６】次に、図７（Ｂ）を参照すると、読出時に
は信号ＲＷを不活性化し、この制御データＣをＣＮＴ４
の出力するデータＣＴ３に応答して読出し、ＴＳ４，Ｔ
Ｓ７の各々の時にそれぞれデータＣとして１，５が読出
される。これらデータＣの各々が、ＳＰＭ１の読出しア
ドレスとなるため、ＳＰＭ１はＴＳ４にアドレスＡ１の
格納データａを、ＴＳ７にアドレスＡ５の格納データｂ
をそれぞれ読出し、出力データＤＯとして出力する。
は信号ＲＷを不活性化し、この制御データＣをＣＮＴ４
の出力するデータＣＴ３に応答して読出し、ＴＳ４，Ｔ
Ｓ７の各々の時にそれぞれデータＣとして１，５が読出
される。これらデータＣの各々が、ＳＰＭ１の読出しア
ドレスとなるため、ＳＰＭ１はＴＳ４にアドレスＡ１の
格納データａを、ＴＳ７にアドレスＡ５の格納データｂ
をそれぞれ読出し、出力データＤＯとして出力する。
【０００７】これにより、当初、アドレスＡ１，Ａ５の
各々にそれぞれ格納されていたデータａ，ｂをアドレス
Ａ４，Ａ７の各々にぞれぞれ移転したことになり、時間
軸上のスイッチング動作を完了する。
各々にそれぞれ格納されていたデータａ，ｂをアドレス
Ａ４，Ａ７の各々にぞれぞれ移転したことになり、時間
軸上のスイッチング動作を完了する。
【０００８】
【発明が解決しようとする課題】上述した従来の時分割
多重時間スイッチ回路は、ｎ多重化ＳＰＭ入力データの
うちのスイッチング対象データは、音声データの場合は
全体の１／４程度であり、その他は空ＴＳを示しスイッ
チングの必要がないアイドルチャネルパタンであるの
で、ＳＰＭのその分のメモリ容量が無駄となるという欠
点があった。
多重時間スイッチ回路は、ｎ多重化ＳＰＭ入力データの
うちのスイッチング対象データは、音声データの場合は
全体の１／４程度であり、その他は空ＴＳを示しスイッ
チングの必要がないアイドルチャネルパタンであるの
で、ＳＰＭのその分のメモリ容量が無駄となるという欠
点があった。
【０００９】また、ＬＳＩ化する場合、この無駄なメモ
リ容量がチップサイズの増大やＬＳＩ化の実現性の困難
さ及び高価格化等の要因となるという欠点があった。
リ容量がチップサイズの増大やＬＳＩ化の実現性の困難
さ及び高価格化等の要因となるという欠点があった。
【００１０】
【課題を解決するための手段】本発明の時分割多重時間
スイッチ回路は、書込クロックの供給に応答して複数の
タイムスロットから成る第１の通話路データをこのタイ
ムスロット毎に順次格納する通話路メモリ回路と、前記
通話路メモリへの前記第１の通話路データの格納用の第
１のアドレスを発生する第１のアドレスカウンタと、予
め設定した前記複数のタイムスロットの読出順序制御用
の制御データを格納した制御メモリと、前記通話路メモ
リの出力の第２の通話路データの読出アドレスを前記制
御メモリから読出す第２のアドレスを発生する第２のア
ドレスカウンタとを備え前記通話路メモリ回路の読出制
御を行う時分割多重時間スイッチ回路において、前記複
数のタイムスロットのうちの通話データが存在しない空
タイムスロットに挿入される一定のパルス列パタンであ
るアイドルチャネルパタンを検出しシステムクロックか
ら前記空タイムスロット対応のクロックパルスを削除し
前記書込クロックであるアイドルチャネルパタン検出信
号を発生するアイドルチャネルパタン検出回路と、前記
アイドルチャネルパタン検出信号の供給に応答してこの
アイドルチャネルパタン検出信号を１クロック分遅延し
前記第１のアドレスカウンタの動作クロックとして供給
するクロック遅延回路と、前記システムクロックの供給
に応答して第３のアドレスを発生する第３のアドレスカ
ウンタと、前記第１，第２，第３のアドレスの供給に応
答して前記第２の通話路データの読出用の読出クロック
と前記読出アドレスを発生するとともに前記アイドルチ
ャネルパタン挿入用のアイドルチャネルパタン挿入パル
スを発生する読出制御回路と、前記アイドルチャネルパ
タン挿入パルスの供給に応答して前記第２の通話路デー
タに前記アイドルチャネルパタンを含む前記空タイムス
ロットを挿入するアイドルチャネルパタン挿入回路とを
備えて構成されている。
スイッチ回路は、書込クロックの供給に応答して複数の
タイムスロットから成る第１の通話路データをこのタイ
ムスロット毎に順次格納する通話路メモリ回路と、前記
通話路メモリへの前記第１の通話路データの格納用の第
１のアドレスを発生する第１のアドレスカウンタと、予
め設定した前記複数のタイムスロットの読出順序制御用
の制御データを格納した制御メモリと、前記通話路メモ
リの出力の第２の通話路データの読出アドレスを前記制
御メモリから読出す第２のアドレスを発生する第２のア
ドレスカウンタとを備え前記通話路メモリ回路の読出制
御を行う時分割多重時間スイッチ回路において、前記複
数のタイムスロットのうちの通話データが存在しない空
タイムスロットに挿入される一定のパルス列パタンであ
るアイドルチャネルパタンを検出しシステムクロックか
ら前記空タイムスロット対応のクロックパルスを削除し
前記書込クロックであるアイドルチャネルパタン検出信
号を発生するアイドルチャネルパタン検出回路と、前記
アイドルチャネルパタン検出信号の供給に応答してこの
アイドルチャネルパタン検出信号を１クロック分遅延し
前記第１のアドレスカウンタの動作クロックとして供給
するクロック遅延回路と、前記システムクロックの供給
に応答して第３のアドレスを発生する第３のアドレスカ
ウンタと、前記第１，第２，第３のアドレスの供給に応
答して前記第２の通話路データの読出用の読出クロック
と前記読出アドレスを発生するとともに前記アイドルチ
ャネルパタン挿入用のアイドルチャネルパタン挿入パル
スを発生する読出制御回路と、前記アイドルチャネルパ
タン挿入パルスの供給に応答して前記第２の通話路デー
タに前記アイドルチャネルパタンを含む前記空タイムス
ロットを挿入するアイドルチャネルパタン挿入回路とを
備えて構成されている。
【００１１】
【実施例】次に、本発明の実施例を図６と共通の構成要
素には共通の参照文字／数字を付して同様にブロックで
示す図１を参照すると、この図に示す本実施例の時分割
多重時間スイッチ回路は、従来と共通のスピーチパスメ
モリ（ＳＰＭ１）と、制御メモリ２と、シーケンシャル
アドレスカウンタ（ＣＮＴ）３，４とに加えて、フレー
ムパルスＦＰ，クロックＣＫの供給に応答して信号ＣＴ
２を発生するＣＮＴ５と、入力データＤＩのアイドルチ
ャネル（ＩＤＬ）パタンＩＬを検出しＳＰＭ書込クロッ
クＸＷを出力するＩＤＬパタン検出回路６と、ＳＰＭ１
からの出力データＰＯに所定のＩＤＬパタンＩＬを挿入
し出力データＤＯを生成するＩＤＬパタン挿入回路７
と、クロックＸＷを１クロック分遅延させたクロックＤ
Ｗを発生するクロック遅延回路８と、クロックＸＷ，信
号ＣＴ２の供給に応答してＩＤＬパタンの非存在時およ
び存在時のＳＰＭ１の各々の書込アドレスを対応ずけて
変換するとともにＩＤＬパタン挿入パルスＦＩを発生す
る変換テーブル９とを備える。
素には共通の参照文字／数字を付して同様にブロックで
示す図１を参照すると、この図に示す本実施例の時分割
多重時間スイッチ回路は、従来と共通のスピーチパスメ
モリ（ＳＰＭ１）と、制御メモリ２と、シーケンシャル
アドレスカウンタ（ＣＮＴ）３，４とに加えて、フレー
ムパルスＦＰ，クロックＣＫの供給に応答して信号ＣＴ
２を発生するＣＮＴ５と、入力データＤＩのアイドルチ
ャネル（ＩＤＬ）パタンＩＬを検出しＳＰＭ書込クロッ
クＸＷを出力するＩＤＬパタン検出回路６と、ＳＰＭ１
からの出力データＰＯに所定のＩＤＬパタンＩＬを挿入
し出力データＤＯを生成するＩＤＬパタン挿入回路７
と、クロックＸＷを１クロック分遅延させたクロックＤ
Ｗを発生するクロック遅延回路８と、クロックＸＷ，信
号ＣＴ２の供給に応答してＩＤＬパタンの非存在時およ
び存在時のＳＰＭ１の各々の書込アドレスを対応ずけて
変換するとともにＩＤＬパタン挿入パルスＦＩを発生す
る変換テーブル９とを備える。
【００１２】ＩＤＬパタン検出回路６の構成を示す図３
を参照すると、このＩＤＬパタン検出回路６は基準ＩＤ
ＬパタンＲＩＬとＩＤＬパタンＩＬとを比較し一致する
とクロックＸＷを発生するマッチャ６１と、検出対象の
ＩＤＬパタンＩＬに対応する基準ＩＤＬパタンＲＩＬを
発生するＩＤＬパタン発生器６２とを備える。
を参照すると、このＩＤＬパタン検出回路６は基準ＩＤ
ＬパタンＲＩＬとＩＤＬパタンＩＬとを比較し一致する
とクロックＸＷを発生するマッチャ６１と、検出対象の
ＩＤＬパタンＩＬに対応する基準ＩＤＬパタンＲＩＬを
発生するＩＤＬパタン発生器６２とを備える。
【００１３】次に、図１および本実施例の動作タイムチ
ャートを示す図２を参照して本実施例の動作について説
明すると、従来と同様に、入力データＤＩにはＴＳ１対
応のアドレスＡ１，ＴＳ５対応Ａ５の各々にデータａ，
ｂがそれぞれ書込まれ、その他のアドレスＡにＩＤＬパ
タンＩＬが書込まれている。この入力データＤＩがＩＤ
Ｌパタン検出回路６に入力されると、ＩＤＬパタンが挿
入されていないすなわち実データが存在するＴＳにおい
て、ＳＰＭ１に格納すべき実データの存在を示し一定幅
の負極性のパルスであるＳＰＭ書込クロックＸＷを生成
する。入力データＤＩはそのままＳＰＭ１に供給され、
ＳＰＭ書込クロックＸＷはＳＰＭ１およびクロック遅延
回路８に供給される。クロック遅延回路８はクロックＸ
Ｗを１クロック分遅延させてクロックＤＷを生成し、Ｃ
ＮＴ３に供給する。ＣＮＴ３はクロックＤＷの供給に応
答して、ＳＰＭ１の書込アドレスＣＴ１を生成し、ＳＰ
Ｍ１に供給する。
ャートを示す図２を参照して本実施例の動作について説
明すると、従来と同様に、入力データＤＩにはＴＳ１対
応のアドレスＡ１，ＴＳ５対応Ａ５の各々にデータａ，
ｂがそれぞれ書込まれ、その他のアドレスＡにＩＤＬパ
タンＩＬが書込まれている。この入力データＤＩがＩＤ
Ｌパタン検出回路６に入力されると、ＩＤＬパタンが挿
入されていないすなわち実データが存在するＴＳにおい
て、ＳＰＭ１に格納すべき実データの存在を示し一定幅
の負極性のパルスであるＳＰＭ書込クロックＸＷを生成
する。入力データＤＩはそのままＳＰＭ１に供給され、
ＳＰＭ書込クロックＸＷはＳＰＭ１およびクロック遅延
回路８に供給される。クロック遅延回路８はクロックＸ
Ｗを１クロック分遅延させてクロックＤＷを生成し、Ｃ
ＮＴ３に供給する。ＣＮＴ３はクロックＤＷの供給に応
答して、ＳＰＭ１の書込アドレスＣＴ１を生成し、ＳＰ
Ｍ１に供給する。
【００１４】図２（Ａ）を参照すると、ＣＮＴ３はＩＤ
Ｌパタン検出回路６の出力クロックＸＷの１クロック後
のクロックＤＷに応答してカウントアップするため、Ｓ
ＰＭ１のアドレスＡ０，Ａ１の各々にＴＳ１，ＴＳ５の
各々のデータａ，ｂがそれぞれ書込まれる。一方、ＣＮ
Ｔ５は、通常のクロックＣＫにてカウントアップし、そ
の出力アドレスＣＴ２を変換テーブル９に供給する。
Ｌパタン検出回路６の出力クロックＸＷの１クロック後
のクロックＤＷに応答してカウントアップするため、Ｓ
ＰＭ１のアドレスＡ０，Ａ１の各々にＴＳ１，ＴＳ５の
各々のデータａ，ｂがそれぞれ書込まれる。一方、ＣＮ
Ｔ５は、通常のクロックＣＫにてカウントアップし、そ
の出力アドレスＣＴ２を変換テーブル９に供給する。
【００１５】この変換テーブル９の構成の一例を示す図
４を参照すると、アドレスＣＴ１の各データを順次レジ
スタ群９２の各レジスタに分配するセレクタ９１と、ア
ドレスＣＴ２の各データを順次格納する第０〜第ｍのｍ
＋１個のレジスタから成るレジスタ群９２と、レジスタ
群９２の各レジスタの出力ビットと制御メモリ２の出力
制御データＣの各ビットとを比較する第０〜第ｍのｍ＋
１個のマッチャから成るマッチャ群９３と、マッチャ群
９３の各マッチャの出力である変換読出アドレスＲＡ，
変換読出クロックＣＲ，およびＩＤＬパタン挿入パルス
ＦＩをそれぞれ発生する論理ゲートＧ９１〜Ｇ９３から
成る論理ゲート群９４とを備える。
４を参照すると、アドレスＣＴ１の各データを順次レジ
スタ群９２の各レジスタに分配するセレクタ９１と、ア
ドレスＣＴ２の各データを順次格納する第０〜第ｍのｍ
＋１個のレジスタから成るレジスタ群９２と、レジスタ
群９２の各レジスタの出力ビットと制御メモリ２の出力
制御データＣの各ビットとを比較する第０〜第ｍのｍ＋
１個のマッチャから成るマッチャ群９３と、マッチャ群
９３の各マッチャの出力である変換読出アドレスＲＡ，
変換読出クロックＣＲ，およびＩＤＬパタン挿入パルス
ＦＩをそれぞれ発生する論理ゲートＧ９１〜Ｇ９３から
成る論理ゲート群９４とを備える。
【００１６】変換テーブル９では、レジスタ群９２の第
０〜第ｍ番目のレジスタのうちアドレスＣＴ１の値に対
応する番号のレジスタがそれぞれＤ入力に供給されたア
ドレスＣＴ２の各データを格納する。ここでは、アドレ
スＣＴ１の値が０，５のとき０，５番目の各レジスタに
アドレスＣＴ２のデータ１，５をそれぞれ格納する。一
方、制御メモリ２には、従来と同様に、中央処理装置
（ＣＰＵ，図示省略）が予め書込んだ制御データＣすな
わちＴＳ４にＳＰＭ１−ＴＳ１を、ＴＳ７にＳＰＭ１−
ＴＳ５をそれぞれ読出す指示データが格納されている。
クロックＸＷすなわちアドレスＣＴ２から１クロック分
遅延したアドレスＣＴ１の各データはセレクタ９１の制
御によりこれら各レジスタのＣ入力に順次供給され、各
レジスタに入力されたＣＴ２，ＣＴ１の対応データの一
致に応答して各レジスタの格納データをマッチャ群９２
に出力する。
０〜第ｍ番目のレジスタのうちアドレスＣＴ１の値に対
応する番号のレジスタがそれぞれＤ入力に供給されたア
ドレスＣＴ２の各データを格納する。ここでは、アドレ
スＣＴ１の値が０，５のとき０，５番目の各レジスタに
アドレスＣＴ２のデータ１，５をそれぞれ格納する。一
方、制御メモリ２には、従来と同様に、中央処理装置
（ＣＰＵ，図示省略）が予め書込んだ制御データＣすな
わちＴＳ４にＳＰＭ１−ＴＳ１を、ＴＳ７にＳＰＭ１−
ＴＳ５をそれぞれ読出す指示データが格納されている。
クロックＸＷすなわちアドレスＣＴ２から１クロック分
遅延したアドレスＣＴ１の各データはセレクタ９１の制
御によりこれら各レジスタのＣ入力に順次供給され、各
レジスタに入力されたＣＴ２，ＣＴ１の対応データの一
致に応答して各レジスタの格納データをマッチャ群９２
に出力する。
【００１７】次に、マッチャ群９３は出力制御データＣ
の供給に応答してデータＣとレジスタ群９２の各出力デ
ータと比較し一致すると、そのレジスタの格納内容を論
理ゲート群９４に出力する。論理ゲート群９４の論理ゲ
ートＧ９１〜Ｇ９３は、変換読出アドレスＲＡ，アドレ
スＲＡに位相同期した変換読出クロックＣＲ，およびＩ
ＤＬパタン挿入パルスＦＩをそれぞれ発生・出力する。
の供給に応答してデータＣとレジスタ群９２の各出力デ
ータと比較し一致すると、そのレジスタの格納内容を論
理ゲート群９４に出力する。論理ゲート群９４の論理ゲ
ートＧ９１〜Ｇ９３は、変換読出アドレスＲＡ，アドレ
スＲＡに位相同期した変換読出クロックＣＲ，およびＩ
ＤＬパタン挿入パルスＦＩをそれぞれ発生・出力する。
【００１８】上述のように、変換テーブル９は、従来の
ＳＰＭ１の書込アドレス対応のアドレスＣＴ２をＩＤＬ
パタン検出結果縮小される本実施例のＳＰＭ１の書込ア
ドレスＣＴ１に変換するとともに、従来の読出アドレス
Ｃを本実施例の読出アドレスＲＡに変換するアドレス変
換機能を有する。この変換結果、図２（Ａ）に示すよう
に、データａ，ｂをそれぞれ格納したＳＰＭ１のアドレ
スＡ０，Ａ１の各々と、従来（ＣＴ２）のアドレス値
１，５の各々とがそれぞれ対応付けられる。
ＳＰＭ１の書込アドレス対応のアドレスＣＴ２をＩＤＬ
パタン検出結果縮小される本実施例のＳＰＭ１の書込ア
ドレスＣＴ１に変換するとともに、従来の読出アドレス
Ｃを本実施例の読出アドレスＲＡに変換するアドレス変
換機能を有する。この変換結果、図２（Ａ）に示すよう
に、データａ，ｂをそれぞれ格納したＳＰＭ１のアドレ
スＡ０，Ａ１の各々と、従来（ＣＴ２）のアドレス値
１，５の各々とがそれぞれ対応付けられる。
【００１９】また、図２（Ｂ）を参照すると、読出時に
は、制御メモリ２の出力のアドレスＣのアドレス値Ｃ
４，Ｃ７のデータ１，５がそれぞれ変換テーブル９で変
換され、変換読出アドレスＲＡ４，ＲＡ７にそれぞれ読
出アドレスデータ０，１を出力する。これにより、ＳＰ
Ｍ１の読出データＰＯのアドレスＰＯ４，ＰＯ７の各々
にデータａ，ｂがそれぞれ読出され、ＩＤＬパタン挿入
回路７に供給される。
は、制御メモリ２の出力のアドレスＣのアドレス値Ｃ
４，Ｃ７のデータ１，５がそれぞれ変換テーブル９で変
換され、変換読出アドレスＲＡ４，ＲＡ７にそれぞれ読
出アドレスデータ０，１を出力する。これにより、ＳＰ
Ｍ１の読出データＰＯのアドレスＰＯ４，ＰＯ７の各々
にデータａ，ｂがそれぞれ読出され、ＩＤＬパタン挿入
回路７に供給される。
【００２０】図５にＩＤＬパタン挿入回路７の一例を示
す図５を参照すると、このＩＤＬパタン挿入回路７は、
パタン発生器６２と同様の基準ＩＤＬパタンＲＩＬを発
生するパタン発生器７１と、ＩＤＬパタン挿入パルスＦ
Ｉの供給に応答して読出データＰＯと基準ＩＤＬパタン
ＲＩＬを選択的に切替て出力データＤＯを生成するセレ
クタ７２とを備える。
す図５を参照すると、このＩＤＬパタン挿入回路７は、
パタン発生器６２と同様の基準ＩＤＬパタンＲＩＬを発
生するパタン発生器７１と、ＩＤＬパタン挿入パルスＦ
Ｉの供給に応答して読出データＰＯと基準ＩＤＬパタン
ＲＩＬを選択的に切替て出力データＤＯを生成するセレ
クタ７２とを備える。
【００２１】ＩＤＬパタン挿入回路７の動作について説
明すると、変換テーブル９から供給されるＩＤＬパタン
挿入パルスＦＩのＨレベルに応答してセレクタ７２は基
準ＩＤＬパタンＲＩＬを出力データＤＯとして選択し、
パルスＦＩのＬレベルに応答してデータＰＯを出力デー
タＤＯとして選択する。
明すると、変換テーブル９から供給されるＩＤＬパタン
挿入パルスＦＩのＨレベルに応答してセレクタ７２は基
準ＩＤＬパタンＲＩＬを出力データＤＯとして選択し、
パルスＦＩのＬレベルに応答してデータＰＯを出力デー
タＤＯとして選択する。
【００２２】これにより、当初、アドレスＡ１，Ａ５の
各々にそれぞれ格納されていたデータａ，ｂをアドレス
Ａ４，Ａ７の各々にぞれぞれ移転したことになり、時間
軸上のスイッチング動作を完了する。
各々にそれぞれ格納されていたデータａ，ｂをアドレス
Ａ４，Ａ７の各々にぞれぞれ移転したことになり、時間
軸上のスイッチング動作を完了する。
【００２３】この時、ＳＰＭ１の所要メモリ容量は、ス
イッチング対象のＴＳの数ｍ分のワード数対応の容量す
なわち、ｍｗ×９ビットでよい。また、追加される変換
テーブル９においてもｂｉｔ幅はやや大きくなるがほぼ
同等の容量で構築できる。通常、音声データの場合、Ｔ
Ｓの専有数は全多重数の１／４〜１／８程度であり、そ
れ以上に占有することはほとんどないので、本発明では
少なくとも従来の１／４のメモリ容量に低減可能であ
る。
イッチング対象のＴＳの数ｍ分のワード数対応の容量す
なわち、ｍｗ×９ビットでよい。また、追加される変換
テーブル９においてもｂｉｔ幅はやや大きくなるがほぼ
同等の容量で構築できる。通常、音声データの場合、Ｔ
Ｓの専有数は全多重数の１／４〜１／８程度であり、そ
れ以上に占有することはほとんどないので、本発明では
少なくとも従来の１／４のメモリ容量に低減可能であ
る。
【００２４】以上、本発明の実施例を説明したが、本発
明は上記実施例に限られることなく種々の変形が可能で
ある。例えば変換テーブルをレジスタを用いて構成する
代りにＲＡＭを用いることも、本発明の主旨を逸脱しな
い限り適用できることは勿論である。
明は上記実施例に限られることなく種々の変形が可能で
ある。例えば変換テーブルをレジスタを用いて構成する
代りにＲＡＭを用いることも、本発明の主旨を逸脱しな
い限り適用できることは勿論である。
【００２５】
【発明の効果】以上説明したように、本発明の時分割多
重時間スイッチ回路は、アイドルチャネルパタン検出回
路と、第３のアドレスを発生する第３のアドレスカウン
タと、第１，第２，第３のアドレスの供給に応答して読
出クロックと読出アドレスを発生するとともにアイドル
チャネルパタン挿入パルスを発生する読出制御回路と、
アイドルチャネルパタン挿入回路とを備え、ＳＰＭへの
空ＴＳの格納を行わないように制御することにより、Ｓ
ＰＭのメモリ容量をスイッチング対象のタイムスロット
数分まで低減できるので、少なくとも従来の１／４程度
に大幅に削減できるという効果がある。
重時間スイッチ回路は、アイドルチャネルパタン検出回
路と、第３のアドレスを発生する第３のアドレスカウン
タと、第１，第２，第３のアドレスの供給に応答して読
出クロックと読出アドレスを発生するとともにアイドル
チャネルパタン挿入パルスを発生する読出制御回路と、
アイドルチャネルパタン挿入回路とを備え、ＳＰＭへの
空ＴＳの格納を行わないように制御することにより、Ｓ
ＰＭのメモリ容量をスイッチング対象のタイムスロット
数分まで低減できるので、少なくとも従来の１／４程度
に大幅に削減できるという効果がある。
【００２６】また、将来の高多重化に対応してＬＳＩ化
する場合、チップサイズの縮小および価格の低減を可能
とするという効果がある。
する場合、チップサイズの縮小および価格の低減を可能
とするという効果がある。
【図１】本発明の時分割多重時間スイッチ回路の一実施
例を示すブロック図である。
例を示すブロック図である。
【図２】本実施例の時分割多重時間スイッチ回路におけ
る動作の一例を示すタイムチャートである。
る動作の一例を示すタイムチャートである。
【図３】図２のＩＤＬパタン検出回路の一例を示すブロ
ック図である。
ック図である。
【図４】図２の変換テーブルの一例を示すブロック図で
ある。
ある。
【図５】図２のＩＤＬパタン挿入回路の一例を示すブロ
ック図である。
ック図である。
【図６】従来の時分割多重時間スイッチ回路の一例を示
すブロック図である。
すブロック図である。
【図７】従来の時分割多重時間スイッチ回路における動
作の一例を示すタイムチャートである。
作の一例を示すタイムチャートである。
１ ＳＰＭ ２ 制御メモリ ３〜５ ＣＮＴ ６ ＩＤＬパタン検出回路 ７ ＩＤＬパタン挿入回路 ８ クロック遅延回路 ９ 変換テーブル ６１ マッチャ ６２，７１ ＩＤＬパタン発生器 ７２，９１ セレクタ ９２ レジスタ群 ９３ マッチャ群 ９４ 論理ゲート群 Ｇ９１〜Ｇ９３ 論理ゲート
Claims (4)
- 【請求項１】 書込クロックの供給に応答して複数のタ
イムスロットから成る第１の通話路データをこのタイム
スロット毎に順次格納する通話路メモリ回路と、前記通
話路メモリへの前記第１の通話路データの格納用の第１
のアドレスを発生する第１のアドレスカウンタと、予め
設定した前記複数のタイムスロットの読出順序制御用の
制御データを格納した制御メモリと、前記通話路メモリ
の出力の第２の通話路データの読出アドレスを前記制御
メモリから読出す第２のアドレスを発生する第２のアド
レスカウンタとを備え前記通話路メモリ回路の書込読出
制御を行う時分割多重時間スイッチ回路において、 前記複数のタイムスロットのうちの通話データが存在し
ない空タイムスロットに挿入される一定のパルス列パタ
ンであるアイドルチャネルパタンを検出しシステムクロ
ックから前記空タイムスロット対応のクロックパルスを
削除し前記書込クロックであるアイドルチャネルパタン
検出信号を発生するアイドルチャネルパタン検出回路
と、 前記アイドルチャネルパタン検出信号の供給に応答して
このアイドルチャネルパタン検出信号を１クロック分遅
延し前記第１のアドレスカウンタの動作クロックとして
供給するクロック遅延回路と、 前記システムクロックの供給に応答して第３のアドレス
を発生する第３のアドレスカウンタと、 前記第１，第２，第３のアドレスの供給に応答して前記
第２の通話路データの読出用の読出クロックと前記読出
アドレスを発生するとともに前記アイドルチャネルパタ
ン挿入用のアイドルチャネルパタン挿入パルスを発生す
る読出制御回路と、 前記アイドルチャネルパタン挿入パルスの供給に応答し
て前記第２の通話路データに前記アイドルチャネルパタ
ンを含む前記空タイムスロットを挿入するアイドルチャ
ネルパタン挿入回路とを備えることを特徴とする時分割
多重時間スイッチ回路。 - 【請求項２】 前記読出制御回路が、前記第１のアドレ
スの各々を格納し供給を受けた前記第２のアドレスとの
一致に応答してその格納内容をレジスタ出力としてそれ
ぞれ出力する予め定めた数のレジスタと、 各々の前記レジスタ出力と前記第３のアドレスとの一致
に応答して前記読出クロック，読出アドレス，およびア
イドルチャネルパタン挿入パルスを発生する前記数のア
ドレス比較回路とを備えることを特徴とする請求項１記
載の時分割多重時間スイッチ回路。 - 【請求項３】 前記アイドルチャネルパタン検出回路
が、前記アイドルチャネルパタンと同一の基準アイドル
チャネルパタンを発生するアイドルチャネルパタン発生
回路と、 前記タイムスロット毎に前記第１の通話路データと前記
基準アイドルチャネルパタンとの比較結果の一致に応答
して前記アイドルチャネルパタン検出信号を発生するパ
タン比較回路とを備えることを特徴とする請求項１記載
の時分割多重時間スイッチ回路。 - 【請求項４】 前記アイドルチャネルパタン挿入回路
が、前記アイドルチャネルパタンと同一の基準アイドル
チャネルパタンを発生するアイドルチャネルパタン発生
回路と、 前記アイドルチャネルパタン挿入パルスの供給に応答し
て前記基準アイドルチャネルパタンと前記第２の通話路
データとのいずれか一方を選択的に通過させるセレクタ
回路とを備えることを特徴とする請求項１記載の時分割
多重時間スイッチ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7009841A JPH08205211A (ja) | 1995-01-25 | 1995-01-25 | 時分割多重時間スイッチ回路 |
| US08/588,315 US5701299A (en) | 1995-01-25 | 1996-01-18 | Method of and apparatus for switching multi-slot time division signals |
| EP96100850A EP0724376A1 (en) | 1995-01-25 | 1996-01-22 | Method of and apparatus for switching multi-slot time division signals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7009841A JPH08205211A (ja) | 1995-01-25 | 1995-01-25 | 時分割多重時間スイッチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08205211A true JPH08205211A (ja) | 1996-08-09 |
Family
ID=11731357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7009841A Pending JPH08205211A (ja) | 1995-01-25 | 1995-01-25 | 時分割多重時間スイッチ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5701299A (ja) |
| EP (1) | EP0724376A1 (ja) |
| JP (1) | JPH08205211A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6249526B1 (en) * | 1997-06-30 | 2001-06-19 | Intel Corporation | Versatile time division multiple access slot assignment unit |
| JP3252785B2 (ja) * | 1998-02-11 | 2002-02-04 | 日本電気株式会社 | ボタン電話装置 |
| SE513950C2 (sv) * | 1998-02-12 | 2000-12-04 | Ericsson Telefon Ab L M | Förfarande och anordning i ett mobiltelekommunikationsnät för att åstadkomma en flerkanalsföbindelse |
| JP2001274763A (ja) * | 2000-03-24 | 2001-10-05 | Ando Electric Co Ltd | データ処理装置およびデータ処理方法 |
| US7292568B2 (en) * | 2002-06-27 | 2007-11-06 | Alcatel-Lucent Canada Inc. | Timeslot interchange switch |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4127742A (en) * | 1977-09-01 | 1978-11-28 | International Telephone And Telegraph Corporation | Time division telecommunication system |
| JPS5646389A (en) * | 1979-09-08 | 1981-04-27 | Plessey Overseas | Time sharing multiswitching module |
| DE3227021A1 (de) * | 1982-07-20 | 1984-01-26 | Deutsche Bundespost, vertreten durch den Präsidenten des Fernmeldetechnischen Zentralamtes, 6100 Darmstadt | Verfahren zur bildung von lese- und schreibadressen |
| US4543652A (en) * | 1982-10-04 | 1985-09-24 | Hitachi, Ltd. | Time-division switching unit |
| JPS59140793A (ja) * | 1983-01-31 | 1984-08-13 | Nec Corp | 時分割スイツチ回路 |
| CA1299274C (en) * | 1987-07-24 | 1992-04-21 | Shin-Ichiro Hayano | Time-division multiplex switching network |
| SE461310B (sv) * | 1988-07-12 | 1990-01-29 | Ellemtel Utvecklings Ab | Saett och anordning foer att i en digital tidsvaeljare genomkoppla en bredbandsfoerbindelse |
| JP2767910B2 (ja) * | 1989-07-18 | 1998-06-25 | 日本電気株式会社 | 時分割通話路 |
| JPH0392027A (ja) * | 1989-09-04 | 1991-04-17 | Nec Corp | タイムスロット入替回路 |
| US5260937A (en) * | 1990-10-29 | 1993-11-09 | Dsc Communications Corporation | Power conserving technique for a communications terminal time slot interchanger |
| JP3197607B2 (ja) * | 1992-05-13 | 2001-08-13 | 富士通株式会社 | 時間スイッチ装置 |
| SE508876C2 (sv) * | 1992-06-24 | 1998-11-09 | Ericsson Telefon Ab L M | Digital väljare avsedd att användas i en nod i ett kretskopplat telekommunikationsnät med distribuerad väljarfunktion |
| JPH0828913B2 (ja) * | 1993-01-13 | 1996-03-21 | 日本電気株式会社 | 時間多重スイッチ |
-
1995
- 1995-01-25 JP JP7009841A patent/JPH08205211A/ja active Pending
-
1996
- 1996-01-18 US US08/588,315 patent/US5701299A/en not_active Expired - Fee Related
- 1996-01-22 EP EP96100850A patent/EP0724376A1/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| US5701299A (en) | 1997-12-23 |
| EP0724376A1 (en) | 1996-07-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990112 |