JPH0821162B2 - フレキシブルデイスク装置の書込み回路 - Google Patents
フレキシブルデイスク装置の書込み回路Info
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- JPH0821162B2 JPH0821162B2 JP26980289A JP26980289A JPH0821162B2 JP H0821162 B2 JPH0821162 B2 JP H0821162B2 JP 26980289 A JP26980289 A JP 26980289A JP 26980289 A JP26980289 A JP 26980289A JP H0821162 B2 JPH0821162 B2 JP H0821162B2
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- fet
- gate
- diode
- channel mos
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- 239000003990 capacitor Substances 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
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- Digital Magnetic Recording (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明はフレキシブルデイスク装置の書込み回路に関
し、特に低電圧で動作させるフレキシブルデイスク装置
に関する。
し、特に低電圧で動作させるフレキシブルデイスク装置
に関する。
（従来の技術） 従来、この種の書込み回路は第３図に示すように構成
されており、書込み時に書込み／読出しヘツドには電源
電圧が加えられるようになつていた。
されており、書込み時に書込み／読出しヘツドには電源
電圧が加えられるようになつていた。
第３図において、31はトグルフリツプフロツプ、32は
定電流源、33,34はそれぞれMOS−FET、35,36はそれぞれ
ダイオード、37,38はそれぞれヘツドのインダクタであ
る。ライトデータは信号線301を介して書込み回路に入
力され、トグルフリツプフロツプ31を介してドライブ用
のMOS−FET33,34に加えられる。
定電流源、33,34はそれぞれMOS−FET、35,36はそれぞれ
ダイオード、37,38はそれぞれヘツドのインダクタであ
る。ライトデータは信号線301を介して書込み回路に入
力され、トグルフリツプフロツプ31を介してドライブ用
のMOS−FET33,34に加えられる。
（発明が解決しようとする課題） 上述した従来の書込み回路は、書込み時にだけ電源電
圧が加えられるようになつている。このため、低電圧動
作のフレキシブルデイスク装置においては、書込み／読
出しヘツドのインダクタンスにより書込み電流の立上り
が遅く、オーバーライト特性が悪いという欠点がある。
圧が加えられるようになつている。このため、低電圧動
作のフレキシブルデイスク装置においては、書込み／読
出しヘツドのインダクタンスにより書込み電流の立上り
が遅く、オーバーライト特性が悪いという欠点がある。
本発明の目的は、書込み／読出しヘツドに一定期間だ
け倍電圧を加えることにより上記欠点を除去し、書込み
電流の立上り特性を改善できるように構成したフレキシ
ブルデイスク装置の書込み回路を提供することにある。
け倍電圧を加えることにより上記欠点を除去し、書込み
電流の立上り特性を改善できるように構成したフレキシ
ブルデイスク装置の書込み回路を提供することにある。
（課題を解決するための手段） 本発明によるフレキシブルデイスク装置の書込み回路
は、トグルフリツプフロツプと、モノステーブルマルチ
バイブレータと、第１および第２のADNゲートと、NOTゲ
ートと、第１および第２のダイオードと、第１〜第６の
ｎチヤネル形MOS−FETと、第１および第２の抵抗器と、
定電流源と、キヤパシタとを具備して構成したものであ
る。
は、トグルフリツプフロツプと、モノステーブルマルチ
バイブレータと、第１および第２のADNゲートと、NOTゲ
ートと、第１および第２のダイオードと、第１〜第６の
ｎチヤネル形MOS−FETと、第１および第２の抵抗器と、
定電流源と、キヤパシタとを具備して構成したものであ
る。
トグルフリツプフロツプは、ホストより送られてくる
ライトデータ信号を受けて、状態変化を検出するための
ものである。
ライトデータ信号を受けて、状態変化を検出するための
ものである。
モノステーブルマルチバイブレータは、ホストより送
られてくるライトデータ信号を受けてパルスを発生する
ためのものである。
られてくるライトデータ信号を受けてパルスを発生する
ためのものである。
第１のADNゲートは、トグルフリツプフロツプのＱ出
力とモノステーブルマルチバイブレータの出力との論理
積を求めるためのものである。
力とモノステーブルマルチバイブレータの出力との論理
積を求めるためのものである。
第２のANDゲートは、トグルフリツプフロツプの出
力とモノステーブルマルチバイブレータの出力との論理
積を求めるためのものである。
力とモノステーブルマルチバイブレータの出力との論理
積を求めるためのものである。
NOTゲートは、モノステーブルマルチバイブレータの
出力の否定を求めるためのものである。
出力の否定を求めるためのものである。
第１のダイオードは、書込み／読出しヘツドの一端に
アノードの接続されたものである。
アノードの接続されたものである。
第２のダイオードは、書込み／読出しヘツドの他の一
端にアノードの接続されたものである。
端にアノードの接続されたものである。
第１のｎチヤネル形MOS−FETは、そのドレーン端子を
第１のダイオードのカソードに接続し、そのゲート端子
を第１のANDゲートの出力に接続したものである。
第１のダイオードのカソードに接続し、そのゲート端子
を第１のANDゲートの出力に接続したものである。
第２のｎチヤネル形MOS−FETは、そのドレーン端子を
第２のダイオードのカソードに接続し、ゲート端子を第
２のANDゲートの出力に接続したものである。
第２のダイオードのカソードに接続し、ゲート端子を第
２のANDゲートの出力に接続したものである。
第３のｎチヤネル形MOS−FETは、そのドレーン端子を
第１のダイオードのカソードに接続し、ゲート端子をト
グルフリツプフロツプのＱ出力に接続したものである。
第１のダイオードのカソードに接続し、ゲート端子をト
グルフリツプフロツプのＱ出力に接続したものである。
第４のｎチヤネル形MOS−FETは、そのドレーン端子を
第２のダイオードのカソードに接続し、ゲート端子をト
グルフリツプフロツプの出力に接続したものである。
第２のダイオードのカソードに接続し、ゲート端子をト
グルフリツプフロツプの出力に接続したものである。
第１の抵抗器は、第１および第３のダイオードのカソ
ード間を接続するためのものである。
ード間を接続するためのものである。
定電流源は、第３および第４のｎチヤネル形MOS−FET
のソースに共通に接続されたものである。
のソースに共通に接続されたものである。
第５のｎチヤネル形MOS−FETは、そのゲート端子をモ
ノステーブルマルチバイブレータの出力に接続したもの
である。
ノステーブルマルチバイブレータの出力に接続したもの
である。
第６のｎチヤネル形MOS−FETは、そのゲート端子をNO
Tゲートの出力に接続し、ドレーン端子を第１および第
２のｎチヤネル形MOS−FETのソース端子に接続したもの
である。
Tゲートの出力に接続し、ドレーン端子を第１および第
２のｎチヤネル形MOS−FETのソース端子に接続したもの
である。
第２の抵抗器は、一端を電源に接続し他端を第５のｎ
チヤネル形MOS−FETのドレーン端子に接続したものであ
る。
チヤネル形MOS−FETのドレーン端子に接続したものであ
る。
キヤパシタは、一端を第２の抵抗器に接続し、他端を
第６のｎチヤネル形MOS−FETのドレーン端子に接続した
ものである。
第６のｎチヤネル形MOS−FETのドレーン端子に接続した
ものである。
（実施例） 次に、本発明について図面を参照して説明する。
第１図は、本発明によるフレキシブルデイスク装置の
書込み回路の一実施例を示す回路図である。
書込み回路の一実施例を示す回路図である。
第１図において、１はトグルフリツプフロツプ、２は
モノステーブルマルチバイブレータ、3,4はそれぞれAND
ゲート、５はNOTゲート、６は定電流源、７〜12はそれ
ぞれｎチヤネル形MOS−FET、13,14はダイオード、15,16
はヘツドのインダクタ、17,19はそれぞれ抵抗器、18は
キヤパシタである。トグルフリツプフロツプ１はホスト
より信号線101を介して送られるライトデータごとに出
力レベルを反転する。モノステーブルマルチバイブレー
タ２は、ライトデータが加えられてから一定時間だけ、
高レベルを保持する。ANDゲート3,4は入力の論理積を出
力し、NOTゲート５は入力の否定レベルを出力する。ｎ
チヤネル形MOS−FET7〜12は、それぞれゲート端子電圧
が高レベルのときにオンする。
モノステーブルマルチバイブレータ、3,4はそれぞれAND
ゲート、５はNOTゲート、６は定電流源、７〜12はそれ
ぞれｎチヤネル形MOS−FET、13,14はダイオード、15,16
はヘツドのインダクタ、17,19はそれぞれ抵抗器、18は
キヤパシタである。トグルフリツプフロツプ１はホスト
より信号線101を介して送られるライトデータごとに出
力レベルを反転する。モノステーブルマルチバイブレー
タ２は、ライトデータが加えられてから一定時間だけ、
高レベルを保持する。ANDゲート3,4は入力の論理積を出
力し、NOTゲート５は入力の否定レベルを出力する。ｎ
チヤネル形MOS−FET7〜12は、それぞれゲート端子電圧
が高レベルのときにオンする。
第２図は、第１図に示す書込み回路の動作を示すタイ
ミングチヤートである。
ミングチヤートである。
以下、第２図のタイミングチヤートに従つて上記動作
を説明する。
を説明する。
まず、ライトデータが送られていない状態から動作が
開始する。この状態でトグルフリツプフロツプ１のＱ出
力は低レベルであり、その出力は高レベルである。ま
た、ｎチヤネル形MOS−FET7はオフ、ｎチヤネル形MOS−
FET8はオンである。また、モノステーブルマルチバイブ
レータ２の出力は低レベル、NOTゲート５の出力は高レ
ベルであつて、ｎチヤネル形MOS−FET12はオン、ｎチヤ
ネル形MOS−FET11はオフである。そのため、キヤパシタ
18は抵抗器19を介して電源電圧Vccまで充電され、両端
に電源電圧Vccとほぼ等しい電位を有する。
開始する。この状態でトグルフリツプフロツプ１のＱ出
力は低レベルであり、その出力は高レベルである。ま
た、ｎチヤネル形MOS−FET7はオフ、ｎチヤネル形MOS−
FET8はオンである。また、モノステーブルマルチバイブ
レータ２の出力は低レベル、NOTゲート５の出力は高レ
ベルであつて、ｎチヤネル形MOS−FET12はオン、ｎチヤ
ネル形MOS−FET11はオフである。そのため、キヤパシタ
18は抵抗器19を介して電源電圧Vccまで充電され、両端
に電源電圧Vccとほぼ等しい電位を有する。
ここで、ホストより信号線101を介してライトデータ
が送られてくると、トグルフリツプフロツプ１は反転
し、ｎチヤネル形MOS−FET7がオン、ｎチヤネル形MOS−
FET8がオフとなる。このとき、モノステーブルマルチバ
イブレータ２の出力も高レベルとなり、ANDゲート４の
出力が高レベルとなつて、ｎチヤネル形MOS−FET9もオ
ンになる。
が送られてくると、トグルフリツプフロツプ１は反転
し、ｎチヤネル形MOS−FET7がオン、ｎチヤネル形MOS−
FET8がオフとなる。このとき、モノステーブルマルチバ
イブレータ２の出力も高レベルとなり、ANDゲート４の
出力が高レベルとなつて、ｎチヤネル形MOS−FET9もオ
ンになる。
そこで、ｎチヤネル形MOS−FET11がオンになり、ｎチ
ヤネル形MOS−FET12がオフになるため、ｎチヤネル形MO
S−FET11のドレーン端子は、ほぼGNDレベルに等しくな
る。キヤパシタ18は、この時点で電位Vccに充電されて
いるため、ｎチヤネル形MOS−FET9のソース端子の電圧
は−Vccとなる。このため、書込み／読出しヘツドに
は、ほぼ2Vccの電圧が加えられて電流が急速に立上る。
ヤネル形MOS−FET12がオフになるため、ｎチヤネル形MO
S−FET11のドレーン端子は、ほぼGNDレベルに等しくな
る。キヤパシタ18は、この時点で電位Vccに充電されて
いるため、ｎチヤネル形MOS−FET9のソース端子の電圧
は−Vccとなる。このため、書込み／読出しヘツドに
は、ほぼ2Vccの電圧が加えられて電流が急速に立上る。
この後、モノステーブルマルチバイブレータ２の出力
は低レベルとなり、ANDゲート３の出力は低レベル、ｎ
チヤネル形MOS−FET9はオフになり、従来技術と同等の
回路動作となる。また、ｎチヤネル形MOS−FET11はオ
フ、ｎチヤネル形MOS−FET12はオンになり、キヤパシタ
18は抵抗器19により充電される。
は低レベルとなり、ANDゲート３の出力は低レベル、ｎ
チヤネル形MOS−FET9はオフになり、従来技術と同等の
回路動作となる。また、ｎチヤネル形MOS−FET11はオ
フ、ｎチヤネル形MOS−FET12はオンになり、キヤパシタ
18は抵抗器19により充電される。
次のライトデータが入ると、トグルフリツプフロツプ
１が反転し、ｎチヤネル形MOS−FET10がオンになつて同
様の動作を行い、書込み／読出しヘツドの電流が急速に
立上がる。
１が反転し、ｎチヤネル形MOS−FET10がオンになつて同
様の動作を行い、書込み／読出しヘツドの電流が急速に
立上がる。
（発明の効果） 以上説明したように本発明は、書込み／読出しヘツド
に一定期間だけ倍電圧を加えることにより、電流の立上
り特性を改善し、オーバーライト特性をよくすることが
できるという効果がある。
に一定期間だけ倍電圧を加えることにより、電流の立上
り特性を改善し、オーバーライト特性をよくすることが
できるという効果がある。
第１図は、本発明によるフレキシブルデイスク装置の書
込み回路の一実施例を示す回路ブロツク図である。 第２図は、第１図の書込み回路の動作を示すタイミング
チヤートである。 第３図は、従来技術によるフレキシブルデイスク装置の
書込み回路の一例を示す回路ブロツク図である。 1,31……トグルフリツプフロツプ ２……モノステーブルマルチバイブレータ 3,4……ANDゲート ５……NOTゲート ７〜12,33,34……ｎチヤネル形MOS−FET 15,16,37,38……書込み／読出しヘツドのインダクタ 13,14,35,36……ダイオード 17,19,39……抵抗器 18……キヤパシタ 6,32……定電流源 101,301……信号線
込み回路の一実施例を示す回路ブロツク図である。 第２図は、第１図の書込み回路の動作を示すタイミング
チヤートである。 第３図は、従来技術によるフレキシブルデイスク装置の
書込み回路の一例を示す回路ブロツク図である。 1,31……トグルフリツプフロツプ ２……モノステーブルマルチバイブレータ 3,4……ANDゲート ５……NOTゲート ７〜12,33,34……ｎチヤネル形MOS−FET 15,16,37,38……書込み／読出しヘツドのインダクタ 13,14,35,36……ダイオード 17,19,39……抵抗器 18……キヤパシタ 6,32……定電流源 101,301……信号線
Claims (1)
- 【請求項１】ホストより送られてくるライトデータ信号
を受けて状態変化を検出するためのトグルフリツプフロ
ツプと、ホストより送られてくるライトデータ信号を受
けてパルスを発生するためのモノステーブルマルチバイ
ブレータと、前記トグルフリツプフロツプのＱ出力と前
記モノステーブルマルチバイブレータの出力との論理積
を求めるための第１のANDゲートと、前記トグルフリツ
プフロツプの出力と前記モノステーブルマルチバイブ
レータの出力との論理積を求めるための第２のANDゲー
トと、前記モノステーブルマルチバイブレータの出力の
否定を求めるためのNOTゲートと、書込み／読出しヘツ
ドの一端にアノードの接続された第１のダイオードと、
前記書込み／読出しヘツドの他の一端にアノードの接続
された第２のダイオードと、ドレーン端子を前記第１の
ダイオードのカソードに接続し、ゲート端子を前記第１
のANDゲートの出力に接続した第１のｎチヤネル形MOS−
FETと、ドレーン端子を前記第２のダイオードのカソー
ドに接続し、ゲート端子を前記第２のANDゲートの出力
に接続した第２のｎチヤネル形MOS−FETと、ドレーン端
子を前記第１のダイオードのカソードに接続し、ゲート
端子を前記トグルフリツプフロツプのＱ出力に接続した
第３のｎチヤネル形MOS−FETと、ドレーン端子を前記第
２のダイオードのカソードに接続し、ゲート端子を前記
トグルフリツプフロツプの出力に接続した第４のｎチ
ヤネル形MOS−FETと、前記第１および第２のダイオード
のカソード間を接続するための第１の抵抗器、前記第３
および第４のｎチヤネル形MOS−FETのソースに共通に接
続された定電流源と、ゲート端子を前記モノステーブル
マルチバイブレータの出力に接続した第５のｎチヤネル
形MOS−FETと、ゲート端子を前記NOTゲートの出力に接
続し、ドレーン端子を前記第１および第２のチヤネル形
MOS−FETのソース端子に接続した第６のｎチヤネル形MO
S−FETと、一端を電源に接続し他端を前記第５のｎチヤ
ネル形MOS−FETのドレーン端子に接続した第２の抵抗器
と、一端を前記第２の抵抗器に接続し、他端を前記第６
のｎチヤネル形MOS−FETのドレーン端子に接続したキヤ
パシタとを具備して構成したことを特徴とするフレキシ
ブルデイスク装置の書込み回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26980289A JPH0821162B2 (ja) | 1989-10-17 | 1989-10-17 | フレキシブルデイスク装置の書込み回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26980289A JPH0821162B2 (ja) | 1989-10-17 | 1989-10-17 | フレキシブルデイスク装置の書込み回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03132903A JPH03132903A (ja) | 1991-06-06 |
| JPH0821162B2 true JPH0821162B2 (ja) | 1996-03-04 |
Family
ID=17477374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26980289A Expired - Fee Related JPH0821162B2 (ja) | 1989-10-17 | 1989-10-17 | フレキシブルデイスク装置の書込み回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0821162B2 (ja) |
-
1989
- 1989-10-17 JP JP26980289A patent/JPH0821162B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03132903A (ja) | 1991-06-06 |
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