JPH08212356A - 情報処理装置及び情報処理方法 - Google Patents

Abstract

(57)【要約】 【課題】 三次元グラフィックス情報の処理を行なう情
報処理装置及び情報処理方法に関り、効率よく三次元グ
ラフィックス情報の処理が行なえる情報処理装置及び情
報処理方法を提供することを目的とする。 【解決手段】 パイプライン処理により固有の処理機能
を実行するグラフィック専用ハードウェア部と、マイク
ロプログラムにより処理が実行されるマイクロプログラ
ム実行部とを備え、三次元グラフィック情報の処理時に
端点処理をマイクロプログラム実行部で実行し、グラフ
ィック専用ハードウェア部により一端点処理毎に端点を
始点として補間処理を実行し、グラフィック専用ハード
ウェア部の補間処理中にマイクロプログラム実行部を並
列に動作させて次の端点の端点処理を実行するように構
成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は情報処理装置及び情
報処理方法に係り、特に三次元グラフィックスの情報処
理を行なう情報処理装置及び情報処理方法に関する。近
年、マルチメディア用情報処理装置を実現するための半
導体集積回路の開発が活発に行なわれている。マルチメ
ディア分野では、動画、音声、ＣＧデータなど多種多様
のデータを１つの装置上で実現することが求められる。
しかも、半導体集積回路の進歩に伴い、今まで複数の半
導体集積回路を用いて実現していたものも、現在では１
素子内に等価な機能を実現することが可能になってき
た。しかし、多種多様のデータを扱い、且つ、限られた
規模の半導体集積回路内に全ての機能を作り込むことは
極めて難しい。

【０００２】したがって、ストアードプログラム方式に
よる制御方式（一般的に用いられているマイクロプログ
ラムによって必要な論理機能を実現する方式）によっ
て、半導体集積回路に具備された基本的な論理演算機能
をプログラムを記述して様々に組み合わせて所望の機能
を実現している。

【０００３】上記の方式では、全体として同一の論理機
能を実現できても、組合わせるべき命令の数が増減する
ため、実際には決められた時間内に処理を完了できない
場合もあり、処理の均一化の面から実際にはあらゆる分
野の処理機能（アルゴリズム）を１組の論理機能（命令
セット）だけで実現する訳にはいかない。

【０００４】そこで、利用目的や主に使用される使用頻
度の高い論理機能を、予め１つの命令として定義してし
まい、それをハードウェアで高速に実行できるように最
適化を施すことが行なわれている。一方、三次元グラフ
ィックスの情報処理を高速に行なう場合には、比較的単
調な処理と、処理を簡単に行なうために行なわれる比較
的複雑な捕捉的な処理とを組み合わせて実行することが
有効であり、これにはストアードプログラム方式による
処理とハードウェアによる処理とを組み合わせた処理装
置が必要となる。

【０００５】

【従来の技術】図５５に従来の情報処理装置の一例のブ
ロック構成図を示す。ホストコンピュータ４１は、グラ
フィック処理部４２及びフレームメモリ４３を介して表
示装置４４と接続されている。ホストコンピュータ４１
内で形成された三次元画像データは、グラフィック処理
部４２により二次元に展開処理され、フレームメモリ４
３に記憶され、表示装置４４に表示される。

【０００６】グラフィック処理部４２は、ホストコンピ
ュータ４１からのポリゴンの各頂点のデータに基づいて
データを補間するＤＤＡ（線形補間処理）部４２ａ、ポ
リゴンにパターンのはり付け処理を行なうテクスチャ処
理部４２ｂ、データの関数等に基づいてデータの描画、
非描画の判定を行なう描画条件判定部４２ｃ及びピクセ
ルの前後の色をまぜ合わせるブレンダ処理を行なうブレ
ンダ部４２ｄより構成されており、各部の処理はパイプ
ライン処理により行われる。

【０００７】グラフィック処理部４２で処理されたデー
タは、フレームメモリ４３上に展開される。表示装置４
４は、フレームメモリ４３上に展開されたデータに応じ
た画像を表示する。グラフィック処理部４２は、パイプ
ライン処理により専用の処理しか実行できない構成とさ
れており、グラフィック処理部４２で処理を行なうため
のデータの補正、例えば、描画しようとするポリゴンの
座標を表示画素の座標にマッチングする等の捕捉的な処
理は、ホストコンピュータ４１内で予め処理していた。

【０００８】

【発明が解決しようとする課題】従来の情報処理装置で
は、ポリゴン図形の頂点間の端点の算出は補正等の複雑
な処理が必要であるため、処理の自由度の大きいホスト
コンピュータ側で実行していた。このため、ホストコン
ピュータ側での処理の負担が大きくなってしまうと共
に、データをホストコンピュータ側から読み出さなけれ
ばならないため、視点位置等の切換えを高速に行なえ
ず、三次元画像の処理を効率的に行なえない等の問題点
があった。

【０００９】本発明は上記の点に鑑みてなされたもの
で、情報の処理を効率的に行なえる情報処理装置及び情
報処理方法を提供することを目的とする。

【００１０】

【課題を解決するための手段】図１は本発明の原理説明
図である。同図中、請求項１記載の第１の情報処理手段
１は、入力情報に対して予め設定された専用の処理を実
行する。第２の情報処理手段２は、第１の情報処理手段
とは並列に処理が実行でき、前記入力情報に対して制御
情報に応じて処理を実行する。これにより、上記の課題
が解決される。

【００１１】請求項２記載の発明では、前記第２の情報
処理手段は前記処理情報を保持する処理情報記憶手段を
有する。請求項３記載の発明では、前記第２の情報処理
手段は上位システムとの情報通信を行なう通信手段を有
する。

【００１２】請求項４記載の発明では、前記第２の情報
処理手段は前記処理情報に応じて情報を処理する第１の
演算部と、前記処理情報に応じて情報を処理し、前記第
１の演算部と並列処理が可能な第２の演算部とを有す
る。請求項５記載の発明では、前記第２の情報処理手段
は前記第１の演算部及び前記第２の演算部の両方からア
クセス可能な共有記憶手段を有する。

【００１３】請求項６記載の発明では、前記第２の情報
処理手段は処理情報に応じて前記第１の情報処理手段の
処理回数を設定し、前記第１の情報処理手段は前記第２
の情報処理手段で設定された処理回数を記憶する処理回
数記憶部と、前記第１の情報処理手段での処理回数をカ
ウントするカウント手段と、前記処理回数記憶部と前記
カウント手段との値を比較し、一致したときに第１の情
報処理手段の処理を処理すると共に前記第２の情報処理
手段に処理終了情報を供給する比較手段とを有する。

【００１４】請求項７記載の発明では、前記第１の情報
処理手段は三次元画像情報を専用で処理する三次元画像
情報処理部を有する。請求項８記載の発明では、前記第
１の情報処理手段は前記三次元画像情報処理部として補
間演算を実行する線形補間演算部と、前記線形補間演算
部で処理された線形補間情報を外部から供給されるテク
スチャ情報に応じて処理するテクスチャ演算部と、前記
テクスチャ演算部で処理された情報が予め設定された描
画条件を満すか否かを判定する描画条件判定部と、前記
描画条件判定部で描画条件を満すと判定された情報に対
して予め設定された係数を設定し透明度を計算する透明
度演算部と、前記透明度演算手段で算出された情報を出
力する出力部とを有する。

【００１５】請求項９記載の発明では、前記第１及び第
２の情報処理手段からアクセス可能に接続され、前記第
１及び第２の情報処理手段の処理に必要な情報が記憶さ
れた情報記憶手段を有する。請求項１０記載の発明で
は、前記情報記憶手段は前記第１及び第２の情報処理手
段の処理を制御する制御情報及び前記入力情報が記憶さ
れる第１の情報記憶手段と、前記第１及び第２の情報処
理手段の処理過程で用いられ、予め記憶された所定の情
報が記憶された第２の情報記憶手段と、前記第１及び第
２の情報処理手段で処理された結果の情報が記憶される
第３の情報記憶手段とを有する。

【００１６】請求項１１記載の発明では、前記第１の情
報記憶部は前記処理手段として前記第１及び第２の情報
処理手段で処理された三次元画像情報の処理結果の全て
を記憶し、前記第３の情報記憶部に前記結果情報として
前記第１及び第２の情報処理手段で処理された三次元画
像情報のうち色情報と透明度情報とを記憶する。

【００１７】請求項１２記載の発明では、前記第２の情
報処理手段は前記処理情報に基づいて前記第１及び第２
の演算部及び前記第１の情報処理手段の処理が同期して
実行されるように制御する実行制御手段を有する。請求
項１３記載の発明では、前記実行制御手段は前記処理情
報に基づいて前記第１の演算部の実行を制御すると共に
制御情報を生成する第１の実行制御部と、前記処理情報
に基づいて前記第２の演算部の実行を制御すると共に制
御情報を生成する第２の実行制御部と、前記第１の情報
処理手段の実行を制御する第３の実行制御部と、前記第
１及び第２の実行制御部で生成された前記制御情報に基
づいて前記第１乃至第３の実行制御部の動作を全体が一
つのパイプラインとして動作すべく制御するパイプライ
ン制御手段とを有する。

【００１８】請求項１４記載の発明では、前記処理情報
として処理の実行を停止する停止情報を設定し、該停止
情報が前記第１又は第２の実行制御部に前記停止情報を
検知し、前記パイプライン制御手段に実行停止要求を発
し、前記パイプライン制御手段により前記第１及び第２
の演算部及び前記第１の情報処理手段の実行を制御す
る。

【００１９】上記の課題は、請求項１５記載の、三次元
画像を構成する図形の頂点情報に応じて該三次元画像を
描画する描画情報を生成する処理を行なう情報処理方法
であって、前記第１の情報処理手段により前記頂点情報
に応じて所定の頂点間を補間する端点を求め、前記第２
の情報処理手段により前記第１の情報処理手段で求めら
れた前記端点を描画開始点とし、前記端点に対向する辺
までの間を補間する線分を描画し、前記第１の情報処理
手段により前記第２の情報処理手段により前記線分が描
画されるまでの間に次の端点を求める情報処理方法によ
っても達成される。

【００２０】上記の課題は、請求項１６記載の、三次元
画像に模様等を付けるために用意された色データやα値
からなるテクスチュアデータを格納するテクスチュアメ
モリと、表示するべき三次元画像の色データを格納する
フレームメモリと、マイクロプログラム、色データ、α
値、奥行に関するＺ値等の描画データやユーザデータを
格納するローカルメモリとに接続可能な情報処理装置で
あって、該テクスチュアメモリからのテクスチュアデー
タを読み出してピクセルに模様を張り付ける処理を行う
テクスチュア処理手段と、該ローカルメモリから奥行デ
ータ等を読み出してピクセルを描画するべきか否かを判
定する描画条件判定手段と、描画するべきピクセルに対
して、既に描画されているピクセルの奥行データ等を該
ローカルメモリから読み出して描画するべき色データと
ブレンドし、最終的に該フレームメモリに書き込むデー
タを求めるブレンダ手段とを備え、該ブレンダ手段から
該フレームメモリに対しては書き込みのみを行い、同一
データを該フレームメモリ及び該ローカルメモリに書き
込み、該ローカルメモリをアクセスして行う該描画条件
判定手段の処理と、該テクスチュアメモリをアクセスし
て行う該テクスチュア処理手段の処理とを、互いに並列
に行う情報処理装置によっても達成できる。

【００２１】請求項１７記載の発明では、請求項１６記
載の発明において、上位装置より表示するべき画像を示
すピクセルのうち、水平方向上描画するべきピクセルの
始点と変化量を供給される線形補間演算手段を更に備
え、該線形補間演算手段は該上位装置からの情報に基づ
いて個々のピクセルに描画するべき値を算出して該テク
スチュア処理手段及び該描画条件判定手段に並列に供給
する。

【００２２】請求項１８記載の発明では、請求項１６又
は１７記載の発明において、該描画条件判定手段の処理
結果を一時的に保持する第１のバッファ手段と、該テク
スチュア処理手段の処理結果を一時的に保持する第２の
バッファ手段とを更に備え、該ブレンダ手段でデータが
矛盾なく処理されるための同期を取りつつ該描画条件判
定手段及び該テクスチュア処理手段が互いに非同期に処
理を進める。

【００２３】請求項１９記載の発明では、請求項１６〜
１８のいずれか記載の発明において、少なくとも該ロー
カルメモリのアクセス速度は該フレームメモリのアクセ
ス速度より高い。請求項２０記載の発明では、請求項１
６〜１９のいずれか記載の発明において、該描画条件判
定手段と、該テクスチュア処理手段と、該ブレンダ手段
とは、パイプライン処理を行う描画パイプラインを構成
する。

【００２４】上記の課題は、請求項２１記載の、表示す
るべき画像情報の生成に間接的に関与する第１の情報を
格納するメモリ手段に接続される情報処理装置であっ
て、該第１の情報及び表示するべき画像情報の生成に直
接関与する第２の情報に対してパイプライン処理を施
し、該メモリ手段に生成画像情報を供給する描画パイプ
ラインを備え、該描画パイプラインは、ｎを自然数とす
ると、該第２の情報の演算を行う演算手段及び該第１の
情報の解釈を行う解釈手段を有する処理ユニットと、該
処理ユニットの出力を格納するレジスタとが交互にｎ段
設けられている情報処理装置によっても達成できる。

【００２５】請求項２２記載の発明では、請求項２１記
載の発明において、該ｎ段の各処理ユニットに対応する
処理内容の制御線を上位装置から得られる該第２の情報
と共に一括して受け付けて該描画パイプラインに供給す
るセレクタ手段を更に備えた。

【００２６】請求項２３記載の発明では、請求項２１又
は２２記載の発明において、該第１及び第２の情報の両
方を扱うための情報と、該第１及び第２の情報のうちど
ちらの情報であるかを示すタグとからなる情報を該描画
パイプラインに供給する手段を更に備え、該描画パイプ
ラインの各処理ユニットは該タグを検出して供給された
情報を該演算手段で処理するか該解釈手段で処理するか
を決定する。

【００２７】請求項２４記載の発明では、請求項２１〜
２３のいずれか記載の発明において、該描画パイプライ
ンの前段に設けられ、上位装置からの多角形情報を点に
分解する際に多角形の最後の点には終点を意味する終点
タグを付加して該第２の情報を出力する出力手段と、該
描画パイプライン内で該メモリ手段からの該第１の情報
を必要とする処理ユニットの直前の段に設けられている
ロックユニットとを更に備え、該ロックユニットは入力
されてくる該第２の情報に付加されている終点タグがオ
ンの場合にこの第２の情報を多角形の終点情報とみな
し、この第２の情報を含めて該描画パイプライン上に残
っている情報が全て該描画パイプラインから出力される
まで以降の情報を止めておく処理を行う。

【００２８】請求項２５記載の発明では、請求項２４記
載の発明において、該出力手段は待ち合わせ処理が必要
な場合にのみ終点タグを出力する手段を有する。請求項
２６記載の発明では、請求項２４又は２５記載の発明に
おいて、該ロックユニットは、該描画パイプライン上に
残っている情報が全て該描画パイプラインから出力され
るまで以降の情報を止めるロック機構と、待ち合わせ処
理が有る場合にのみ終点タグにより該ロック機構を起動
する手段とを有する。

【００２９】請求項２７記載の発明では、請求項２１記
載の発明において、該描画パイプラインは、アドレス提
示ユニットとして使用され該メモリ手段に対してアドレ
スを与えるだけに使用される第１の処理ユニットと、該
メモリ手段から出力されるデータを受けデータ受付ユニ
ットとして使用される第２の処理ユニットと、該第１及
び第２の処理ユニットの間のレイテンシに相当する遅れ
を吸収する複数のパイプラインレジスタとを有する。

【００３０】請求項２８記載の発明では、請求項２７記
載の発明において、該メモリ手段と該描画パイプライン
との間に設けられ、該メモリ手段が読み出し動作中は、
読み出し待ち行列の要求を優先的に処理させて読み出し
動作を連続して行わせると共に、該メモリ手段が書き込
み動作中は、書き込み待ち行列の要求を優先的に処理さ
せて書き込み動作を連続して行わせることで、書き込み
動作と読み出し動作との切り換えによるロス時間を抑さ
える調停手段を更に備えた。

【００３１】請求項２９記載の発明では、請求項２１〜
２８のいずれか記載の発明において、該メモリ手段はシ
ンクロナスメモリからなる。請求項３０記載の発明で
は、請求項２１〜２８のいずれか記載の発明において、
該メモリ手段はシンクロナスメモリからなり該調停回路
に接続された第１のメモリと、表示手段に接続される第
２のメモリとからなり、第１のメモリに対しては該描画
パイプラインから読み出し動作及び書き込み動作の両方
の動作が行われ、該第２のメモリに対しては該描画パイ
プラインからの書き込み動作と該表示手段からのアクセ
ス要求処理の両方が行われる。

【００３２】請求項３１記載の発明では、請求項３０記
載の発明において、該第１のメモリは、本来の情報を記
憶する第１の記憶領域と、該本来の情報と１対１に設け
られた制御情報を記憶する第２の記憶領域とを有する。
請求項３２記載の発明では、請求項３１記載の発明にお
いて、該描画パイプラインは該調停手段に接続されたア
ドレス提示ユニットとデータ受け付けユニットとを有
し、該アドレス提示ユニット及び該データ受け付けユニ
ットは夫々制御情報をキャッシングする手段を含む。

【００３３】請求項３３記載の発明では、請求項３２記
載の発明において、該アドレス提示ユニットは、該第２
の記憶領域のどのアドレスをキャッシングしているかを
示す情報を保持する手段を含み、既に制御情報をキャッ
シングしている場合には本来の情報が格納されているア
ドレスを該第１のメモリに提示すると共に、制御情報を
キャッシングしていないか、或いは、キャッシングして
いる制御情報とは別のアドレスの制御情報が必要となっ
た場合には、制御情報が格納されているアドレスを該第
１のメモリに提示し、該データ受け付けユニットは、制
御情報が第１の値の場合には該第１のメモリから受け付
けたデータを該描画パイプラインの次段のユニットへ伝
達すると共に、制御情報が第２の値の場合には該描画パ
イプラインの次段のユニットへ所定値を伝達する。

【００３４】請求項３４記載の発明では、請求項３１記
載の発明において、該描画パイプラインは、その最終段
に組み込まれており制御情報のキャッシング機能を備え
た処理ユニットを有する。上記の課題は、請求項３５記
載の、三次元画像に模様等を付けるために用意された色
データやα値からなるテクスチュアデータを格納するテ
クスチュアメモリと、表示するべき三次元画像の色デー
タを格納するフレームメモリと、マイクロプログラム、
色データ、α値、奥行に関するＺ値等の描画データやユ
ーザデータを格納するローカルメモリとに接続可能な情
報処理装置における情報処理方法であって、該テクスチ
ュアメモリからのテクスチュアデータを読み出してピク
セルに模様を張り付ける処理を行う第１のステップと、
該ローカルメモリから奥行データ等を読み出してピクセ
ルを描画するべきか否かを判定する第２のステップと、
描画するべきピクセルに対して、既に描画されているピ
クセルの奥行データ等を該ローカルメモリから読み出し
て描画するべき色データとブレンドし、最終的に該フレ
ームメモリに書き込むデータを求める第３のステップと
を含み、該第３のステップは該フレームメモリに対して
は書き込みのみを行い、同一データを該フレームメモリ
及び該ローカルメモリに書き込み、該ローカルメモリを
アクセスして行う該第２のステップと、該テクスチュア
メモリをアクセスして行う該第１のステップとは、互い
に並列に行う情報処理方法によっても達成できる。

【００３５】上記の課題は、請求項３６記載の、表示す
るべき画像情報の生成に間接的に関与する第１の情報を
格納するメモリ手段に接続される情報処理装置における
情報処理方法であって、該第１の情報及び表示するべき
画像情報の生成に直接関与する第２の情報に対してパイ
プライン処理を施し、該メモリ手段に生成画像情報を供
給するステップを含み、該ステップは、ｎを自然数とす
ると、該第２の情報の演算を行う演算手段及び該第１の
情報の解釈を行う解釈手段を有する処理ユニットと、該
処理ユニットの出力を格納するレジスタとが交互にｎ段
設けられている描画パイプラインを用いる情報処理方法
によっても達成できる。

【００３６】本発明の請求項１記載の発明によれば、専
用処理を実行する第１の情報処理手段と、第１の情報処
理手段とは並列に制御情報に応じた処理が実行できる第
２の情報処理手段とを有することにより、専用処理を行
なう情報は第１の情報処理手段により処理を実行し、制
御情報に応じた処理を行なう情報は第２の情報処理手段
により処理を実行することができるため、第１の情報処
理手段で入力情報に対して専用処理を行ないつつ捕捉的
な処理は第２の情報処理手段で並列的に処理でき、した
がって、情報の処理を高速に行なえる。

【００３７】請求項２記載の発明によれば、第２の情報
処理手段に処理情報記憶手段を設けることにより、第２
の情報処理手段の処理を制御でき、第２の情報処理手段
の情報の入出力を制御できるため、第１の情報処理手段
及び第２の情報処理手段の情報の競合を回避できる。

【００３８】請求項３記載の発明によれば、第２の情報
処理手段に上位システムとの情報の通信を行なう通信手
段を設けることにより第１の情報処理手段の処理に関係
なく上位システムから第２の情報処理手段に情報を供給
できるため、上位システムからの情報の供給をスムーズ
に行なえ、第２の情報処理手段での処理が滞りなく実行
できる。

【００３９】請求項４記載の発明によれば、第２の情報
処理手段を互いに並列に処理が可能な第１及び第２の演
算部で構成することにより例えば、第１の演算部で処理
情報に応じた処理を実行させ、第２の演算部で第１の情
報処理手段の動作制御を実行させることにより、情報処
理を行ないつつ、第１の情報処理手段を最適に処理が行
なえるように制御しつつ情報処理が行なえ、情報の処理
を効率的に実行できる。

【００４０】請求項５記載の発明によれば、第２の情報
処理手段に第１及び第２の演算部の両方からアクセス可
能な共有記憶手段を設けることにより、第１及び第２の
演算部で情報の共有が行なえ、第１及び第２の演算部で
効率よく情報の処理が行なえる。

【００４１】請求項６記載の発明によれば、第１の情報
処理手段の処理回数記憶部には第２の情報処理手段によ
り処理情報に応じて設定された処理回数が記憶され、カ
ウント手段は第１の情報処理手段の処理回数をカウント
し、比較手段は処理回数記憶部の処理回数とカウント手
段のカウント値とを比較し、両値が一致したとき、第１
の情報処理手段の処理を終了すると共に第２の情報処理
手段に処理終了情報を供給することにより、第１の情報
処理手段で自動的に実行を終了でき、第２の情報処理手
段の処理負荷を軽減できる。

【００４２】請求項７記載の発明によれば、第１の情報
処理手段は三次元画像情報を専用に処理する三次元画像
情報処理部を有することにより、三次元画像情報のほと
んどを三次元画像情報処理部で処理し、捕捉的な処理を
第２の情報処理手段で実行することにより三次元画像情
報の処理を高速で行なえる。

【００４３】請求項８記載の発明によれば、第１の情報
処理手段は線形補間演算、テクスチャ演算、描画条件判
定、透明度演算を専用処理として実行できるため三次元
の画像処理に必要となるほとんどの処理が行なえ、第２
の情報処理手段により捕捉的な処理を行なうことにより
三次元画像処理を高速で行なえる。

【００４４】請求項９記載の発明によれば、第１及び第
２の情報処理手段から共にアクセス可能な情報処理手段
を有することにより、第１，第２の情報処理手段で情報
を共有でき、それの情報を用いて並列に情報の処理が行
なえるため、効率よく情報の処理が行なえる。

【００４５】請求項１０記載の発明によれば、情報記憶
手段を制御情報及び処理情報を記憶する第１の情報記憶
手段と、処理過程で用いられ、所定の情報が記憶された
第２の情報記憶手段と、処理結果を記憶する第３の情報
記憶手段とで構成することより、第１，第２の情報処理
手段でのアクセス競合を回避できるため、処理を効率よ
く実行できる。

【００４６】請求項１１記載の発明によれば、第３の情
報記憶部には表示に必要な色情報と透明度情報のみを記
憶すればよいため、第３の情報記憶部の記憶容量を小さ
くできると共に、第３の情報記憶部からの情報の読み出
しも高速に行なえる。請求項１２記載の発明によれば、
実行制御手段により第１，第２の演算部及び第１の情報
処理手段の実行制御を同期して行なうことができるた
め、第１の情報処理手段での処理と第１，第２の演算部
での処理とを組み合わせた処理を実行できる。

【００４７】請求項１３記載の発明によれば、第１，第
２の演算部の実行を制御する第１，第２実行制御部と第
１の情報処理手段の実行を制御する第３の実行制御部を
設け、パイプライン制御手段により処理情報に応じて第
１，第２の実行制御部で生成される制御情報に応じて第
１，第２，第３の実行制御部を制御することにより、処
理の実行を第１，第２の演算部と第１の情報処理手段で
同期させることができる。また、このとき、処理情報に
応じて実行待機が制御できるため、処理情報の変更によ
り各種処理に容易に対応できる。

【００４８】請求項１４記載の発明によれば、処理情報
に停止情報を設定するだけで第１，第２の演算部及び第
１の情報処理手段の処理手順の設定を容易に行なうこと
ができる。請求項１５記載の発明によれば、三次元画像
を構成する図形の頂点情報に応じて該三次元画像を描画
する描画情報を生成する処理を行なう際、前記第２の情
報処理手段により前記頂点情報に応じて所定の頂点間を
補間する端点を求め、前記第１の情報処理手段により前
記第１の情報処理手段で求められた前記端点を描画開始
点とし、前記端点に対向する辺までの間を補間する線分
を描画し、前記第２の情報処理手段により前記第１の情
報処理手段で前記線分が描画されるまでの間に次の端点
を求めることにより描画すべき図形に対応する画素を求
めるとき、比較的複雑な処理が必要となる図形端点を求
める処理を各種処理が実行可能な第２の情報処理手段で
処理し、端点に応じて単純に処理が実行できる補間処理
を予め決められた処理だけが実行可能な第１の情報処理
手段により実行し、第１及び第２の情報処理手段を並列
に動作させることにより、上位システム側での情報処理
負担を軽減できると共に、上位システム側からの情報の
供給を待つ必要がなく、また、端点処理及び、補間処理
を並列に実行できるため、情報の処理効率を向上させる
ことができる。

【００４９】請求項１６及び１７記載の発明によれば、
フレームメモリにＶＲＡＭを用いても高速に描画処理を
行うことが可能であり、個々のメモリに固有のアクセス
の遅延に影響されずに各手段での処理を行うことができ
る。請求項１８記載の発明によれば、並列に動作する手
段を非同期に動作させることができ、個々の手段で遅延
が生じても他の手段の処理への影響を最小限に抑さえる
ことが可能である。

【００５０】請求項１９記載の発明によれば、フレーム
メモリには現存のシステムと同じＶＲＡＭ等を使用でき
るので、現存のシステムとの互換性を保ちつつ高速な描
画処理を行うことが可能となる。請求項２０記載の発明
によれば、高速なパイプライン処理を行うことができ
る。

【００５１】請求項２１〜２３記載の発明によれば、描
画パイプラインの動作を止めることなく各処理ユニット
の機能を変更することができる。請求項２４〜２６記載
の発明によれば、重なりのある画像に関する情報であっ
ても生成画像情報に矛盾を生じることなく描画パイプラ
インを動作させることが可能となる。

【００５２】請求項２７〜３４記載の発明によれば、シ
クロナスメモリ等の高速メモリを使用して描画パイプラ
インを高速に動作させることができる。請求項３５記載
の発明によれば、フレームメモリにＶＲＡＭを用いても
高速に描画処理を行うことが可能であり、個々のメモリ
に固有のアクセスの遅延に影響されずに各手段での処理
を行うことができる。

【００５３】請求項３６記載の発明によれば、描画パイ
プラインの動作を止めることなく各処理ユニットの機能
を変更することができる。

【００５４】

【発明の実施の形態】以下に、本発明の実施の形態を、
各種実施例を例にとって説明する。

【００５５】

【実施例】図２は、本発明になる情報処理装置の第１実
施例のブロック構成図を示す。本実施例が適用される情
報処理システム１１は、三次元画像データをディスプレ
イ等の表示部１７に表示できるデータに変換して出力す
る。この情報処理システム１１は、三次元画像データを
供給して上位システムとして動作するホストコンピュー
タ１２、ホストコンピュータ１２から供給されるデータ
を処理し、描画しようとする画像のデータに展開する情
報処理装置１３、情報処理装置１３で展開された画像デ
ータを格納するフレームメモリ１４、情報処理装置１３
での処理プログラムや表示しようとする三次元画像デー
タ等が格納されるローカルメモリ１５、表示体表面に文
様をはり付けるためのテクスチャデータが格納されたテ
クスチャメモリ１６、及びフレームメモリ１４に格納さ
れた二次元の画像データを読み出して表示する表示部１
７より構成される。

【００５６】ホストコンピュータ１２は、三次元の画像
データを図形要素に分解し、幾何変換を行なった後、パ
ケット形式のデータとして情報処理装置１３に供給す
る。情報処理装置１３は、ホストコンピュータ１２から
供給される三次元の画像データに対して予め設定された
処理を実行し、描画しようとする画像データを作成して
フレームメモリ１４上に展開するもので、請求項中の第
１の情報処理手段に相当する。情報処理装置１３は、供
給された画像データを内部に予め設定された専用ハード
ウェアにより処理するグラフィック専用ハードウェア部
１８、請求項中の第２の情報処理手段に相当し、グラフ
ィック専用ハードウェア部１８と並列に動作してプログ
ラムに応じた処理を実行するマイクロプログラム（μ
Ｐ）実行部１９、グラフィック専用ハードウェア部１
８、マイクロプログラム実行部１９からの指示に応じて
フレームメモリ１４に対して画像データの書込み、読み
出しを制御するフレームメモリ制御部２０、ローカルメ
モリ１５に対してマイクロプログラム及び処理済みの画
像データの書き込み、読み出し制御を行なうローカルメ
モリ制御部２１、及びテクスチャメモリ１６に対してテ
クスチャデータの書き込み、読み出し制御を行なうテク
スチャメモリ制御部２２より構成される。

【００５７】フレームメモリ１４は、第３の情報記憶手
段に相当するＶＲＡＭ（ビデオ・ランダム・アクセス・
メモリ）等よりなり、Ｒ，Ｇ，Ｂの色データ及びα値を
各８ビットで格納する。ローカルメモリ１５は、第１の
情報記憶手段に相当するＳＤＲＡＭ等よりなり、マイク
ロプログラム、Ｒ，Ｇ，Ｂの色データ、ブレンディング
に関するα値、奥行に関するＺ値等の描画データやユー
ザデータを格納する。

【００５８】テクスチャメモリ１６は、第２の情報記憶
手段に相当するＳＤＲＡＭ，ＳＲＡＭ，ＰＲＯＭ等より
なり、Ｒ，Ｇ，Ｂの色データ、α値より構成されるテク
スチャデータを格納する。テクスチャメモリ１６では、
テクスチャデータのパターン毎にページ単位でデータが
管理されていており、ページ毎にデータを参照すればよ
いため、テクスチュアメモリ１６へのアクセスは高速で
行なえる。

【００５９】グラフィック専用ハードウェア部１８は、
三次元グラフィックス描画を行なう為の専用のハードウ
ェア部で、三次元グラフィックスを構成する図形（ポリ
ゴン）の内部を構成する各ピクセルを補間する処理を行
なう線形補間演算（ＤＤＡ）部２３、線形補間演算部２
３で補間された部分の文様を設定する処理をテクスチャ
メモリ１６内のデータに基づいて実行するテクスチャ処
理部２４、画素単位のデータをもとにその画素を描画す
べきか否かの判定を行う描画条件判定部２５、及び描画
する画素の色値とその画素の下にすでに描画されている
画素の色値との混ぜ合わせを行なうブレンダ部２６より
構成され、必要なパラメータを設定して起動をかけるこ
とによりマイクロプログラム実行部１９とは独立して処
理が行われる。

【００６０】線形補間演算部２３には補間の開始点のピ
クセルの座標（Ｘ，Ｙ，Ｚ）、色（Ｒ，Ｇ，Ｂ，α）、
テクスチャ座標（Ｓ，Ｔ，Ｑ）、デプスキュー値
（Ｄ）、補間の開始点への各値の増分値（ΔＸ，ΔＹ，
ΔＺ，ΔＲ，ΔＧ，ΔＢ，ΔＡ，ΔＳ，ΔＴ，ΔＱ，Δ
Ｄ）及び補間演算の回数が与えられる。線形補間演算部
２３は、設定された補間演算回数だけ初期値に増分値を
加算し、補間値として出力する。

【００６１】マイクロプログラム実行部１９は、ホスト
コンピュータ１２から供給されるパケット形式のデータ
の解析処理を行なうと共に、情報処理装置１３と接続さ
れるフレームメモリ１４、ローカルメモリ１５及びテク
スチャメモリ１６に対するアクセス制御を行なうホスト
インタフェース（Ｉ／Ｆ）部２７、情報処理装置１３全
体をローカルメモリ１５に格納されたプログラムに従っ
て制御する実行制御部２８、請求項中、処理情報記憶手
段に対応し、実行制御部２８により解釈・実行される命
令ブロックを一時格納する命令キャッシュ２９、請求項
中、第１の演算部に対応し、実行制御部２８からの命令
に従って各種演算を実行する主演算部３０、実行制御部
２８からの命令に従って主演算部３０と並列に各種演算
を実行する副演算部３１、請求項中、共有記憶手段に対
応し、主演算部３０及び副演算部３１に対して並列にデ
ータの読み出し、書き込み可能な共有レジスタ３２、及
び共有メモリ３３より構成される。

【００６２】ホストインタフェース部２７は、描画しよ
うとするポリゴンのデータを一時的に格納するバッファ
（図示せず）を有し、データはホストインタフェース部
２７から順次読み込まれる。主演算部３０はプログラム
実行制御機能を有し、副演算部３１はグラフィック専用
ハードウェア部１８を制御する機能を有する。又、主副
演算部３０，３１は並列命令コードによって同期して動
作する構成とされている。

【００６３】マイクロプログラム実行部１９は、処理を
マイクロプログラムにより制御するため、基本的な命令
を組み合わせることにより各種処理に対応するＲＩＳＣ
型命令セットに対応する構成とされている。フレームメ
モリ制御部２０はフレームメモリ１４、グラフィック専
用ハードウェア部１８及びマイクロプログラム実行部１
９のメインバスと接続されていて、グラフィック専用ハ
ードウェア部１８及びマイクロプログラム実行部１９か
らの要求に応じてグラフィック専用ハードウェア部１
８、マイクロプログラム実行部１９からフレームメモリ
１４への画像データの書き込み、フレームメモリ１４か
らグラフィック専用ハードウェア部１８及びマイクロプ
ログラム実行部１９への画像データの読み出しを制御す
る。

【００６４】フレームメモリ制御部２０は、三次元画像
描画時にはフレームメモリ１４へのアクセスを書き込み
専用とし、フレームメモリ１４へのアクセス速度を向上
させている。ローカルメモリ制御部２１は、ローカルメ
モリ１５、グラフィック専用ハードウェア部１８及びマ
イクロプログラム実行部１９と接続されていて、グラフ
ィック専用ハードウェア部１８、マイクロプログラム実
行部１９からローカルメモリ１５へのμプログラム、色
データ（Ｒ，Ｇ，Ｂ，α）、Ｚ値、ウィンドウＩＤ等の
各種データの書き込みやローカルメモリ１５からグラフ
ィック専用ハードウェア部１８及びマイクロプログラム
実行部１９への各種データの読み出しを制御する。

【００６５】ローカルメモリ制御部２１は、三次元画像
描画時にはローカルメモリに色系データ（Ｒ，Ｇ，Ｂ，
α）の他に（Ｚ，Ｓ，Ｔ，Ｑ，Ｄ）等のテクスチャ系の
データをコピーさせる。このため、フレームメモリ１４
へのテクスチャ系データの記憶が不要となり、フレーム
メモリ１４へのアクセス速度を向上させることができ、
処理の高速化が実現されている。

【００６６】テクスチャメモリ制御部２２はテクスチャ
メモリ１６、グラフィック専用ハードウェア部１８及び
マイクロプログラム実行部１９と接続され、グラフィッ
ク専用ハードウェア部１８及びマイクロプログラム実行
部１９からの要求によりテクスチャメモリ１６からグラ
フィック専用ハードウェア部１８及びマイクロプログラ
ム実行部１９へのテクスチャデータの読み出しを制御す
ると共にマイクロプログラム実行部１９からの要求によ
りマイクロプログラム実行部１９からテクスチャメモリ
２２へのテクスチャデータの書き込みを制御する。

【００６７】フレームメモリ制御部２０、ローカルメモ
リ制御部２１、テクスチャメモリ制御部２２によりグラ
フィック専用ハードウェア部１８、マイクロプログラム
実行部１９から夫々フレームメモリ１４、ローカルメモ
リ１５、テクスチャメモリ１６にアクセスできるため、
メモリへのアクセスの競合が生じず、処理にデータの待
ち時間が生じないため、効率的にデータ処理が行なえ
る。

【００６８】実行制御部２８は４ステージパイプライン
によって命令フェッチ（Ｆ）、命令解釈（Ｄ）、データ
読み込み（Ｒ）、演算実行・データ格納（Ｅ）の順で実
行を制御する。実行制御部２８は主演算部３０、副演算
部３１、グラフィック専用ハードウェア部１７の処理を
制御する３フィールド命令系統を有し、夫々に処理の制
御が行なえる構成とされている。

【００６９】表示部１８はフレームメモリ１４に格納さ
れた色系データ（Ｒ，Ｇ，Ｂ，α）に基づいて画像を表
示する。図３は、第１実施例における情報処理時の全体
的な流れを示す動作フローチャートを示す。

【００７０】本実施例の情報処理装置１３では情報処理
を行なう際にはまず、初期化を行なう（ステップＳ１−
１）。次に、未処理パケットの有無が判断され、未処理
パケットが有れば、パケットに対応したテーブル処理を
実行する（ステップＳ１−２，Ｓ１−３）。

【００７１】パケットに対応したパケット処理が終了す
ると次の未処理パケットに対してパケットに対応したデ
ータ処理を実行する（ステップＳ１−４，Ｓ１−２，Ｓ
１−３）。また、未処理パケットが無い場合には次のパ
ケットが供給されるまで待機する（ステップＳ１−
２）。

【００７２】以上のように本実施例の情報処理装置１３
はホストコンピュータ１２から処理データをパケット形
式で受け取り、パケット毎に処理を実行する。次に具体
的なデータ処理三次元グラフィックス情報の描画処理に
ついて説明する。

【００７３】図４は、第１実施例におけるラスタライズ
処理時のマイクロプログラム実行部１９の動作フローチ
ャートを示す。マイクロプログラム実行部１９ではま
ず、ホストインタフェース部２７より画像の描画に必要
となるポリゴンの頂点の座標（Ｘ，Ｙ，Ｚ）色値（Ｒ，
Ｇ，Ｂ，α）、テクスチャ座標（Ｓ，Ｔ，Ｑ）、デプス
キュー値（Ｄ）よりなる初期値（Ｘ，Ｙ，Ｚ，Ｒ，Ｇ，
Ｂ，α，Ｄ，Ｓ，Ｔ，Ｑ）頂点間における各値の増分値
（ｄＸ，ｄＹ，ｄＺ，ｄＲ，ｄＧ，ｄＢ，ｄα，ｄＤ，
ｄＳ，ｄＴ，ｄＱ）を読み込む（ステップＳ２−１）。

【００７４】次にポリゴンの頂点間の辺を構成する端点
を算出する（ステップＳ２−２）。このとき、後述する
ようにポリゴンの辺と画素とは必ずしも一致しないた
め、ポリゴンが正確に描画されるように端点の補正計算
が実行される。次にグラフィック専用ハードウェア部１
８からの一つの端点に対する補間処理が終了したことを
示す補間処理終了通知の有無を判断する（ステップＳ２
−３）。

【００７５】ここで、マイクロプログラム実行部１９は
グラフィック専用ハードウェア部１８から補間処理終了
通知が供給されると、グラフィック専用ハードウェア部
１８の線形補間処理を実行する専用ハードウェアである
ＤＤＡ部２３にステップＳ１−２で既に計算した端点の
（Ｘ，Ｙ，Ｚ，Ｒ，Ｇ，Ｂ，α，Ｄ，Ｓ，Ｔ，Ｑ）値を
供給する（ステップＳ２−４）。

【００７６】このとき、マイクロプログラム実行部１９
はグラフィック専用ハードウェア部１８より補間処理終
了通知が供給されない、つまり、グラフィック専用ハー
ドウェア部１８のＤＤＡ部２３での補間処理が終了して
いない間は次の処理を行なわず、待機状態となる（ステ
ップＳ２−５）。

【００７７】上記ステップＳ２−２〜Ｓ２−５の処理を
繰り返し、一つのポリゴンが形成されるまで実行する
（ステップＳ２−６）。図５は、第１実施例におけるラ
スタライズ処理時のグラフィック処理専用ハードウェア
部１８のＤＤＡ部２３動作フローチャートを示す。

【００７８】グラフィック専用ハードウェア部１８はま
ず、マイクロプログラム実行部１９から補正計算された
端点の（Ｘ，Ｙ，Ｚ，Ｒ，Ｇ，Ｂ，α，Ｄ，Ｓ，Ｔ，
Ｑ）値及び一ラインの補間に必要な補間処理回数ｎ、隣
接する画素間の（Ｘ，Ｙ，Ｚ，Ｒ，Ｇ，Ｂ，α，Ｄ，
Ｓ，Ｔ，Ｑ）値の増分値（ｄＸ，ｄＹ，ｄＺ，ｄＲ，ｄ
Ｇ，ｄＢ，ｄα，ｄＤ，ｄＳ，ｄＴ，ｄＱ）を読み込む
（ステップＳ３−１）。

【００７９】次にグラフィック専用ハードウェア部１８
での読み込んだ補間処理回数ｎをグラフィック専用ハー
ドウェア部１８に内蔵されたリピートカウンタ（ＲＣ）
にセットする（ステップＳ３−２）。次にグラフィック
専用ハードウェア部１８はマイクロプログラム実行部１
９から読み込まれた端点の（Ｘ₀ ，Ｙ₀ ，Ｚ₀ ，Ｒ₀ ，
Ｇ₀ ，Ｂ₀ ，α₀ ，Ｄ₀ ，Ｓ ₀ ，Ｔ₀ ，Ｑ₀ ）値をＤＤ
Ａ部２３での初回のデータとしてテクスチャ処理部２４
に供給する（ステップ（Ｓ３−３）。

【００８０】次に、グラフィック専用ハードウェア部１
８のＤＤＡ部２３では初回の値（Ｘ ₀ ，Ｙ₀ ，Ｚ₀ ，Ｒ
₀ ，Ｇ₀ ，Ｂ₀ ，α₀ ，Ｄ₀ ，Ｓ₀ ，Ｔ₀ ，Ｑ₀ ）にス
テップＳ２−１で読み込んだ増分値（ｄＸ（＝１），ｄ
Ｙ（＝０），ｄＺ，ｄＲ，ｄＧ，ｄＢ，ｄα，ｄＤ，ｄ
Ｓ，ｄＴ，ｄＱ）を加算した値（Ｘ₀ ＋１，Ｙ₀ ，Ｚ ₀
＋ｄＺ，Ｒ₀ ＋ｄＲ，Ｇ₀ ＋ｄＧ，Ｂ₀ ＋ｄＢ，α₀ ＋
ｄα，Ｄ₀ ＋ｄＤ，Ｓ ₀ ＋ｄＳ，Ｔ₀ ＋ｄＴ，Ｑ₀ ＋ｄ
Ｑ）を今回の画素の値とする（ステップＳ３−４）。

【００８１】次に今回求めた画素の値（Ｘ₀ ＋１，
Ｙ₀ ，Ｚ₀ ＋ｄＺ，Ｒ₀ ＋ｄＲ，Ｇ₀ ＋ｄＧ，Ｂ₀ ＋ｄ
Ｂ，α₀ ＋ｄα，Ｄ₀ ＋ｄＤ，Ｓ₀ ＋ｄＳ，Ｔ₀ ＋ｄ
Ｔ，Ｑ₀ ＋ｄＱ）をテクスチャ処理部２４に供給し、リ
ピートカウンタＲＣを起動して、セトされた補間処理回
数ｎから１を減算し、補間処理回数を（ｎ−１）とする
（ステップ（Ｓ３−５）。

【００８２】次にグラフィック専用ハードウェア部１８
は前回の画素値（Ｘｎ_-1，Ｙｎ_-1，Ｚｎ_-1，Ｒｎ_-1，Ｇ
ｎ_-1，Ｂｎ_-1，αｎ_-1，Ｄｎ_-1，Ｓｎ_-1，Ｔｎ_-1，Ｑｎ
_-1）に増分値（１，０，ｄＺ，ｄＲ，ｄＧ，ｄＢ，ｄ
α，ｄＤ，ｄＳ，ｄＴ，ｄＱ）を加算し、今回の画素値
とし、テクスチャ処理部２４に供給し、補間処理回数か
ら１を減算する（ステップＳ３−６）。

【００８３】上記ステップＳ３−５，Ｓ３−６をリピー
トカウンタＲＣの値が‘０’となるまで繰り返し、リピ
ートカウンタＲＣの値が‘０’となった時点で補間処理
終了通知をマイクロプログラム実行部１９に通知する
（ステップＳ３−７，Ｓ３−８）。以上のように端点か
ら所定の補間処理を設定回数分繰り返すだけでポリゴン
内部のデータの補間が実行できる。このため、補間のた
めの処理が単純化され、簡単なパイプライン処理で実現
できる。

【００８４】図６乃至図９は、夫々第１実施例における
ラスタライズ処理時の動作説明図を示す。図６は三角形
ポリゴン描画時に与えられるデータと処理手順を説明す
るための図を示す。三角形のポリゴンを描画時には図６
に示すように２つの頂点ｓ，ａの画素値（ｘｓ，ｙｓ，
ｒｓ，ｇｓ，ｂｓ，αｓ，ｚｓ，ｓｓ，ｔｓ，ｑｓ）、
（ｘａ，ｙａ，ｒａ，ｇａ，ｂａ，ｚａ，ｓａ，ｔａ，
ｑａ）及び頂点ｓから頂点ａに向う矢印Ａ方向の増分値
（ｄｘＤｖ，ｄｒＤｖ，ｄｇＤｖ，ｄαＤｖ，ｄｚＤ
ｖ，ｄｓＤｖ，ｄｔＤｖ，ｄｑＤｖ）、頂点ａから残り
の頂点ｂに向う矢印Ｂ方向の増分値（ｄｘＤｖ₂ ，ｄｒ
Ｄｖ₂ ，ｄｇＤｖ₂ ，ｄｂＤｖ₂ ，ｄｚＤｖ₂ ，ｄｓＤ
ｖ₂ ，ｄｔＤｖ₂ ，ｄｑＤｖ₂ ）及び、頂点ｓ，ａの画
素と矢印Ａ方向の増分値から決まる端点から矢印Ｃ方向
（矢印ｙ方向）に向う値の増分値（ｄｘＤｕ，ｄｒＤ
ｕ，ｄｇＤｕ，ｄｂＤｕ，ｄａＤｕ，ｄｚＤｕ，ｄｓＤ
ｕ，ｄｔＤｕ，ｄｑＤｕ）が与えられ、これらの値に基
づいて画素を補間することにより描画される。

【００８５】まず、マイクロプログラム実行部１９によ
り頂点ｓの画素値とその増分値から頂点ｓから頂点ａへ
（矢印Ａ方向）の端点が算出され、一端点の算出毎にグ
ラフィック専用ハードウェア部１８のＤＤＡ部２３によ
りマイクロプログラム実行部１９で算出された一端点の
画素値と矢印Ｃ方向の増分値よりポリゴン内部の画素値
が求められる。

【００８６】また、マイクロプログラム実行部１９は頂
点Ｓから頂点ａまでの満点の算出を行なった後は頂点ａ
の画素値と矢印Ｂ方向の増分値とより頂点ａから頂点ｂ
までの端点を算出し、一端点算出毎にグラフィック専用
ハードウェア部１８のＤＤＡ部２３により端点の画素値
と矢印Ｃ方向の増分値とより補間処理が実行されたポリ
ゴン内部の画素値が求められる。

【００８７】図７は端点計算処理と補間処理の動作説明
図を示す。図７に実線で示すような座標に対応した辺の
描画が要求されたとすると、頂点のデータと画素のデー
タとが一致しない。このようなときは辺の内部の画素が
描画されるように補正が必要となる。

【００８８】このような補正の計算はマイクロプログラ
ム実行部１９で端点の計算の際に実行される。端点の計
算式を以下に示す。なお、頂点ｓのＸ座標（Ｓｘ）を含
む、画素の座標Ｘａ，Ｘｖｂを求める。

【００８９】ｘａ（０）＝ｘｓ ｘｂ（０）＝ｘｅ このとき、Ｘａ（０），Ｘｂ（０）はポリゴンの外部に
位置するため描画しないものとする。頂点ｓの次の端点
の値は次のように求められる。

【００９０】まず、ｙ座標は ｙｓ（ｎ）＝ｙｓ（ｎ−１）＋１ とされ、画素の存在する位置の値となるように順次増加
される。また、Ｘ座標終端値はＸ座標の増加分に応じて ｘｂ（ｎ）＝ｘｂ（ｎ−１）＋ｄｘｅＤｖ で求められ、開始点のＸ座標は増分が順次加算され、 ｘａ（ｎ）＝ｘａ（ｎ−１）＋ｄｘＤｖ 以下他の値も同様に増分値が順次加算され、 ｒａ（ｎ）＝ｒａ（ｎ−１）＋ｄｒＤｖ ｇａ（ｎ）＝ｇａ（ｎ−１）＋ｄｇＤｖ ｂａ（ｎ）＝ｂａ（ｎ−１）＋ｄｂＤｖ ａａ（ｎ）＝ａａ（ｎ−１）＋ｄａＤｖ ｚａ（ｎ）＝ｚａ（ｎ−１）＋ｄｚＤｖ ｓａ（ｎ）＝ｓａ（ｎ−１）＋ｄｓＤｖ ｔａ（ｎ）＝ｔａ（ｎ−１）＋ｄｔＤｖ ｑａ（ｎ）＝ｑａ（ｎ−１）＋ｄｑＤｖ で求まる。

【００９１】また、上記計算式で計算された補正端点の
値に基づいて以下の式に従って補間される画素の値が算
出される。まず、端点の値（初期値）は ｘｕ（ｎ）（０）＝ｘａ（ｎ） ｒｕ（ｎ）（０）＝ｒａ（ｎ） ｇｕ（ｎ）（０）＝ｇａ（ｎ） ｂｕ（ｎ）（０）＝ｂａ（ｎ） ａｕ（ｎ）（０）＝ａａ（ｎ） ｚｕ（ｎ）（０）＝ｚａ（ｎ） ｓｕ（ｎ）（０）＝ｓａ（ｎ） ｔｕ（ｎ）（０）＝ｔａ（ｎ） ｑｕ（ｎ）（０）＝ｑａ（ｎ） で求められる。初期値に続く、補間点の値は ｘｕ（ｎ）（ｍ）＝ｘａ（ｎ）（ｍ−１）＋１ ｒｕ（ｎ）（ｍ）＝ｒａ（ｎ）（ｍ−１）＋ｄｕＤｒ ｇｕ（ｎ）（ｍ）＝ｇａ（ｎ）（ｍ−１）＋ｄｕＤｇ ｂｕ（ｎ）（ｍ）＝ｂａ（ｎ）（ｍ−１）＋ｄｕＤｂ ａｕ（ｎ）（ｍ）＝ａａ（ｎ）（ｍ−１）＋ｄｕＤａ ｚｕ（ｎ）（ｍ）＝ｚａ（ｎ）（ｍ−１）＋ＤｕＤｚ ｓｕ（ｎ）（ｍ）＝ｓａ（ｎ）（ｍ−１）＋ｄｕＤｓ ｔｕ（ｎ）（ｍ）＝ｔａ（ｎ）（ｍ−１）＋ｄｕＤｔ ｑｕ（ｎ）（ｍ）＝ｑａ（ｎ）（ｍ−１）＋ｄｕＤｑ により求められる。なお、このとき、ｘｕ（ｎ）（ｍ）
＜ｘｂ（ｎ）の画素が描画される。

【００９２】図８にラスタライシング処理時のＤＤＡ処
理のタイミングチャートを示す。マイクロプログラム実
行部１９により時間Ｔ₀ で最初端点の補正計算が実施さ
れると、計算が終了した時刻ｔ₀ で最初の端点の画素値
がグラフイック専用ハードウェア部１８に供給され、マ
イクロプログラム実行部１９から供給された端点の画素
値に基づいて時刻ｔ₀ からの時間Ｔ₁ ’で補間する画素
値が算出される。マイクロプログラム実行部１９はグラ
フィック専用ハードウェア部１８に最初の端点の画素値
を供給した後は時刻ｔ₀ から次の端点の補正計算を実施
する。このとき、マイクロプログラム実行部１９は時刻
ｔ₁ で計算を終了したとするとマイクロプログラム実行
部１９はグラフィック専用ハードウェア１８の補間処理
が終了するまで待機し、グラフィック専用ハードウェア
部１８の処理が終了し、補間処理終了通知が供給される
時刻ｔ₂ で時刻ｔ₀ 〜ｔ₁ の時間Ｔ₁ で算出しておいた
端点の画素値をグラフィック専用ハードウェア部１８に
供給する。

【００９３】以下、同様にマイクロプログラム実行部１
９で前回算出された端点の画素値に基づいてグラフィッ
ク専用ハードウェア部１８で補間する画素値が算出され
る間に次回の処理でグラフィック専用ハードウェア部１
８で用いられる端点の画素値がマイクロプログラム実行
部１９で算出される。

【００９４】図９は、第１実施例のデータフローを示す
図である。ホストコンピュータ１２からの幾何変換され
ただけのパケット形式のデータがホストＩ／Ｆ部２７で
パケット解析処理され、マイクロプログラム実行部１９
で端点の補正計算が行なわれつつ、ＤＤＡ部２３で補正
端点が算出され、補間計算が実行される。

【００９５】補間された画素データはパイプライン処理
によりテクスチャ処理部２４でテクスチャデータにより
テクスチャ処理が実行され、描画条件判定部２５でＺ値
比較処理等の描画条件判定が行なわれた後、ブレンダ部
２６で色計算論理演算等が実行される処理されたすべて
の画素値（Ｘ，Ｙ，Ｚ，Ｒ，Ｇ，Ｂ，α，Ｄ，Ｓ，Ｔ，
Ｑ）はローカルメモリ１５に格納され、画素値のうち色
系のデータ（Ｒ，Ｇ，Ｂ，α）のみがフレームメモリ１
４の座標（Ｘ，Ｙ）に応じた格納部分に格納される。

【００９６】このように、マイクロプログラム実行部１
９とグラフック専用ハードウェア部１８を並列に動作さ
せつつ、端点算出と補間処理とを行なうことにより画像
の描画を効率的に実行できる。なお、本実施例ではマイ
クロプログラム実行部１９は端点の補正計算を実行する
例を示したが、これに限ることはなく、ローカルメモリ
１５に記憶するμプログラムにより音声等のデータの処
理も行なえ、マルチメディアへの対応を容易に行なえ
る。

【００９７】図１０は、第１実施例における主副演算部
の共有レジスタへのアクセス動作フローチャートを示
す。共有レジスタ３２へのアクセス制御ではアクセス要
求が発生すると書き込み要求か、読み出し要求かを判断
する（ステップＳ４−１，Ｓ４−２）。

【００９８】書き込み要求発生時に主・副演算部３０，
３１から同時に要求が発生した場合には主演算部２９か
らのデータを共有レジスタ３２に書き込み、副演算部３
１からのデータは無視する（ステップＳ４−３，Ｓ４−
４）。また、主演算部３０からのみ書き込み要求があっ
た場合には主演算部３０からのデータが、副演算部３１
からの書き込み要求があった場合には副演算部３１から
のデータが共有レジスタ３２に書込まれる（ステップＳ
４−５，Ｓ４−４，Ｓ４−６）。

【００９９】読み出し要求発生時には主・副演算部３
０，３１から同時に要求が発生した場合には主・副演算
部３０，３１両方に共有レジスタ３２に書込まれたデー
タを同時に供給し、どちらか一方から要求が発生した場
合には要求のあった方に共有レジスタ３２のデータが供
給される（ステップＳ４−７，Ｓ４−１１）。

【０１００】図１１は、第１実施例の共有メモリ３２を
説明するための図を示す。図１１（Ａ）は共有メモリ３
３の構成図、図１１（Ｂ）は共有メモリ３３のデータの
分配を示す図、図１１（Ｃ）は共有メモリ３３のリード
タイミング、図１１（Ｄ）は共有メモリのライトタイミ
ングを示す。

【０１０１】共有メモリ３３はメインバスＭＢに接続さ
れ、メインバスＭＳを介して処理されるデータの書き込
みを行なうメインバス系メモリ部３３ａ、サブバスＳＢ
に接続され、サブバスＳＢを介して処理されるデータの
書き込みを行なうサブバス系メモリ部３３ｂより構成さ
れる。

【０１０２】メインバス系メモリ部３３ａ、サブバス系
メモリ部３３ｂは例えば４０ビット１２８ワードで構成
されるメモリ３３ａ−１，３３ｂ−１、メモリ３３ａ−
１へのアクセスを制御するアドレスデコーダ３３ａ−
２，３３ｂ−２、アドレスデコーダ３３ａ−２，３３ｂ
−２からの制御信号に応じてメモリ３３ａ−１又はメモ
リ３３ｂ−１から読み出されたデータを切換え出力する
ゲート部３３ａ−３，３３ｂ−３より構成される。

【０１０３】アドレスデコーダ３３ａ−２，３３ｂ−２
にはメインバスＭＢ及びサブバスＳＢからアクチュエー
タが供給される。また、アドレスデコーダ３３ａ−２に
はメインバス系の書込み制御信号ＷＥＡが、アドレスデ
コーダ３３ｂ−２にはサブバス系の書込み制御信号ＷＥ
Ｂが供給され、アドレスデコーダ３３ａ−１はメインバ
スＭＢからのデータの書き込みのみを制御し、アドレス
デコーダ３３ｂ−１はサブバスＳＢからのデータの書き
込みのみを制御する構成とされている。

【０１０４】例えば、アドレス００Ｈ〜ＦＦＨ（１６進
表示）を共有メモリ３３の全アドレスとして設定したと
すると図１１（Ｂ）に示すようにメモリ３３ｂ−１には
００Ｈ〜７ＦＨが割り振られ、メモリ３３ａ−１にはア
ドレス８０Ｈ〜ＦＦＨが割り振られ、メモリ３３ａ−１
にはメインバスＭＢから書込みデータが供給され、メモ
リ３３ｂ−１にはサブバスＳＢから書込みデータが供給
され、読み出しデータはゲート３３ａ−３，３３ｂ−３
を介してメインバスＭＢ、及びサブバスＳＢに供給され
る。

【０１０５】このとき、データの書き込み、読み出しの
タイミングは図１１（Ｃ），（Ｄ）に示すタイミングで
行なわれる。ゲート３３ａ−３，３３ｂ−３はアドレス
デコーダ３３ａ−２，３３ｂ−２から出力切換信号を供
給される。アドレスデコーダ３３ａ−２，３３ｂ−２は
アドレスが自分が管理しているアドレス以外のときには
他のメモリの出力データを出力するようにゲート３３ａ
−３，３３ｂ−３を制御する。

【０１０６】以上により、メモリ３３ａにはメインバス
ＭＢ系からのみ書込みが可能な構成とされ、メモリ３３
ｂにはサブバスＳＢ系からのみ書込みが可能な構成と
し、メモリ３３ａ，３３ｂからのデータの読み出しはメ
インバスＭＢ、サブバスＳＢの両方から同時に読み出し
可能な構成とすることができる。

【０１０７】このため、メインバスＭＢからのデータの
書き込みとサブバスＳＢからのデータの書き込みとが競
合し合うことがなくデータを書き込めると共に、読み出
しもメモリ３３ａ，３３ｂから同時に行なえるため、メ
モリ３３ａ，３３ｂへのアクセスの競合がなくなり、主
演算部３０及び副演算部３１でのデータの処理を効率よ
く行なえる。

【０１０８】共有メモリ３３は、データの読み出し時に
は主副演算部３０，３１のいずれに対応する領域に対し
てもアクセス可能で、主演算部３０で演算されたデータ
を副演算部３１、副演算部３１で演算されたデータを主
演算部３０に供給することができる。

【０１０９】このため、データを主演算部３０と副演算
部３１とで共有しつつ、データの処理が行なえるため、
効率的なデータ処理が行なえる。図１２は、第１実施例
におけるプログラム実行時のマイクロプログラム実行部
１９の動作フローチャートを示す。

【０１１０】マイクロプログラム実行時部１９ではま
ず、プログラムカウンタＰＣがリセットされる（ステッ
プＳ５−１）。次に命令キャッシュ２９に命令があれば
命令キャッシュ２９無いの命令を実行し、ＰＣを更新す
る（ステップＳ５−２〜Ｓ５−４）。

【０１１１】また、命令キャッシュ２９に命令がなくな
るとパイプラインを停止して待機させ、ローカルメモリ
１５から命令を読み込む（ステップＳ５−５）。以上命
令キャッシュ２９にプログラムを保持することにより、
一命令毎にローカルメモリ１５にアクセスして、プログ
ラムを読み出す必要がなくなり、したがって、プログラ
ム実行時にμプログラムの読み出しとグラフィック専用
ハードウェア部１８からローカルメモリ１５へのアクセ
スとが競合してしまうことがなく、データの処理を効率
よく実行できる。

【０１１２】図１３は、第１実施例の実行制御部２８の
構成図を示す。実行制御部２８は実行制御手段に相当
し、第１の実行制御手段に相当する主演算制御部２８−
１、第２の実行制御手段に相当する副演算制御部２８−
２、第３の実行制御手段に相当するグラフィック専用ハ
ードウェア制御部２８−３、命令キャッシュ２９からの
命令のフェッチを制御するフェッチ制御部２８−４、グ
ラフィック専用ハードウェア制御部２８−３の動作を制
御するパイプライン制御部２８−５より構成される。

【０１１３】主演算部２８−１、副演算部２８−２は情
報の流れを制御する制御パイプライン部２８−１１，，
２８−２１、命令キャッシュ２９からの命令コードをデ
コードするデコード部２８−１２，２８−２２、データ
の流れを制御するデータパイプライン２８−１２，２８
−２２、共有レジスタ３２、共有メモリ３３へのアクセ
スを制御するデータアクセス制御部２８−１３，２８−
２３、データアドレスを生成するデータアクチュエータ
生成部２８−１４，２８−２４、データアドレス生成部
２８−１５，２８−２５で生成されたデータアドレスに
応じてアクセス競合を制御するためのパイプライン停止
要求信号を生成するアクセス競合制御部２８−１６，２
８−２６、命令コードに応じた演算制御を行なう演算制
御部２８−１７，２８−２７、拡張演算時のデータの流
れを制御する拡張演算制御部２８−１８，２８−２８よ
り構成される。また、グラフィック専用ハードウェア制
御部２８−３は制御パイプライン２８−３１より構成さ
れる。

【０１１４】主演算制御部２８−１、副演算制御部２８
−２、グラフィック専用ハードウェア制御部２８−３は
パイプライン制御部２８−５からの信号に応じて命令、
及びデータの流れを全体として動作が同期して行なわれ
るように制御する。パイプライン制御部２８−５はフェ
ッチ制御部２８−４、アクセス競合制御部２８−１６，
２８−２６、拡張演算制御部２８−１８，２８−２８か
ら発生するパイプライン停止要求（パイプライン延長要
求）に対して、各部からの要求を調停し、全ての延長要
求が解除されるまで、制御パイプライン部２８−１１に
ラッチ制御信号を供給し、パイプラインを停止させる。

【０１１５】フェッチ制御部２８−４より発生する停止
要求は、必要とするプログラムがキャッシュメモリ上に
無く、外部メモリから読みだし操作が起動された（いわ
ゆるキャッシュミスビット）時に発生する。アクセス競
合制御部２８−１６，２８−２６より発生する停止要求
は、外部メモリに対するアクセスを実行する際の時間延
長時、またはＲ及びＥステージで同時にメモリ読み出し
と書き込みが起きた場合に発生する。

【０１１６】拡張演算制御部２８−１８，２８−２８よ
り発生する停止要求は、条件付きロード命令やストア命
令、乗算命令のように、１サイクルで実行を終了出来な
い命令が実行された場合に発生する。

【０１１７】図１４にパイプライン制御部２８−５の動
作説明図を示す。図１４は図１３に示したブロック図の
一部を機能でロックに分けたもので、図１３のフェッチ
制御部２８−４がフェッチステージ２８ａ、デコード部
２８−１４，２８−２４、データアドレス生成部２８−
１５，２８−２５がデコードステージ２８ｂ、アクセス
競合制御部２８−１６，１８−２６、データアクセス制
御部２８−１３，２８−２３がリードステージ２８ｃ、
演算制御部２８−１７，２８−２７、拡張演算制御部２
８−１８，２８−２８、主演算部３０、副演算部３１が
実行ステージ２８ｄ、制御パイプライン２８−１１が各
ステージ２８ａ，２８ｂ，２８ｃ，２８ｄ間に設けられ
た制御パイプライン２８ｅ，２８ｆ，２８ｇ，２８ｈに
相当する。

【０１１８】フェッチステージ２８ａはＰＣ（プログラ
ムカウンタ）で示されるアドレスから１命令を読み出
す。デコードステージ２８ｂは命令解決及びデータアク
セス用アドレス生成の実行を行なう。

【０１１９】リードステージ２８ｃはレジスタ，メモリ
等よりデータを読み出す。実行ステージ２８ｄは演算及
びレジスタ、メモリ等へのデータの書き込みを行なう。
フェッチステージ２８ａとデコードステージ２８ｂとの
間にはトランスペアレントラッチよりなる制御パイプラ
イン２８ｅ、及びＤフリップフロップよりなる制御パイ
プライン２８ｆが配置され、フェッチステージ２８ａで
フェッチされた命令をパイプライン制御部２８−５から
のラッチ制御信号（Latch ＥＮ) によりラッチすると共
にパイプライン制御部２８−５からのパイプライン停止
要求（Pipe-Line Stop) に応じてデコードステージ２８
ｂへ供給される命令を前の状態に保持させる。

【０１２０】デコードステージ２８ｂとリートステージ
２８ｃとの間及びリードステージ２８ｃと実行ステージ
２８ｄとの間にはＤフリップフロップよりなる制御パイ
プライン２８ｆ，２８ｈが配置され、パイプライン制御
部２８−５からのパイプライン停止要求（Pipe-Line St
op) に応じてリードステージ２８ｃ、実行ステージ２８
ｄに供給される命令を前の状態に保持する。

【０１２１】図１５は実行制御部２８の状態遷移図であ
り、図１６乃至図１９は実行制御部２８の動作説明図で
ある。図１５においてＳ０〜Ｓ５は異なる機能を示し、
（０，０），（０，１）（１，０），（１，１）は
（Ｐ，Ｑ）のＰが０又は１，Ｑが０又は１の状態である
ことを示しており、Ｐが０であればキャッシュミスは発
生していない状態、１であればキャッシュミスが発生し
た状態を示し、Ｑが０であればイベントが発生していな
い状態、１であればイベントが発生した状態を示す。ま
た、ＡＳはラッチ制御信号（Latch ＥＮ) がアサートさ
れた状態を示す。

【０１２２】状態ＳＤは（Ｐ，Ｑ）＝（０，０）の状
態、状態Ｓ１は（Ｐ，Ｑ）＝（０，０）→（０，１）の
状態、状態Ｓ２は（Ｐ，Ｑ）＝（０，１）→（１，１）
の状態、状態Ｓ３は（Ｐ，Ｑ）＝（１，１）→（１，
０）の状態、状態Ｓ４は（Ｐ，Ｑ）＝（０，０）→
（１，１）の状態、状態Ｓ５は（Ｐ，Ｑ）＝（１，１）
→（０，１）の状態を示す。

【０１２３】図１６（Ａ）はキャッシュミス以外の延長
要求のみが発生した場合、つまり、（Ｐ，Ｑ）＝（０，
１）の状態に遷移した場合（状態Ｓ０→Ｓ１）を示し、
この場合、反転ラッチ制御信号（反転Latch ＥＮ) がロ
ーレベルとなり、制御パイプライン２８ｅを停止させＡ
Ｓ状態とすると共に反転パイプライン停止要求（反転Pi
pe-Line Stop) をローレベルとなり、制御パイプライン
２８ｆ，２８ｇ，２８ｈを停止させる。

【０１２４】図１６（Ｂ）はキャッシュミス発生による
延長要求がある場合、つまり、（Ｐ，Ｑ）＝（１，０）
の状態に遷移する場合を示し、この場合、反転パイプラ
イン停止要求（反転Pipe-Line Stop) がローレベルとな
り制御パイプライン２８ｆ，２８ｇ，２８ｈを停止させ
る。

【０１２５】図１７（Ａ）にキャッシュミス発生の１サ
イクル前に他の延長要求があり後に、キャッシュミスが
解除された場合、つまり、（Ｐ，Ｑ）＝（０，１）→
（１，１）→（０，１）状態Ｓ１→Ｓ２→Ｓ１の遷移を
行なう場合を示し、この場合、状態Ｓ１と同じ状態を保
持する。つまり、反転パイプライン停止要求（反転Pipe
-Line Stop) をロー、反転ラッチ制御信号（反転Latch
ＥＮ) をローとし、制御パイプライン２８ｅ〜２８ｈを
すべて停止させる。

【０１２６】図１７（Ｂ）にキャッシュミス発生の１サ
イクル前に他の延長要求があり、後に延長要求が解除さ
れた場合、つまり、（Ｐ，Ｑ）＝（０，１）→（１，
１）→（１，０）、状態Ｓ１→Ｓ２→Ｓ３の遷移を行な
う場合を示しており、この場合、図１７（Ａ）と同様な
状態に保持する。

【０１２７】図１８（Ａ）はキャッシュミスと他の延長
要求が同時に発生し、同時に解除する場合、（Ｐ，Ｑ）
＝（０，０）→（１，１）→（０，０）を示し、この場
合、反転パイプライン停止要求（反転Pipe-Line Stop)
のみがローレベルとされ、制御パイプライン２８ｆ〜２
８ｈが停止され（０，０）となると同時に反転パイプラ
イン停止要求（反転Pipe-Line Stop) がハイレベルとさ
れ、制御パイプライン２８ｆ〜２８ｈの停止が解除され
る。

【０１２８】図１８（Ｂ）はキャッシュミスと他の延長
要求が同時に発生し、後に延長要求が解除された場合、
（Ｐ，Ｑ）＝（０，０）→（１，１）→（０，１）→
（０，０）を示し、この場合、図１８（Ａ）と同様な状
態に保持し、（０，０）と同時に復帰する。

【０１２９】図１９（Ａ）はキャッシュミスと他の延長
要求が同時に発生し、後にキャッシュミスのみが解除さ
れその後、延長要求が解除された場合つまり、（Ｐ，
Ｑ）＝（０，０）→（１，１）→（０，１）→（０，
０）を示し、この場合、（Ｐ，Ｑ）＝（１，１）となる
と反転パイプライン停止要求（Pipe-Line Stop) がロー
レベルとなり、制御パイプライン２８ｆ〜２８ｈが停止
され、（Ｐ，Ｑ）＝（１，１）→（０，１）では制御パ
イプライン２８ｆ〜２８ｈが停止されたまま反転ラッチ
制御信号（反転Latch ＥＮ) がローレベルとなり、制御
パイプライン２８ｅがラッチ制御され、（０，０）で復
帰する。

【０１３０】図１９（Ｂ）はキャッシュミス発生の１サ
イクル前に他の延長要求があり、その後キャッシュミス
及び延長要求が同時に解除された場合、（Ｐ，Ｑ）＝
（０，０）→（０，１）→（１，１）→（０，０）を示
し、この場合、（Ｐ，Ｑ）＝（０，１）になると反転ラ
ッチ制御信号（反転Latch ＥＮ）及び反転パイプライン
停止要求（反転Pipe-Line Stop) がローレベルとなり、
制御パイプライン２８ｅ〜２８ｈがラッチ状態に制御さ
れ、（Ｐ，Ｑ）＝（１，１）となっても同様の状態を保
持し、（Ｐ，Ｑ）＝（０，０）で復帰する。

【０１３１】以上のようにして、制御パイプライン２８
ｆ〜２８ｈによりデコードステージ２８ｂ，リードステ
ージ２８ｃ，実行ステージ２８ｄを待機状態に保持でき
ると共に、制御パイプライン２８ｅによりフェッチステ
ージ２８ａでフェッチされた命令を待機させ、フェッチ
ステージ２８ａにより次の命令をフェッチ可能となる。

【０１３２】したがって、制御パイプライン２８ｅ〜２
８ｈにより各制御部２８−１，─２８−２，２８−３で
の処理状態を同期させながら処理でき、例えば上述した
マイクロプログラム実行部１９の処理をグラフィックハ
ードウェア１８の処理に同期させながら三次元グラフィ
ック処理を高速で実行することを可能としている。

【０１３３】本実施例によれば、各種描画制御、メモリ
管理・制御を非同期・並列実行できるグラフィック専用
ハードウェア部をプログラム制御できるため、すでに処
理方法が確定していて、メモリと結合して処理する必要
がある。処理はグラフィック専用ハードウェア部で実行
し、各種アプリケーションに対応するデータ管理や、音
声データや他のメディアデータ等の処理はマイクロプロ
グラム実行部でグラフィック専用ハードウェア部と同期
させながら実行させることにより、高速で効率的な情報
処理を行なうことが可能となる。

【０１３４】ところで、図２に示すグラフィック専用ハ
ードウェア部１８は、マイクロプログラム実行部１９、
フレームメモリ制御部２０、ローカルメモリ制御部２１
及びテクスチュアメモリ制御部２２等の図示を省略する
と、基本的には図２０に示す構成を有する。図２０中、
図２と同一部分には同一符号を付し、その説明は省略す
る。

【０１３５】上記の如く、ローカルメモリ１５にはＳＤ
ＲＡＭ等の高速アクセスが可能なメモリを用いることが
でき、テクスチュアメモリ１６にもＳＤＲＡＭ、ＳＲＡ
Ｍ、ＰＲＯＭ等の高速アクセスが可能なメモリを用いる
ことができる。しかし、フレームメモリ１４には表示部
１７との接続上デュアルポートＶＲＡＭ等が用いられる
のが一般的である。このデュアルポートＶＲＡＭは、表
示のためのデータ読み出しが画像生成のためのデータ読
み書きを妨げないために読み出し専用の端子を備えた
り、データの一括書き込み等の機能を有するものの、ア
クセス速度はあまり速くないので、全体のパイプライン
処理はフレームメモリ１４のアクセス速度により決定さ
れてしまう。

【０１３６】そこで、フレームメモリ１４にもＳＤＲＡ
Ｍ等の高速アクセスが可能なメモリを用いることが考え
られるが、表示部１７との接続等を考慮すると、現存す
るシステムとの互換性が取れなくなってしまい、表示部
１７等の構成を変更しなければならずあまり好ましくな
い。

【０１３７】つまり、図２０の構成では、ローカルメモ
リ１５及びテクスチュアメモリ１６に高速アクセスが可
能なメモリを用いても、最もアクセス要求が多いフレー
ムメモリ１４にアクセス速度が比較的遅いＶＲＡＭを用
いるので、ローカルメモリ１５及びテクスチュアメモリ
１６に用いる高速アクセスが可能なメモリのメリットを
フルに生かすことは難しい。又、個々のメモリには、リ
フレッシュ等の処理の流れとは無関係な別要因によるア
クセス待ち時間が生じる。このため、仮にローカルメモ
リ１５がアクセス可能な状態であっても、テクスチュア
メモリ１６がアクセス待ち状態にあると、テクスチュア
処理部２４の動作が完了するまで描画条件判定部２５の
動作が待たされる。このように、個々のメモリ毎に発生
するアクセス待ち時間によっても全体のパイプライン処
理が乱されることになる。

【０１３８】そこで、現存するシステムとの互換性を保
ちつつ高速アクセスが可能なメモリのメリットをフルに
生かし、全体のパイプライン処理を更に高速化すること
のできる実施例を次に説明する。図２１は、本発明にな
る情報処理装置の第２実施例の要部の概略構成を示すブ
ロック図である。同図中、図２と同一部分には同一符号
を付し、その説明は省略する。図２１では、表示部１７
を制御する表示制御部や図２に示すマイクロプログラム
実行部１９、フレームメモリ制御部２０、ローカルメモ
リ制御部２１及びテクスチュアメモリ制御部２２等の図
示を省略する。本実施例では、テクスチュア処理部２４
及び描画条件判定部２５が並列に処理を行う構成となっ
ている。

【０１３９】図２１に示すグラフィック専用ハードウェ
ア部１８は、図示の如く接続された同一構成を有するＤ
ＤＡ部２３−１，２３−２、テクスチュア処理部２４、
描画条件判定部２５、バッファ５１−１，５１−２、及
びブレンダ部２６からなる。ＤＤＡ部２３−１，２３−
２は、夫々これらを制御する制御部２３−１ａ，２３−
２ａを含む。テクスチュア処理部２４はこれを制御する
制御部２４ａを含み、描画条件判定部２５はこれを制御
する制御部２５ａを含む。バッファ５１−１，５１−２
は、夫々これらを制御する制御部５１−１ａ，５１−２
ａを含む。又、ブレンダ部２６はこれを制御する制御部
２６ａを含む。フレームメモリ１４はこれを制御する制
御部１４ａを含む。

【０１４０】多角形は、図２２に示すように、表示部１
７の画素（ピクセル）によって近似的に表現される。上
位装置であるホストコンピュータ１２は、図２２に示す
ピクセルのうち、水平方向上描画するべきピクセルの始
点と変化量を算出してＤＤＡ部２３−１，２３−２の夫
々に供給する。ＤＤＡ部２３−１，２３−２は、各々ホ
ストコンピュータ１２からの情報に基づいて個々のピク
セルに描画するべき値を算出し、テクスチュア処理部２
４、描画条件判定部２５及びブレンダ部２６は以下に説
明する処理をピクセル毎に行う。

【０１４１】テクスチュアメモリ１６には、多角形に模
様等を付けるために用意された色データやα値からなる
テクスチュアデータを格納する。フレームメモリ１４
は、表示部１７により表示するべき多角形の色データを
格納する。ローカルメモリ１５は、マイクロプログラ
ム、色データ、α値、奥行に関するＺ値等の描画データ
やユーザデータを格納する。尚、フレームメモリ１４、
ローカルメモリ１５及びテクスチュアメモリ１６のうち
少なくとも２つのメモリを単一のメモリ装置により構成
しても良いことは言うまでもない。

【０１４２】テクスチュア処理部２４は、テクスチュア
メモリ１６からのテクスチュアデータを読み出してピク
セルに模様を張り付ける処理を行う。描画条件判定部２
５は、ローカルメモリ１５から奥行データ等を読み出し
てピクセルを描画するべきか否かを判定する。又、ブレ
ンダ部２６は、描画するべきピクセルに対して、既に描
画されているピクセルの奥行データ等をローカルメモリ
１５から読み出して描画するべき色データとブレンド
（混合）し、最終的にフレームメモリ１４に書き込むデ
ータを求める。

【０１４３】本実施例では、図２に示すフレームメモリ
１４に格納されているのと同じ色データ及びα値をロー
カルメモリ１５に格納する。又、グラフィック専用ハー
ドウェア部１８からフレームメモリ１４に対しては、書
き込みのみを行うようにして、図２の第１実施例ではフ
レームメモリ１４から読み出していた色データ及びα値
を他のデータと共にローカルメモリ１５から読み出す。
つまり、フレームメモリ１４からの読み出しは、表示部
１７からのみ行われる。ローカルメモリ１５は、表示部
１７に直接接続されるものではないので、ＳＤＲＡＭ等
の高速アクセスが可能なメモリをローカルメモリ１５と
して使用することができる。これにより、フレームメモ
リ１４に図２の第１実施例と同様にデュアルポートＶＲ
ＡＭを使用しても、フレームメモリ１５に対するアクセ
ス頻度は第１実施例の場合の約半分になり、システム全
体としての処理効率を向上することができる。

【０１４４】更に、ローカルメモリ１５をアクセスして
行う描画条件判定部２５の処理と、テクスチュアメモリ
１６をアクセスして行うテクスチュア処理部２４の処理
とは、互いに並列に行われる。このため、描画条件判定
部２５はローカルメモリ１５に最適なタイミングで動作
することができ、テクスチュア処理部２４もテクスチュ
アメモリ１６に最適なタイミングで動作することができ
る。

【０１４５】ブレンダ部２６では、描画条件判定部２５
及びテクスチュア処理部２４の両方の処理結果を統合す
るので、描画条件判定部２５及びテクスチュア処理部２
４の両方の処理結果を受け取らない限りブレンド処理を
進めることができない。他方、描画条件判定部２５及び
テクスチュア処理部２４の処理は、システム全体として
の処理とは非同期に行われるので、バッファ５１−１，
５１−２がブレンダ部２６と描画条件判定部２５及びテ
クスチュア処理部２４との間に設けられている。

【０１４６】バッファ５１−１は、描画条件判定部２５
の処理結果を一時的に保持する。これにより、ブレンダ
部２６の処理が止ってブレンダ部２６がデータを受け取
れない状態であっても、バッファ５１−１がブレンダ部
２６が受け取るべきデータを一時的に保持することで、
描画条件判定部２５は次のデータの処理を進めることが
可能となる。同様にして、バッファ５１−２は、テクス
チュア処理部２４の処理結果を一時的に保持する。これ
により、ブレンダ部２６の処理が止ってブレンダ部２６
がデータを受け取れない状態であっても、バッファ５１
−２がブレンダ部２６が受け取るべきデータを一時的に
保持することで、テクスチュア処理部２４は次のデータ
の処理を進めることが可能となる。バッファ５１−１，
５１−２は、例えば複数ピクセル分のデータを保持する
構成とすれば、複数ピクセル分だけブレンダ部２６の状
態に拘らず先行して処理を進めることができる。これに
より、最終的にはブレンダ部２６でデータが矛盾なく処
理されるための同期を取りつつ描画条件判定部２５及び
テクスチュア処理部２４が互いに非同期に処理を進める
という、効率的な調停が行われる。

【０１４７】次に、図２０に示すグラフィック専用ハー
ドウェア部１８及び図２１に示すグラフィック専用ハー
ドウェア部１８の処理シーケンスを図２３及び図２４と
共に説明する。図２３は、図２０に示すグラフィック専
用ハードウェア部１８の処理シーケンスを示す図であ
り、図２４は、図２１に示すグラフィック専用ハードウ
ェア部１８の処理シーケンスを示す図である。

【０１４８】図２３中、「ＤＤＡ」はＤＤＡ部２３によ
る処理、「テクスチュアメモリリード」はテクスチュア
メモリ１６からの読み出し処理、「テクスチュア処理」
はテクスチュア処理部２４による処理、「ローカルメモ
リリード」はローカルメモリ１８からの読み出し処理、
「描画条件判定」は描画条件判定部２５の処理、「フレ
ームメモリリード」はフレームメモリ１４からの読み出
し処理、及び「ブレンド処理」はブレンダ部２６による
処理を示す。又、数字の「１」、「２」、．．．は、各
処理の対応関係を示す。つまり、例えば「テクスチュア
メモリリード１」なる処理は、「ＤＤＡ １」なる処理
に対して行われ、「テクスチュア処理１」なる処理は、
「テクスチュアメモリリード １」なる処理に対して行
われる。

【０１４９】図２３からもわかるように、この場合のフ
レームメモリ１４に対するアクセス頻度は比較的高い。
又、例えば「フレームメモリライト １」なる処理は、
同じフレームメモリ１４による「フレームメモリリード
２」なる処理が実行中であるために、この「フレーム
メモリリード ２」なる処理が終了するまで待ち状態と
なる。同様の理由で、例えば「フレームメモリリード
３」なる処理は、同じフレームメモリ１４による「フレ
ームメモリライト １」なる処理が実行中であるため
に、この「フレームメモリライト １」なる処理が終了
するまで待ち状態となる。尚、図２３ではフレームメモ
リ１４のリード処理及びライト処理が他の処理の約２倍
の時間を要するものとして図示されているが、実際には
他の処理の２倍以上の時間を必要とすることが多い。

【０１５０】図２４中、図２３と同一部分には同一符号
を付す。又、「ＤＤＡ１」は図２１に示すＤＤＡ部２３
−１による処理を示し、「ＤＤＡ２」は図２１に示すＤ
ＤＡ部２３−２による処理を示す。図２４の場合、処理
シーケンスは大きく分けて３つの流れに分れている。つ
まり、テクスチュア処理部２４に関連した処理の流れ
と、描画条件判定部２５に関連した処理の流れと、ブレ
ンダ部２６に関連した処理の流れとがある。

【０１５１】図２４を図２３と比較するとわかるよう
に、図２４の場合には全体のパイプライン自体が短く、
グラフィック専用ハードウェア部１８からはフレームメ
モリ１４に対するリード処理がなく、ライト処理のみが
存在するので、処理効率が図２３の場合より向上されて
いる。又、フレームメモリ１４からのリード処理に妨げ
られることなく即座にフレームメモリ１４へのライト処
理を行えるので、パイプラインの乱れも少ない。更に、
グラフィック専用ハードウェア部１８からはフレームメ
モリ１４に対してライト処理のみが行われるので、フレ
ームメモリ１４に対してより効率的なアクセス方法を選
択することも可能である。

【０１５２】図２５は、リフレッシュ等によるアクセス
停止要因が発生した場合の図２０に示すグラフィック専
用ハードウェア部１８の処理シーケンスを示す図であ
り、図２６は、リフレッシュ等によるアクセス停止要因
が発生した場合の図２１に示すグラフィック専用ハード
ウェア部１８の処理シーケンスを示す図である。図２５
及び図２６中、図２３及び図２４と同一部分には同一符
号を付し、その説明は省略する。

【０１５３】図２５の場合、最初の「テクスチュアメモ
リリード １」の後にテクスチュアメモリ１６のリフレ
ッシュが開始されるため、それ以降のピクセルに関する
テクスチュア処理が停止する。このため、ローカルメモ
リ１５がアクセス可能であるにも拘らず、最初の「ロー
カルメモリリード １」以降テクスチュアメモリ１６へ
のアクセスが行われない。その後、テクスチュアメモリ
１６のリフレッシュが終了してテクスチュア処理が再開
されるが、今度はローカルメモリ１５のリフレッシュが
開始されるので、同様にしてパイプラインが停止してし
まう。

【０１５４】他方、図２６の場合には、テクスチュア処
理がテクスチュアメモリ１６のリフレッシュにより停止
し、「ブレンド処理 １」以降の全体の処理が停止して
いる間であっても、ローカルメモリ１５に関連した処理
は引き続き行われている。又、描画条件判定部２５まで
の処理結果は、バッファ５１−１，５１−２に保持され
る。この後、テクスチュアメモリ１６のリフレッシュが
終了してテクスチュア処理部２４の処理が再開される
と、今度はローカルメモリ１５のリフレッシュが開始さ
れる。このように、ローカルメモリ１５のリフレッシュ
が開始されて描画条件判定部２５の処理が停止状態とな
っても、先行して処理済みのピクセルがバッファ５１−
１，５１−２に保持されているので、ブレンダ部２６で
はそのままブレンド処理を進めることが可能である。

【０１５５】尚、リフレッシュは、必ずしも図２５及び
図２６のように行われるとは限らないが、図２０の場合
ではパイプラインの動作がリフレッシュ等の動作停止要
因に大きく影響されるのに対し、図２１の場合ではパイ
プライン動作がリフレッシュ等の動作停止要因にあまり
影響されないことがわかる。

【０１５６】次に、ブレンダ部２６の制御部２６ａ以外
の制御部２３−１ａ，２３−２ａ，２４ａ，２５ａ，５
１−１ａ，５１−２ａ，１４ａの動作を図２７及び図２
８と共に説明する。図２７は制御部２６ａ以外の制御部
の入出力を示す図であり、図２８は図２７に示す制御部
の動作説明用フローチャートである。

【０１５７】制御部２３−１ａ，２３−２ａ，２４ａ，
２５ａ，５１−１ａ，５１−２ａ，１４ａは夫々同じ構
成を有するので、ここでは便宜上描画条件判定部２５の
制御部２５ａを例に取って図２７及び図２８と共に説明
し、他の制御部２３−１ａ，２３−２ａ，２４ａ，５１
−１ａ，５１−２ａ，１４ａの図示及び説明は省略す
る。

【０１５８】図２７において、制御部２５ａには、前段
のブロックであるＤＤＡ部２３−１からの書き込み要求
Ｕ−ＷＥ及び後段のブロックであるバッファ５１−１か
らの書き込み可能応答ＬＲＤＹが供給される。又、制御
部２５ａからは、前段のブロックであるＤＤＡ部２３−
１への書き込み可能応答ＵＲＤＹ及び後段のブロックで
あるバッファ５１−１への書き込み要求Ｌ−ＷＥが出力
される。つまり、制御部２５ａは制御情報Ｕ−ＷＥ，Ｌ
ＲＤＹ，Ｌ−ＷＥ，ＵＲＤＹを前段及び後段のブロック
に対して入出力し、描画条件判定部２５の本体は画像情
報に対して処理を施す。

【０１５９】制御部２５ａは、図２８に示す如き処理を
行う。図２８において、ステップＳ１１は、内部にデー
タを保持しているか否かを判定し、判定結果がＹＥＳで
あるとステップＳ１２で後段のブロックからの書き込み
可能応答ＬＲＤＹに基づいて後段のブロックに書き込み
が可能であるか否かを判定する。ステップＳ１１の判定
結果がＮＯ、或いは、ステップＳ１２の判定結果がＹＥ
Ｓの場合、ステップＳ１３で後段のブロックに対して書
き込み要求Ｌ−ＷＥを出力して書き込みを要求すると共
に、前段のブロックに対して書き込み可能応答ＵＲＤＹ
を出力して書き込みを許可する。ステップＳ１４は、前
段のブロックから書き込み要求Ｕ−ＷＥがあるか否かを
判定し、判定結果がＹＥＳであるとステップＳ１５で前
段のブロックからのデータを制御部２５ａ内部に取り込
むと共に、前段のブロックに対して書き込み不可とする
／ＵＲＤＹを出力する。他方、ステップＳ１２の判定結
果がＮＯであると、ステップＳ１６で後段のブロックに
対して書き込み要求Ｌ−ＷＥを出力すると共に、前段の
ブロックに対して書き込み不可とする／ＵＲＤＹを出力
する。ステップＳ１４の判定結果がＮＯ及びステップＳ
１５又はＳ１６の後に、処理はステップＳ１１へ戻る。

【０１６０】次に、ブレンダ部２６の制御部２６ａの動
作を図２９及び図３０と共に説明する。図２９は制御部
２６ａの入出力を示す図であり、図３０は図２９に示す
制御部２６ａの動作説明用フローチャートである。図２
９において、制御部２６ａには、前段のブロックである
描画条件判定部２５からの書き込み要求Ｄ−ＷＥ、前段
のブロックであるテクスチュア処理部２４からの書き込
み要求Ｔ−ＷＥ、後段のブロックであるローカルメモリ
１５からの書き込み可能応答ＬＲＤＹ、及び後段のブロ
ックであるフレームメモリ１４からの書き込み可能応答
ＦＲＤＹが供給される。又、制御部２６ａからは、前段
のブロックである描画条件判定部２５への書き込み可能
応答ＤＲＤＹ、前段のブロックであるテクスチュア処理
部２４への書き込み可能応答ＴＲＤＹ、後段のブロック
であるローカルメモリ１５への書き込み要求Ｌ−ＷＥ、
及び後段のブロックであるフレームメモリ１４への書き
込み要求Ｆ−ＷＥが出力される。つまり、制御部２６ａ
は制御情報Ｄ−ＷＥ，Ｔ−ＷＥ，ＬＲＤＹ，ＦＲＤＹ，
ＤＲＤＹ，ＴＲＤＹ，Ｌ−ＷＥ，Ｆ−ＷＥを前段及び後
段のブロックに対して入出力し、ブレンダ部２６の本体
は画像情報に対して処理を施す。

【０１６１】制御部２６ａは、図３０に示す如き処理を
行う。図３０において、ステップＳ２１は、ブレンド処
理が終わり、内部にデータを保持しているか否かを判定
し、判定結果がＹＥＳであるとステップＳ２２でローカ
ルメモリ１５及びフレームメモリ１４に対する書き込み
が可能であるか否かを書き込み可能応答ＬＲＤＹ，ＦＲ
ＤＹに基づいて判定する。ステップＳ２１の判定結果が
ＮＯ、或いは、ステップＳ２２の判定結果がＹＥＳであ
ると、ステップＳ２３でローカルメモリ１５へ書き込み
要求Ｌ−ＷＥを出力し、フレームメモリ１４へ書き込み
要求Ｆ−ＷＥを出力すると共に、描画条件判定部２５へ
書き込み可能応答ＤＲＤＹを出力し、テクスチュア処理
部２４へ書き込み可能応答ＴＲＤＹを出力する。他方、
ステップＳ２２の判定結果がＮＯであると、ステップＳ
２４はローカルメモリ１５へ書き込みなしを示す／Ｌ−
ＷＥを出力し、フレームメモリ１４へ書き込みなしを示
す／Ｆ−ＷＥを出力すると共に、描画条件判定部２５へ
書き込み不可を示す／ＤＲＤＹを出力し、テクスチュア
処理部２４へ書き込み不可を示す／ＴＲＤＹを出力す
る。ステップＳ２４の後、処理はステップＳ２１へ戻
る。

【０１６２】ステップＳ２３の後、ステップＳ２５は描
画条件判定部２５から書き込み要求Ｄ−ＷＥがあるか否
かを判定し、判定結果がＹＥＳであるとステップＳ２６
で描画条件判定部２５からのデータを内部へ取り込み、
描画条件判定部２５へ書き込み不可を示す／ＤＲＤＹを
出力する。ステップＳ２５の判定結果がＮＯ又はステッ
プＳ２６の後、ステップＳ２７はテクスチュア処理部２
４からの書き込み要求Ｔ−ＷＥがあるか否かを判定し、
判定結果がＮＯであると処理はステップＳ２１へ戻る。
他方、ステップＳ２７の判定結果がＹＥＳであると、ス
テップＳ２８でテクスチュア処理部２４からのデータを
内部へ取り込み、テクスチュア処理部２４へ書き込み不
可を示す／ＴＲＤＹを出力してから処理がステップＳ２
１へ戻る。

【０１６３】図３１は、第２実施例が適用されるシステ
ムの全体構成を示すブロック図である。同図中、三次元
画像生成表示システムは、図示の如く接続されたユーザ
入力装置６１、ホストプロセッサ６２、補助記憶装置６
３、ホストメモリ６４、幾何変換プロセッサ６５、ワー
クメモリ６６、情報処理装置６７、表示制御部６８、及
びディスプレイ６９からなる。ホストプロセッサ６２
は、図２１に示すホストコンピュータ１２に対応する。
情報処理装置６７は、ラスタライズプロセッサ６７ａ及
びグラフィック専用ハードウェア部６７ｂとを含み、グ
ラフィック専用ハードウェア部６７ｂは図２１に示すグ
ラフィック専用ハードウェア部１８に対応する。又、デ
ィスプレイ６９は、図２１に示す表示部１７に対応す
る。

【０１６４】ホストプロセッサ６２は、三次元物体の座
標と視点、光源等の情報を管理する。これらの情報は、
ホストメモリ６４又は補助記憶装置６３に格納されてお
り、ホストプロセッサ６２はキーボード等のユーザ入力
装置６１からの入力に従って物体形状の変形や視点移動
等の処理を行い、最終的に描画するべき三次元画像情報
を幾何変換プロセッサ６５に供給する。

【０１６５】幾何変換プロセッサ６５は、物体の三次元
画像情報を、表示するべき画面の二次元座標の画像情報
に変換する処理を行う。この幾何変換プロセッサ６５
は、ホストプロセッサ６２の演算能力が十分あれば、省
略可能である。情報処理装置６７内のラスタライズプロ
セッサ６７ａは、二次元座標で表される多角形を水平方
向に分割し、始点や描画回数等の算出を行うのに適した
命令形態を持つ。又、情報処理装置６７内のグラフィッ
ク専用ハードウェア部６７ｂは、ラスタライズされた情
報をピクセルに分解し、描画するべき色を決定して上記
フレームメモリ１４に書き込む。表示制御部６８は、フ
レームメモリ１４に格納された情報を読み出してディス
プレイ６９に表示する処理を行う。これにより、ユーザ
からの入力に対し、リアルタイムで三次元画像を生成し
て表示することができる。

【０１６６】図３２は、図３１に示す情報処理装置６７
の部分の構成を示すブロック図である。図３２中、図２
及び図２１と同一部分には同一符号を付し、その説明は
省略する。図３２において、一点鎖線で囲まれた部分
は、１つの半導体チップ７０で構成されている。フレー
ムメモリ１４、ローカルメモリ１５及びテクスチュアメ
モリ１６は、夫々半導体チップ７０に対して外付けであ
る。例えば、フレームメモリ１４にはＭＢ８１８２５１
なるＶＲＡＭを使用でき、ローカルメモリ１５にはＭＢ
８１１１６８２１なるＳＤＲＡＭを使用でき、テクスチ
ュアメモリ１６にはＭＢ８１１１６８２１なるＳＤＲＡ
Ｍ又はＭＢ８２２０８なるＳＲＡＭを使用することがで
きる。

【０１６７】このように、半導体チップ７０からフレー
ムメモリ１４に対しては、書き込みのみを行うようにし
て、図２の第１実施例ではフレームメモリ１４から読み
出していた色データ及びα値を他のデータと共にローカ
ルメモリ１５から読み出す。つまり、フレームメモリ１
４からの読み出しは、ディスプレイ６９を制御する表示
制御部６８からのみ行われる。ローカルメモリ１５は、
表示制御部６８に直接接続されるものではないので、Ｓ
ＤＲＡＭ等の高速アクセスが可能なメモリをローカルメ
モリ１５として使用することができる。これにより、フ
レームメモリ１４に図２の第１実施例と同様にデュアル
ポートＶＲＡＭを使用しても、フレームメモリ１５に対
するアクセス頻度は第１実施例の場合の約半分になり、
システム全体としての処理効率を向上することができ
る。

【０１６８】更に、ローカルメモリ１５をアクセスして
行う描画条件判定部２５の処理と、テクスチュアメモリ
１６をアクセスして行うテクスチュア処理部２４の処理
とは、互いに並列に行われる。このため、描画条件判定
部２５はローカルメモリ１５に最適なタイミングで動作
することができ、テクスチュア処理部２４もテクスチュ
アメモリ１６に最適なタイミングで動作することができ
る。

【０１６９】このように、本実施例では高速な画像生成
及び表示処理を行うことができ、使用するメモリのアク
セス時間に影響されることなくシステム全体としての処
理を高速化することが可能である。ところで、図２０に
示したグラフィック専用ハードウェア部１８では、処理
の流れに合わせて各部が結合されてパイプライン処理を
行う。図３３は、図２０に示したグラフィック専用ハー
ドウェア部１８におけるＤＤＡ部２３以降のパイプライ
ン処理を説明するためのブロック図である。図３３中、
図２０と同一部分には同一符号を付し、その説明は省略
する。

【０１７０】図３３において、ホストコンピュータ１２
は、描画するべき多角形の座標や色情報を多角形情報と
して用意する。この多角形情報は、ＤＤＡ部２３により
表示部１７の画面を構成する各点の情報に分解され、点
の単位の座標や色情報等が元情報Ｍとして描画パイプラ
イン８１に供給される。又、フレームメモリ１４に格納
されている、既に生成されている画面に関する情報等が
必要に応じて元情報Ｎとして描画パイプライン８１に供
給される。描画パイプライン８１は、これらの元情報
Ｍ，Ｎに対して所定の処理施し、最終的に描画するべき
多角形に関する情報、即ち、生成画像情報をフレームメ
モリ１４に格納する処理を行う。

【０１７１】描画パイプライン８１は、図示の如く交互
に接続された処理ユニット８２−１〜８２−ｎ及びパイ
プラインレジスタ８３−１〜８３−ｎを有する。処理ユ
ニット８２−１〜８２−ｎは、個々の処理に応じた専用
ハードウェア、即ち、演算部により各種の演算処理を行
う部分である。又、パイプラインレジスタ８３−１〜８
３−ｎは、パイプラインレジスタ群を構成する。

【０１７２】元情報Ｍ，Ｎは、各々の処理ユニット８２
−１〜８２−ｎで処理を施されて、最終的には生成画像
情報が描画パイプライン８１から出力される。個々の処
理ユニット８２−１〜８２−ｎは、基本的には１クロッ
ク以内に処理を終了して処理結果を次段に接続されたパ
イプラインレジスタ８３−１〜８３−ｎに書き込むの
で、処理ユニット８２−１〜８２−ｎは夫々１クロック
毎に次の処理を行うことができる。このため、元情報Ｍ
が入力されてから最初の生成画像情報が出力されるまで
にはｎクロックが必要であるが、それ以降は、基本的に
は１クロック毎に処理結果が生成される。

【０１７３】尚、１クロック以上を必要とする処理に対
しては、処理を複数の処理ユニットと複数のパイプライ
ンレジスタに分割して、個々の処理ユニットでは１クロ
ック以内の処理部分を行うようにする。又、個々の処理
ユニット８２−１〜８２−ｎの処理内容は、ホストコン
ピュータ１２からの処理内容１〜ｎの選択信号により決
定される。

【０１７４】上記の如き描画パイプライン８１によるパ
イプライン処理は、予め決められた処理に従って連続的
な情報を処理するのには適しているが、画像情報を生成
する場合には常に同じ処理が行われるとは限らず、少な
くとも生成する多角形を単位として処理内容の切り換え
が発生する可能性がある。

【０１７５】図３４（ａ）は、ｎ段の描画パイプライン
８１の場合の処理を示す図であり、ｉ＝１〜ｎとする
と、同図中、Ｕｉ及びＲｉは夫々処理ユニット８２−ｉ
及びパイプラインレジスタ８３−ｉの処理を表す。この
ｎ段の描画パイプライン８１には、入力情報Ｄ１，Ｄ
２，Ｄ３，．．．が順次入力される。

【０１７６】図３４（ｂ）は、図３４（ａ）と同じｎ段
の描画パイプライン８１において、最初に入力情報Ｄ１
〜Ｄｐを処理した後に処理内容を切り換えて更に入力情
報Ｄｐ＋１〜Ｄｑを処理する場合を説明する図である。
図３４（ｂ）は、入力情報Ｄｐまでを描画パイプライン
８１に入力した時点での状態を示す。この状態では、各
パイプラインレジスタＲ１〜Ｒｎには、夫々入力情報Ｄ
ｐ〜Ｄｐ−（ｎ−１）が残っているため、処理ユニット
Ｕ１〜Ｕｎの処理内容を切り換えることができない。こ
のため、入力情報Ｄｐ＋１以降の入力情報を描画パイプ
ライン８１に入力できるのは、描画パイプライン８１上
で処理中の入力情報Ｄｐ〜Ｄｐ−（ｎ−１）に対する処
理が完了するｎクロック後となってしまうという第１の
不都合がある。

【０１７７】他方、２つの多角形の処理において、処理
内容の切り換えが生じない場合であっても、図３５に示
すように生成するべき多角形の画面上重なる部分がある
場合には、以下に述べる第２の不都合がある。図３５
中、画面上に表示される多角形画像Ｂは、多角形画像Ａ
の一部と重なっており、多角形画像Ａの一部が画面上隠
れている。

【０１７８】つまり、多角形画像Ａを生成のために多角
形画像Ａ上の点を処理していき、最後の点Ｐａに関する
元情報Ｎを描画パイプライン８１に入力すると、次は多
角形画像Ｂの最初の点Ｐｂに関する元情報Ｎを描画パイ
プライン８１に入力する必要がある。しかし、上記の如
きパイプライン処理においては、１つの点に関する元情
報Ｎを描画パイプライン８１に入力してからこれに対す
る処理が完了して生成画像情報が得られるまでには、少
なくともパインプライン処理が完了するまでの時間を要
する。又、実際には、パイプライン処理が完了してから
フレームメモリ１４に格納されるまでの時間も考慮する
必要がある。従って、パイプライン処理の時間及びフレ
ームメモリ１４に格納されるまでの時間を無視して多角
形画像Ｂの最初の点Ｐｂに関する元情報Ｎの処理を行う
と、多角形画像Ａの元情報Ｎではなくその前の元情報Ｎ
に対して処理が行われる可能性があり、その場合には多
角形の重ね合わせ処理が正しく行えない。つまり、元情
報Ｍ，Ｎを処理するだけのパインプラインでは、多角形
の重ね合わせ等の状態を認識することができず、描画パ
イプライン８１を制御するホストコンピュータ１２で多
角形単位の待ち合わせ等の処理を行わなくてはならない
という第２の不都合もある。

【０１７９】又、上記の如き論理的な制約の他に、描画
パインプライン８１で生成した画像情報を最終的にフレ
ームメモリ１４に格納する必要があると共に、元情報Ｎ
として既にフレームメモリ１４に格納されている情報を
再度読み出して使用する場合もあるため、フレームメモ
リ１４の動作に関連した以下に説明する第３の不都合も
ある。

【０１８０】図３６は、フレームメモリ１４の読み出し
動作及び書き込み動作を説明する図である。同図（ａ）
は読み出し動作の説明図であり、同図（ｂ）は書き込み
動作の説明図である。フレームメモリ１４の読み出し時
には、図３６（ａ）に示すように情報処理システムから
与えられたアドレスに対して対応するデータを読み出し
て出力する。情報処理システムが与えたアドレスｋに対
して対応するデータｋが読み出されて出力されるまでに
は、アクセス時間と呼ばれる一定の時間がかかる。又、
アドレスｋに対応するデータｋが読み出しが完了し、次
のアドレスｋ＋１のアクセスが開始されるまでには、プ
リチャージ時間と呼ばれる時間を設ける必要がある。こ
のため、１回のアクセスには、最低でも１サイクル時間
と呼ばれる時間以上必要となる。

【０１８１】他方、フレームメモリ１４の書き込み時に
は、図３６（ｂ）に示すように情報処理システムからの
アドレスとデータとの両方を与えて書き込み動作を行う
ので、読み出し時のようにデータが出力されるのを待つ
必要はない。しかし、書き込みの完了までに最低必要な
サイクル時間は規定されており、このサイクル時間より
も早く次のアドレスへ書き込み処理に移ることはできな
い。

【０１８２】フレームメモリ１４にＶＲＡＭ等を用いた
場合、上記サイクル時間は約３０ｎｓｅｃ程度である。
このため、仮にパイプライン処理の周期をサイクル時間
より短く設計しても、フレームメモリ１４の処理が完了
するまでには次のパイプライン処理を行うことはできな
いので、パイプライン処理は待たされることになる。近
年、同期技術を用いたシンクロノスメモリ等のより高速
なメモリが開発されているので、これらのメモリをフレ
ームメモリ１４に使用してフレームメモリ１４の動作を
より高速化することも考えられる。しかし、シンクロノ
スメモリはＶＲＡＭ等とは動作が異なるので、単にフレ
ームメモリ１４にシンクロノスメモリを用いるだけでは
パイプライン処理の高速化にはつながらない。

【０１８３】更に、生成画像情報の格納を目的として使
用されるフレームメモリ１４には、格納されるのが生成
画像情報であるが故に次の２つの要件を満たす必要があ
る。第１に、生成画像情報の表示のために、表示部１７
を制御する表示制御部６８からのアクセスに対応する機
能を有する必要があり、第２に、表示部１７の画面のク
リア等高速に実現するために、特定の領域に一定値を一
括して書き込む機能を有する必要がある。上記の各実施
例では、これらの２つの要件を満足するものとしてＶＲ
ＡＭが使用されている。これに対して、上記シンクロノ
スメモリには、これらの２つの要件を満足する機能が設
けられていないので、フレームメモリ１４として使用す
るには対応が困難である。

【０１８４】次に、上記の第１〜第３の不都合を解消し
得る実施例について説明する。図３７は、本発明になる
情報処理装置の第３実施例の要部を示すブロック図であ
る。同図中、図３３と同一部分には同一符号を付し、そ
の説明は省略する。本実施例では、上記第１の不都合を
解消する。

【０１８５】本実施例では、画像情報の生成に間接的に
関与する情報を、図３３において画像情報の生成に直接
関与する情報を処理する経路（描画パイプライン８１）
と同様の経路（描画パイプライン９１）を画像情報の生
成に直接関与する情報と一緒に通して伝達する。又、描
画パイプライン９１の各処理ユニット９２−１〜９２−
ｎには、図３３の場合と同様な演算部９２ａの他に、画
像情報の生成に間接的に関与する情報を解釈する解釈部
９２ｂとが設けられている。これにより、描画パイプラ
イン９１の各処理ユニット９１−１〜９１−ｎ毎に、演
算部９２ａにおける画像情報の生成に直接関与する情報
の演算と、解釈部９２ｂにおける画像情報の生成に間接
的に関与する情報の解釈との両方の処理を行うようにす
る。尚、描画パイプライン９１の各パイプラインレジス
タ９３−１〜９３−ｎは、夫々図３３のパイプラインレ
ジスタ８３−１〜８３−ｎと同じである。又、描画パイ
プライン９１自体が行う処理は、例えば上記実施例のテ
クスチュア処理部２４、描画条件判定部２５、及びブレ
ンダ部２６等が行う処理に対応する。

【０１８６】又、本実施例では、画像情報の生成に間接
的に関与する情報を、画像情報の生成に直接関与する情
報と同じ経路を伝達させるので、図３３中、直接各処理
ユニット８２−１〜８２−ｎに接続されている処理内容
１〜ｎの制御線を、図３７ではセレクタ９５により一括
して受け付けて描画パイプライン９１に供給している。
尚、このセレクタ９５は、ＤＤＡ部２３内に設けても良
い。

【０１８７】尚、画像情報の生成に直接関与する情報と
は、例えばＤＤＡ部２３の出力する情報であり、画像情
報の生成に間接的に関与する情報とは、例えば図２０に
フレームメモリ１４からブレンダ部２６に読み出される
情報或いは例えば図２１のローカルメモリ１５から描画
条件判定部２５に読み出される情報である。

【０１８８】描画パイプライン９１上の画像情報の生成
に直接関与する情報がＭビットで、画像情報の生成に間
接的に関与する情報がＮビットであるとすると、図３８
（ａ）に示すように、両方の情報を合わせてＭ＋Ｎビッ
トの情報を描画パイプライン９１で処理しても良い。し
かし、通常の場合、画像情報の生成に間接的に関与する
情報は頻繁に変わることはなく、少なくとも１つの多角
形を処理する期間は一定である。このため、常に画像情
報の生成に間接的に関与する情報を描画パイプライン９
１に供給するのでは、必要となる信号線の数やパイプラ
インレジスタ９３−１〜９３−ｎのビット数が大きくな
り無駄が生じてしまう。

【０１８９】そこで、本実施例では、図３８（ｂ）に示
すように、画像情報の生成に直接関与する情報及び画像
情報の生成に間接的に関与する情報の両方を扱うための
Ｋビットの情報と、とちらの情報であるかを示す１ビッ
トのタグＦとからなるＫ＋１ビットの情報を描画パイプ
ライン９１に供給する。処理内容１〜ｎで変更があった
場合には、画像情報の生成に直接関与する情報の列に、
処理変更を示す画像情報の生成に間接的に関与する情報
を割り込ませ、どちらの情報であるかをタグＦで識別可
能なようにして描画パイプライン９１に供給する。各処
理ユニット９２−１〜９２−ｎでは、このタグＦを検出
して、供給された情報を演算部９２ａで処理するか解釈
部９２ｂで処理するかを決定する。

【０１９０】尚、画像情報の生成に直接関与するＭビッ
トの情報は完全に描画パイプライン９１に伝達する必要
があるので、Ｋの値は少なくともＭ以上である必要があ
る。又、画像情報の生成に間接的に関与するＮビットの
情報が仮にＭより大きい場合には、単純にＫをＮとする
手段の他に、処理内容１〜ｎを適当にグループ化してど
の処理内容に変化があったかを識別する識別子と共に情
報を再構築することで情報をＭビット以下に収めるよう
にすれば、Ｋ＝Ｍとすることも可能である。

【０１９１】図３９は、第３実施例におけるパイプライ
ン処理を説明する図である。同図中、ｎ段の描画パイプ
ライン８１の場合の処理を示す図であり、ｉ＝１〜ｎと
すると、同図中、Ｕｉ及びＲｉは夫々処理ユニット９２
−ｉ及びパイプラインレジスタ９３−ｉの処理を表し、
Ｓはセレクタ９５を表す。このｎ段の描画パイプライン
９１には、入力情報Ｄ１，Ｄ２，Ｄ３，．．．が順次入
力される。

【０１９２】図３９（ａ）は、描画パイプライン９１が
入力情報Ｄ１〜Ｄｐまでを処理している状態を示す。図
３９（ｂ）は、入力情報Ｄｑと処理内容Ｘの変更が行わ
れる状態を示す。この変更は、図３９（ｃ）に示すよう
に、セレクタＳにより処理内容Ｘの変更を示す情報Ｄｘ
が描画パイプライン９１に伝達されることで行われる。
図３９（ｄ）は、描画パイプライン９１上の入力情報Ｄ
ｐ以前の入力情報の出力完了を待たずに入力情報Ｄｑが
描画パイプライン９１に伝達される様子を示す。

【０１９３】図４０は、本発明になる情報処理装置の第
４実施例の要部を示すブロック図である。同図中、図３
７と同一部分には同一符号を付し、その説明は省略す
る。本実施例では、上記第２の不都合を解消する。本実
施例では、図４０に示すように、ＤＤＡ部２３内に終点
タグ機能が設けられ、描画パイプライン９１内にロック
ユニット９６が設けられている。

【０１９４】図３７に示す第３実施例等の場合には、Ｄ
ＤＡ部２３はホストコンピュータ１２からの多角形情報
を単純に点に分解して描画パイプライン９１に供給す
る。これに対し、本実施例では、多角形情報を点に分解
する際に、多角形の最後の点には終点を意味する終点タ
グＦＥを付加する。図４１は、終点タグＦＥが付加され
た情報を示す図である。図４１に示す情報は、図３８
（ｂ）に示す情報に終点タグＦＥが付加されたものであ
る。

【０１９５】図４０に示すロックユニット９６は、描画
パイプライン９１内でフレームメモリ１４からの元情報
Ｎを必要とするユニットの直前の段に設けられている。
ロックユニット９６は、入力されてくる情報に付加され
ている終点タグＦＥがオンの場合、この情報を多角形の
終点情報とみなし、この情報を含めて描画パイプライン
９１上に残っている情報が全て描画パイプライン９１か
ら出力されるまで、以降の情報を止めておく処理を行
う。

【０１９６】このように、ハードウェアレベルで情報の
待ち合わせ処理を行うため、ホストコンピュータ１２に
おいて待ち合わせ処理を行う必要がなくなる。又、ホス
トコンピュータ１２で待ち合わせ処理を行った場合に
は、描画パイプライン９１の処理が終了したことを認識
してから処理を再開するために、多角形情報の入力から
処理を再開してセレクタ９５、ＤＡＡ部２３及び描画パ
イプライン９１へと処理を進める必要がある。しかし、
本実施例の如くロックユニット９６を描画パイプライン
９１内に設けた場合、待ち合わせ処理中であっても、少
なくともセレクタ９５、ＤＡＡ部２３及び描画パイプラ
イン９１内のロックユニット９６の前の処理ユニットま
での処理は実行可能となる。このため、本実施例では、
待ち合わせ処理の完了直後にロックユニット９６以降の
処理を開始でき、待ち合わせ処理によるロスタイムを最
小限に抑さえることができる。

【０１９７】尚、アプリケーションによっては、多角形
の描画に重なりが発生しないと仮定できるような場合も
ある。このような場合には、上記待ち合わせ処理は不要
となるが、本実施例ではハードウェアレベルでロックが
行われるため、待ち合わせ処理の要否に応じてロックを
制御する構成とすることが望ましい。

【０１９８】図４２（ａ）は、ＤＤＡ部２３内で終点タ
グＦＥのマスクを行う構成を示す図である。同図中、Ｄ
ＡＡ部２３内には終点認識回路２３１、待ち合わせ設定
回路２３２及びマスク回路２３３が設けられている。終
点認識回路２３１は、入力情報に終点タグＦＥが付加さ
れているか否かに応じて多角形の終点を検出し、終点タ
グＦＥをマスク回路２３３へ供給する。他方、待ち合わ
せ設定回路２３２は、待ち合わせ処理の有無を示す信号
をマスク回路２３３へ供給する。これにより、マスク回
路２３３は、待ち合わせ処理が必要な場合にのみ終点タ
グＦＥを出力する。

【０１９９】図４２（ｂ）は、ロックユニット９６内で
終点タグＦＥのマスクを行う構成を示す図である。同図
中、ロックユニット９６内には待ち合わせ設定回路９６
１、マスク回路９６２及びロック機構９６３が設けられ
ている。マスク回路９６２には、終点タグＦＥ及び待ち
合わせ設定回路９６１からの待ち合わせ処理の有無を示
す信号が供給される。マスク回路９６２は、待ち合わせ
処理が有る場合にのみ終点タグＦＥをロック機構９６３
に供給してロック機構９６３を起動する。

【０２００】図４３は、フレームメモリ１４にシンクロ
ナスメモリを用いた場合の読み出し動作及び書き込み動
作を説明する図である。又、図４４は、考えられる情報
処理装置の要部を示すブロック図であり、同図中、図３
７と同一部分には同一符号を付し、その説明は省略す
る。

【０２０１】図４３（ａ）は、この場合のフレームメモ
リ１４の読み出し動作を説明する図である。読み出し動
作では、フレームメモリ１４は情報処理システムから与
えられたアドレスに対し、レイテンシと呼ばれるクロッ
ク分後にデータを出力する。このレイテンシは、通常の
メモリのサイクル時間に相当し、アドレスｋを与えてか
ら対応するデータｋが出力されるまでの時間だけに着目
すると、通常のメモリの動作速度とあまり変わらない。
しかし、シンクロナスメモリは通常のメモリと異なり、
情報処理システムはデータｋが出力されるのを待つこと
なく次のアドレスｋ＋１を与えることができるので、連
続してアドレスを与えることによりデータを連続して出
力することができる。このため、シクロノスメモリは、
通常のメモリのサイクル時間単位よりも速いクロックの
周期で動作することが可能である。

【０２０２】図４３（ｂ）は、フレームメモリ１４に同
期技術を用いたシンクロナスメモリを用いた場合の書き
込み動作を説明する図である。書き込み動作では、情報
処理システムがフレームメモリ１４にアドレスとデータ
の両方を与えてデータの書き込みを行う。フレームメモ
リ１４、即ち、シンクロナスメモリ自体が最終的にその
内部にデータを書き終わるまでには、やはりサイクル時
間に相当する時間だけかかるが、情報処理システムは上
記読み出し動作時の場合と同様にデータの書き込みが終
わるまで待つ必要はなく、次のクロックで次のデータの
書き込み動作に移ることが可能である。

【０２０３】上記の如く、フレームメモリ１４にシンク
ロノスメモリを用いることで、通常のメモリを用いた場
合と比べるとより高速な動作を行うことが可能となる。
しかし、図４４に示すように単にフレームメモリ１４に
シンクロノスメモリを用い、描画パイプライン９１とフ
レームメモリ１４とのやり取りをある１つの処理ユニッ
ト９２−ｊで行っただけでは有効な動作を行うことはで
きない。つまり、図４４の場合、フレームメモリ１４に
対してアドレスを与えてからフレームメモリ１４が描画
パイプライン９１から出力されたデータを受け取るまで
の時間、次の動作を行うことができない。このため、フ
レームメモリ１４の読み出しタイミングは、シンクロナ
スメモリを用いているにも拘らず図４５に示すようなタ
イミングとなってしまう。他方、この場合の書き込み動
作は、描画パイプライン９１での処理の完了を待つこと
なく、描画パイプライン９１の動作クロックで書き込み
を行うことができる。しかし、シンクロナスメモリは、
書き込み動作から読み出し動作へ、又、これとは逆に読
み出し動作から書き込み動作へと切り替わる際に、一定
のロス時間を生じる。このため、図４６に示すように、
高速な書き込み動作を生かす処理を行うことはできな
い。尚、図４６中、「Ｒ」はリード（読み出し）、
「Ｗ」はライト（書き込み）を表す。

【０２０４】図４７は、本発明になる情報処理装置の第
５実施例の要部を示すブロック図である。同図中、図３
７と同一部分には同一符号を付し、その説明は省略す
る。本実施例では、上記第３の不都合を解消する。本実
施例では、図４７に示すように、シクロナスメモリから
なるフレームメモリ１４と描画パイプライン９１との間
に、調停回路９７が設けられている。この調停回路９７
の構成については、図４９と共に後述する。

【０２０５】読み出し動作の効率化は、図４７に示す描
画パイプライン９１内の処理ユニット９２−ｊから処理
ユニット９２−ｊ＋１の部分で実現されている。上記図
４４の場合には処理ユニット９２−ｊでフレームメモリ
１４からの読み出しを行うところを、本実施例では処理
ユニット９２−ｊはアドレス提示ユニットとして使用さ
れ、フレームメモリ１４に対してアドレスを与えるだけ
に使用される。フレームメモリ１４から出力されるデー
タを受けるのは、データ受付ユニットとして使用される
処理ユニット９２−ｊ＋１である。又、処理ユニット９
２−ｊと処理ユニット９２−ｊ＋１との間のレイテンシ
に相当する遅れを吸収するために、パイプラインレジス
タ９３−ｊ１〜９３−ｊｘが設けられている。この様な
構成とすることにより、読み出し動作が細分化されて実
質的に描画パイプライン９１中に組み込まれたようにみ
なすことが可能となる。

【０２０６】図４８は、第５実施例の読み出し動作を説
明する図である。処理ユニット９２−ｊは、図示を省略
するＤＤＡ部２３から供給される元情報Ｍｉを受け付け
て、フレームメモリ１４に対してアドレスｉを与えると
共に、パイプラインレジスタ９３−ｊ１に元情報Ｍｉを
出力する。これにより、処理ユニット９２−ｊは、次の
クロックでは元情報Ｍｉ＋１の処理を行うことができ
る。パイプラインレジスタ９３−ｊ１〜９３−ｊｘは、
フレームメモリ１４のレイテンシ時間で規定される遅れ
に対応した段数分設けられているので、処理ユニット９
２−ｊ＋１ではパイプラインレジスタ９３−ｊ１〜９３
−ｊｘを通ってきた元情報Ｍｉと、フレームメモリ１４
から読み出されてきたデータｊとが揃って渡される。従
って、フレームメモリ１４及び描画パイプライン９１の
動作速度を高めることができる。

【０２０７】尚、書き込み動作を効率化するためには、
書き込み動作をなるべく連続させて読み出しとの切り換
えロスを減らす必要があるが、これは以下に説明する調
停回路９７の動作により実現できる。図４９は、調停回
路９７の概略構成を示すブロック図である。同図中、調
停回路９７は、大略セレクタ９７１、読み出しアドレス
待ち行列を格納するバッファ９７２、スリーステートデ
バイス９７３、書き込みアドレス／データ待ち行列を格
納するバッファ９７４及び調停回路９７の各部を制御す
る調停回路制御部９７５からなる。

【０２０８】セレクタ９７１は、２つの待ち行列のうち
どちらのアドレスをフレームメモリ１４に与えるかを調
停回路制御部９７５の制御下で選択する。スリーステー
トデバイス９７３は、読み出し要求時には調停回路制御
部９７５の制御下で、フレームメモリ１４の出力するデ
ータを読み出し要求元である描画パイプライン９１へ伝
達する。他方、書き込み要求時には、スリーステートデ
バイス９７３は調停回路制御部９７５の制御下で、フレ
ームメモリ１４に対して書き込み待ち行列のデータを与
えるためのデータの転送方向を選択する。

【０２０９】図５０は、調停回路制御部９７５の動作を
説明するフローチャートである。同図中、ステップＳ３
１は、フレームメモリ１４に対して読み出し動作中であ
るか否かを判定し、判定結果がＮＯであるとステップＳ
３２でフレームメモリ１４に対して書き込み動作中であ
るか否かを判定する。ステップＳ３２の判定結果がＮＯ
であると、ステップＳ３３で読み出し待ち行列に要求が
あるか否かを判定し、判定結果がＮＯであるとステップ
Ｓ３４で書き込み待ち行列に要求があるか否かを判定す
る。ステップＳ３４の判定結果がＮＯであると、ステッ
プＳ３５で次のクロックまで待ち状態となり、その後処
理はステップＳ３１へ戻る。

【０２１０】ステップＳ３１の判定結果がＹＥＳの場
合、ステップＳ３６で読み出し待ち行列に要求があるか
否かを判定し、判定結果がＹＥＳであるとステップＳ３
７で読み出し行列の要求アドレスをフレームメモリ１４
に与える。他方、ステップＳ３６の判定結果がＮＯであ
れば、処理はステップＳ３５へ進む。又、ステップＳ３
２の判定結果がＹＥＳの場合、ステップＳ３８で書き込
み待ち行列に要求があるか否かを判定し、判定結果がＹ
ＥＳであるとステップＳ３９で書き込み行列の要求アド
レス／データをフレームメモリ１４に与える。他方、ス
テップＳ３８の判定結果がＮＯであれば、処理はステッ
プＳ３５へ進む。

【０２１１】この様にして、フレームメモリ１４が読み
出し動作中は、読み出し待ち行列の要求が優先的に処理
されるため、読み出し動作を連続して行うことができ
る。又、フレームメモリ１４が書き込み動作中は、書き
込み待ち行列の要求が優先的に処理されるので、書き込
み動作を連続して行うことができる。これにより、書き
込み動作と読み出し動作との切り換えによるロス時間を
最小限に抑さえることが可能となり、シンクロナスメモ
リをフレームメモリ１４に用いた場合にシンクロナスメ
モリを効率的に動作させることができる。

【０２１２】図５１は、本発明になる情報処理装置の第
６実施例の要部を示すブロック図である。同図中、図４
７と同一部分には同一符号を付し、その説明は省略す
る。本実施例では、上記第３の不都合を解消する。本実
施例では、図５１に示すように、シンクロナスメモリか
らなるフレームメモリ１４−１が調停回路９７に接続さ
れ、ＶＲＡＭからなるフレームメモリ１４−２が表示部
１７に接続されている。フレームメモリ１４−１に対し
ては、描画パイプライン９１から読み出し動作及び書き
込み動作の両方の動作が行われる。他方、フレームメモ
リ１４−２に対しては、描画パイプライン９１からの書
き込み動作と表示部１７（表示制御部）からのアクセス
要求処理の両方が行われる。この構成により、フレーム
メモリ１４−１は表示制御部から独立して動作可能とな
り、これは図２１のローカルメモリ１５と同じとみなせ
るようになる。これにより、表示部１７からのアクセス
はＶＲＡＭであるフレームメモリ１４−２に対して行
い、シンクロナスメモリであるフレームメモリ１４−１
は描画パイプライン９１の処理のみに対応すれば良い。
尚、フレームメモリ１４−２は表示制御部との接続のた
めに用意されたものであり、フレームメモリ１４−１が
ＶＲＡＭの機能を包含すれば、単一のメモリにより構成
されていても良いことは言うまでもない。

【０２１３】しかし、１４−１のシンクロナスメモリは
一括クリアなどＶＲＡＭの一部機能を持つものはある
が、全ての機能は包含しておらず、ＶＲＡＭとの置き換
えは困難であるし、一般的なシンクロナスメモリを使用
するのに比べ画像情報の格納専用にシンクロナスメモリ
を設計して製造するのでは、情報処理装置のコストが高
くなりすぎてしまう。そこで、一括書き込み等の特種な
機能を持たないシンクロナスメモリを用いても等価的に
高速なクリア機能を実現できる本発明になる情報処理装
置の第７実施例を以下に説明する。

【０２１４】第７実施例の構成は、図５１に示す第６実
施例の構成と同じであるので、その図示及び説明は省略
する。本実施例では、図５２（ａ）に示すように、シン
クロナスメモリからなるフレームメモリ１４−１内に、
本来の情報の記憶領域１０１の他に、制御情報を記憶す
る制御情報領域１０２を設けている。図５２（ｂ）は、
本来の情報と制御情報との関係を示す図である。

【０２１５】図５２（ｂ）に示すように、本来の情報が
ビット０〜ビットＸのＸ＋１ビットでフレームメモリ１
４−１に格納されているのに対し、制御情報は１ビット
づつ格納されている。つまり、制御情報ビットＣ１が本
来の情報１に対して格納され、制御情報ビットＣ２が本
来の情報２に対して格納されるといった具合に、本来の
情報と制御情報とが１対１に対応する形で格納されてい
る。フレームメモリ１４−１から本来の情報を読み出す
際には、対応する制御情報も読み出し、描画パイプライ
ン９１内の処理ユニットでは読み出された制御情報ビッ
トをチェックする。チェックされた制御情報ビットが
「１」であれば、読み出した本来の情報の値をそのまま
次段のユニットへ出力する。他方、チェックされたクリ
ア制御情報ビットが「０」であれば、情報がクリアされ
ているものとして、クリア値を次段のユニットへ出力す
る。

【０２１６】制御情報ビットＣ１〜ＣＸ＋１は、同一ア
ドレス上にあるので、本来の情報を１回アクセスするだ
けでこれらの制御情報ビットＣ１〜ＣＸ＋１を得ること
ができる。これらの制御情報ビットＣ１〜ＣＸ＋１に
「０」を書き込めば、対応する本来の情報１〜Ｘ＋１を
クリアしたことと等価となる。従って、本来の情報にク
リア値を書き込みことで画面クリアを実現する場合と比
べると、１／（Ｘ＋１）の時間でクリア処理を完了する
ことが可能であり、高速のクリア処理を実現できる。

【０２１７】尚、説明の便宜上、画面クリアについて説
明したが、本実施例によれば同様にして本来の情報に対
し、別の情報による意味付けを行う機能が実現できるこ
とがわかる。このため、フレームメモリ１４−１からの
読み出し時の描画パイプライン９１内の処理ユニットで
の情報の解釈によって、クリア以外の目的で制御情報を
使用することができる。例えば、本来の情報の値を２倍
にして画面中の一定の領域を他の部分より明るく表示し
たり、逆に１／２倍にして画面中の一定の領域を他の部
分より暗く表示すること等の意味付けを行うことが可能
である。

【０２１８】制御情報は、本来の情報に対応してＸ＋１
個分設けられるので、１回制御情報を読み出して保持し
ておけば、必ずしも本来の情報のアクセスのたびに制御
情報を読み出す必要はない。そこで、制御情報をキャッ
シングするキャッシュ機能を描画パイプライン９１内に
組み込むと非常に便利である。

【０２１９】図５３は、本発明になる情報処理装置の第
８実施例の要部を示すブロック図である。第８実施例の
概略構成は、図５１に示す第６実施例の構成と同じであ
るので、その図示及び説明は省略する。図５３（ａ）
は、図５１に示す描画パイプライン９１に組み込まれる
アドレス提示ユニット９２−ｊを示し、図５３（ｂ）
は、描画パイプライン９１に組み込まれるデータ受け付
けユニット９２−ｊ＋１を示す。

【０２２０】図５３（ａ）に示すアドレス提示ユニット
９２−ｊは、座標取得部２０１、クリアアドレスキャッ
シュ（メモリ）２０２、キャッシュテスト部２０３、ア
ドレス加工部２０４及びセレクタ２０５からなる。座標
取得部２０１は、描画パイプライン９１の前段から受け
付けた元情報Ｍのうち、座標情報を取り出してフレーム
メモリ１４−１に対して読み出しを要求するべきアドレ
スの元とする。クリアアドレスキャッシュ２０２は、図
５２に示す制御情報領域１０２のどのアドレスをキャッ
シングしているかを示す情報を保持する。アドレス加工
部２０４は、座標取得部２０１が取得したアドレスを加
工して、本来の情報が格納されているアドレス或いは制
御情報が格納されているアドレスを生成する。キャッシ
ュテスト部２０３は、座標取得部２０１が取得したアド
レスと、キャッシングしているアドレスとを比較する。
既に制御情報をキャッシングしている場合には、アドレ
ス加工部２０４により本来の情報が格納されているアド
レスをフレームメモリ１４−１に提示する。他方、制御
情報をキャッシングしていないか、或いは、キャッシン
グしている制御情報とは別のアドレスの制御情報が必要
となった場合には、制御情報が格納されているアドレス
をフレームメモリ１４−１に提示する。更に、後述する
データ受け付けユニット９２−ｊ＋１に対し、本来の情
報ではなく制御情報をアクセスしたことが識別できるよ
うに、セレクタ２０５が元情報ＭにタグＦＣを付けて次
段のユニットに伝達する。

【０２２１】図５３（ｂ）に示すデータ受け付けユニッ
ト９２−ｊ＋１は、ＦＣ解釈部３０１、クリアデータキ
ャッシュ（メモリ）３０２、クリアテスト部３０３、ク
リア値を出力するレジスタ３０４及びセレクタ３０５か
らなる。ＦＣ解釈部３０１は、タグＦＣに基づいて、フ
レームメモリ１４−１から読み出された情報が本来の情
報であるか制御情報であるかを解釈、即ち、認識する。
クリアデータキャッシュ３０２は、制御情報を保持す
る。ＦＣ解釈部３０１により制御情報が読み出されたと
認識されると、フレームメモリ１４−１から受け付けた
データがクリアデータキャッシュ３０２に書き込まれ
る。クリアテスト部３０３は、元情報Ｍから座標を取り
出すと共に、クリアデータキャッシュ３０２内の対応す
るビットを検索して制御情報が「０」であるか「１」で
あるかを識別する。制御情報が「１」の場合はクリア状
態ではないので、セレクタ３０５によりフレームメモリ
１４−１から受け付けたデータを描画パイプライン９１
の次段のユニットへ伝達する。他方、制御情報が「０」
の場合には、クリア状態であるため、描画パイプライン
９１の次段のユニットへはレジスタ３０４に格納された
クリア値を伝達する。

【０２２２】本実施例によれば、上記の如き構成のアド
レス提示ユニット９２−ｊ及びデータ受け付けユニット
９２−ｊ＋１を用いることにより、制御情報のアクセス
に伴うロスを最小限に抑さえることができる。図５１に
示す描画パイプライン９１で生成された画像情報は、最
終的にはフレームメモリ１４−１，１４−２に書き込ま
れるが、これと同時に上記制御情報も書き込む必要があ
る。しかし、制御情報の数は、本来の情報のＸ＋１個分
設ける必要があるため、制御情報の交信状態を保持して
おき、最後に書き込みを行うことにより制御情報の書き
込み要求を減らすことが可能である。そこで、これを実
現する本発明になる情報処理装置の第９実施例を以下に
説明する。

【０２２３】図５４は、第９実施例の要部を示すブロッ
ク図である。第９実施例の概略構成は、図５１に示す第
６実施例の構成と同じであるので、その図示及び説明は
省略する。図５４は、図５１に示す描画パイプライン９
１内の最終段に組み込まれ、制御情報のキャッシング機
能を備えた処理ユニット９２−ｎの構成を示す。

【０２２４】図５４中、処理ユニット９２−ｎは、ＦＣ
解釈部４０１、クリアアドレスキャッシュ（メモリ）４
０２、クリア更新部４０３、セレクタ４０４，４０５及
びアドレス加工部４０６からなる。ＦＣ解釈部４０１
は、タグＦＣに基づいて、フレームメモリ１４−１から
読み出された情報が本来の情報であるか制御情報である
かを解釈、即ち、認識する。クリアデータアドレスキャ
ッシュ４０２は、制御情報を保持する。ＦＣ解釈部４０
１により制御情報が読み出されたと認識された場合、既
にクリアデータアドレスキャッシュ４０２に更新された
制御情報が保持されていればこの制御情報をフレームメ
モリ１４−１に書き込む必要がある。このため、セレク
タ４０４，４０５に元情報Ｍを待たせて、クリアデータ
アドレスキャッシュ４０２に保持されているアドレスと
データに従ってフレームメモリ１４−１への書き込みを
行う。フレームメモリ１４−１への書き込みが行われた
後、新しい制御情報をクリアデータアドレスキャッシュ
４０２に書き込む。クリア更新部４０３は、制御情報、
即ち、本実施例ではクリアに関する制御情報を更新す
る。つまり、クリア更新部４０３は、元情報Ｍが本来の
情報であり、且つ、その本来の情報がフレームメモリ１
４−１に書き込まれると、制御情報の対応するビットを
「１」に設定する。アドレス加工部４０６は、セレクタ
４０５を会して得られるアドレスを加工して、本来の情
報が格納されているアドレス或いは制御情報が格納され
ているアドレスを生成する。

【０２２５】本実施例によれば、上記の如き構成の処理
ユニット９２−ｎを用いることにより、制御情報のアク
セスに伴うロスを最小限に抑さえることができる。尚、
上記各実施例は、任意に組み合わせても良いことは言う
までもない。例えば、上記第３〜第９実施例は、夫々第
２実施例にも同様にして適用可能である。又、図５１に
示す第６実施例を第２実施例に適用する場合、図５１の
フレームメモリ１４−１は図２１のローカルメモリ１５
として使用され、図５１のフレームメモリ１４−２は図
２１のフレームメモリ１４として使用される。

【０２２６】以上、本発明を実施例により説明したが、
本発明はこれらの実施例に限定されるものではなく、本
発明の範囲内で種々の変形及び改良が可能であることは
言うまでもない。

【０２２７】

【発明の効果】上述の如く、本発明の請求項１記載の発
明によれば、専用処理を実行する第１の情報処理手段
と、第１の情報処理手段とは並列に制御情報に応じた処
理が実行できる第２の情報処理手段とを有することによ
り、専用処理を行なう情報は第１の情報処理手段により
処理を実行し、制御情報に応じた処理を行なう情報は第
２の情報処理手段により処理を実行することができるた
め、第１の情報処理手段で入力情報に対して専用処理を
行ないつつ捕捉的な処理は第２の情報処理手段で並列的
に処理でき、したがって、情報の処理を高速に行なえる
等の特長を有する。

【０２２８】請求項２記載の発明によれば、第２の情報
処理手段に処理情報記憶手段を設けることにより、第２
の情報処理手段の処理を制御でき、第２の情報処理手段
の情報の入出力を制御できるため、第１の情報処理手段
及び第２の情報処理手段の情報の競合を回避でき、効率
的に情報の処理を行なえる等の特長を有する。

【０２２９】請求項３記載の発明によれば、第２の情報
処理手段に上位システムとの情報の通信を行なう通信手
段を設けることにより第１の情報処理手段の処理に関係
なく上位システムから第２の情報処理手段に情報を供給
できるため、上位システムからの情報の供給をスムーズ
に行なえ、第２の情報処理手段での処理が滞りなく実行
でき、効率よく情報の処理が行なえると共に処理の高速
化が計れる等の特長を有する。

【０２３０】請求項４記載の発明によれば、第２の情報
処理手段を互いに並列に処理が可能な第１及び第２の演
算部で構成することにより例えば、第１の演算部で処理
情報に応じた処理を実行させ、第２の演算部で第１の情
報処理手段の動作制御を実行させることにより、情報処
理を行ないつつ、第１の情報処理手段を最適に処理が行
なえるように制御しつつ情報処理が行なえ、情報の処理
を効率的に実行できる等の特長を有する。

【０２３１】請求項５記載の発明によれば、第２の情報
処理手段に第１及び第２の演算部の両方からアクセス可
能な共有記憶手段を設けることにより、第１及び第２の
演算部で情報の共有が行なえ、第１及び第２の演算部で
効率よく情報の処理が行なえる等の特長を有する。

【０２３２】請求項６記載の発明によれば、第１の情報
処理手段の処理回数記憶部には第２の情報処理手段によ
り処理情報に応じて設定された処理回数が記憶され、カ
ウント手段は第１の情報処理手段の処理回数をカウント
し、比較手段は処理回数記憶部の処理回数とカウント手
段のカウント値とを比較し、両値が一致したとき、第１
の情報処理手段の処理を終了すると共に第２の情報処理
手段に処理終了情報を供給することにより、第１の情報
処理手段で自動的に実行を終了でき、第２の情報処理手
段の処理負荷を軽減でき、効率よく情報の処理が実行で
きる等の特長を有する。

【０２３３】請求項７記載の発明によれば、第１の情報
処理手段は三次元画像情報を専用に処理する三次元画像
情報処理部を有することにより、三次元画像情報のほと
んどを三次元画像情報処理部で処理し、捕捉的な処理を
第２の情報処理手段で実行することにより三次元画像情
報の処理を高速で行なえる等の特長を有する。

【０２３４】請求項８記載の発明によれば、第１の情報
処理手段は線形補間演算、テクスチャ演算、描画条件判
定、透明度演算を専用処理として実行できるため三次元
の画像処理に必要となるほとんどの処理が行なえ、第２
の情報処理手段により捕捉的な処理を行なうことにより
三次元画像処理を高速で行なえる等の特長を有する。

【０２３５】請求項９記載の発明によれば、第１及び第
２の情報処理手段から共にアクセス可能な情報処理手段
を有することにより、第１，第２の情報処理手段で情報
を共有でき、それの情報を用いて並列に情報の処理が行
なえるため、効率よく情報の処理が行なえる等の特長を
有する。

【０２３６】請求項１０記載の発明によれば、情報記憶
手段を制御情報及び処理情報を記憶する第１の情報記憶
手段と、処理過程で用いられ、所定の情報が記憶された
第２の情報記憶手段と、処理結果を記憶する第３の情報
記憶手段とで構成することより、第１，第２の情報処理
手段でのアクセス競合を回避できるため、処理を効率よ
く実行できる等の特長を有する。

【０２３７】請求項１１記載の発明によれば、第３の情
報記憶部には表示に必要な色情報と透明度情報のみを記
憶すればよいため、第３の情報記憶部の記憶容量を小さ
くできると共に、第３の情報記憶部からの情報の読み出
しも高速に行なえる等の特長を有する。

【０２３８】請求項１２記載の発明によれば、実行制御
手段により第１，第２の演算部及び第１の情報処理手段
の実行制御を同期して行なうことができるため、第１の
情報処理手段での処理と第１，第２の演算部での処理と
を組み合わせた処理を実行できる等の特長を有する。

【０２３９】請求項１３記載の発明によれば、第１，第
２の演算部の実行を制御する第１，第２実行制御部と第
１の情報処理手段の実行を制御する第３の実行制御部を
設け、パイプライン制御手段により処理情報に応じて第
１，第２の実行制御部で生成される制御情報に応じて第
１，第２，第３の実行制御部を制御することにより、処
理の実行を第１，第２の演算部と第１の情報処理手段で
同期させることができ、したがって、複雑な処理を高速
に効率よく行なうことができ、また、このとき、処理情
報に応じて実行待機が制御できるため、処理情報の変更
により各種処理に容易に対応できる等の特長を有する。

【０２４０】請求項１４記載の発明によれば、処理情報
に停止情報を設定するだけで第１，第２の演算部及び第
１の情報処理手段の処理手順の設定を容易に対応できる
等の特長を有する。請求項１５記載の発明によれば、三
次元画像を構成する図形の頂点情報に応じて該三次元画
像を描画する描画情報を生成する処理を行なう際、前記
第２の情報処理手段により前記頂点情報に応じて所定の
頂点間を補間する端点を求め、前記第１の情報処理手段
により前記第１の情報処理手段で求められた前記端点を
描画開始点とし、前記端点に対向する辺までの間を補間
する線分を描画し、前記第２の情報処理手段により前記
第１の情報処理手段で前記線分が描画されるまでの間に
次の端点を求めることにより描画すべき図形に対応する
画素を求めるとき、比較的複雑な処理が必要となる図形
端点を求める処理を各種処理が実行可能な第２の情報処
理手段で処理し、端点に応じて単純に処理が実行できる
補間処理を予め決められた処理だけ実行可能な第１の情
報処理手段により実行し、第１及び第２の情報処理手段
を並列に動作させることにより、上位システム側での情
報処理負担を軽減できると共に、上位システム側からの
情報の供給を待つ必要がなく、また、端点処理及び、補
間処理を並列に実行できるため、情報の処理効率を向上
させることができる等の特長を有する。

【０２４１】請求項１６及び１７記載の発明によれば、
フレームメモリにＶＲＡＭを用いても高速に描画処理を
行うことが可能であり、個々のメモリに固有のアクセス
の遅延に影響されずに各手段での処理を行うことができ
る。請求項１８記載の発明によれば、並列に動作する手
段を非同期に動作させることができ、個々の手段で遅延
が生じても他の手段の処理への影響を最小限に抑さえる
ことが可能である。

【０２４２】請求項１９記載の発明によれば、フレーム
メモリには現存のシステムと同じＶＲＡＭ等を使用でき
るので、現存のシステムとの互換性を保ちつつ高速な描
画処理を行うことが可能となる。請求項２０記載の発明
によれば、高速なパイプライン処理を行うことができ
る。

【０２４３】請求項２１〜２３記載の発明によれば、描
画パイプラインの動作を止めることなく各処理ユニット
の機能を変更することができる。請求項２４〜２６記載
の発明によれば、重なりのある画像に関する情報であっ
ても生成画像情報に矛盾を生じることなく描画パイプラ
インを動作させることが可能となる。

【０２４４】請求項２７〜３４記載の発明によれば、シ
クロナスメモリ等の高速メモリを使用して描画パイプラ
インを高速に動作させることができる。請求項３５記載
の発明によれば、フレームメモリにＶＲＡＭを用いても
高速に描画処理を行うことが可能であり、個々のメモリ
に固有のアクセスの遅延に影響されずに各手段での処理
を行うことができる。

【０２４５】請求項３６記載の発明によれば、描画パイ
プラインの動作を止めることなく各処理ユニットの機能
を変更することができる。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明の第１実施例のブロック図である。

【図３】第１実施例における情報処理の動作フローチャ
ートである。

【図４】第１実施例におけるラスタライズ処理時のマイ
クロプログラム実行部の動作フローチャートである。

【図５】第１実施例におけるラスタライズ処理時のＤＤ
Ａ部の動作フローチャートである。

【図６】第１実施例におけるラスタライズ処理時の動作
説明図である。

【図７】第１実施例におけるラスタライズ処理時の動作
説明図である。

【図８】第１実施例におけるラスタライズ処理時の動作
説明図である。

【図９】第１実施例におけるラスタライス処理時の動作
説明図である。

【図１０】第１実施例における主副演算部の共有レジス
タへのアクセス動作時のフローチャートである。

【図１１】第１実施例の共有メモリを説明するための図
である。

【図１２】第１実施例におけるプログラム実行時のマイ
クロプログラム実行部の動作フローチャートである。

【図１３】第１実施例の実行制御部の構成図である。

【図１４】第１実施例の実行制御部のパイプライン制御
の動作説明図である。

【図１５】第１実施例の実行制御部の動作説明図であ
る。

【図１６】第１実施例の実行制御部の動作説明図であ
る。

【図１７】第１実施例の実行制御部の動作説明図であ
る。

【図１８】第１実施例の実行制御部の動作説明図であ
る。

【図１９】第１実施例の実行制御部の動作説明図であ
る。

【図２０】第１実施例のグラフィック専用ハードウェア
部の概略構成を示すブロック図である。

【図２１】本発明になる情報処理装置の第２実施例の要
部の概略構成を示すブロック図である。

【図２２】画素によって近似的に表現される多角形を示
す図である。

【図２３】図２０に示すグラフィック専用ハードウェア
部の処理シーケンスを示す図である。

【図２４】図２１に示すグラフィック専用ハードウェア
部の処理シーケンスを示す図である。

【図２５】アクセス停止要因が発生した場合の図２０に
示すグラフィック専用ハードウェア部の処理シーケンス
を示す図である。

【図２６】アクセス停止要因が発生した場合の図２１に
示すグラフィック専用ハードウェア部の処理シーケンス
を示す図である。

【図２７】ブレンダ部の制御部以外の制御部の入出力を
説明する図である。

【図２８】図２７に示す制御部の動作説明用フローチャ
ートである。

【図２９】ブレンダ部の制御部の入出力を説明する図で
ある。

【図３０】図２９に示す制御部の動作説明用フローチャ
ートである。

【図３１】第２実施例が適用されるシステムの全体構成
を示すブロック図である。

【図３２】図３１に示すシステムの要部を示すブロック
図である。

【図３３】図２０に示すグラフィック専用ハードウェア
部におけるＤＤＡ部以降のパイプライン処理を説明する
ためのブロック図である。

【図３４】ｎ段のパイプライン処理を説明する図であ
る。

【図３５】画面上重なって表示される多角形画像を説明
する図である。

【図３６】フレームメモリの読み出し動作及び書き込み
動作を説明する図である。

【図３７】本発明になる情報処理装置の第３実施例の要
部を示すブロック図である。

【図３８】第３実施例において描画パイプラインに供給
する画像情報の生成に直接的及び間接的に関与する情報
を説明する図である。

【図３９】第３実施例におけるパイプライン処理を説明
する図である。

【図４０】本発明になる情報処理装置の第４実施例の要
部を示すブロック図である。

【図４１】第４実施例において描画パイプラインに供給
する画像情報の生成に直接的及び間接的に関与する情報
を説明する図である。

【図４２】第４実施例における処理の待ち合わせを説明
する図である。

【図４３】フレームメモリにシンクロナスメモリを用い
た場合の書き込み動作及び読み出し動作を説明する図で
ある。

【図４４】考えられる情報処理装置の要部を示すブロッ
ク図である。

【図４５】図４４に示す装置の読み出し動作を説明する
図である。

【図４６】図４４に示す装置の読み出し／書き込み動作
の切り換えを説明する図である。

【図４７】本発明になる情報処理装置の第５実施例の要
部を示すブロック図である。

【図４８】第５実施例の読み出し動作を説明する図であ
る。

【図４９】第５実施例の調停回路の概略構成を示すブロ
ック図である。

【図５０】調停回路制御部の動作を説明するフローチャ
ートである。

【図５１】本発明になる情報処理装置の第６実施例の要
部を示すブロック図である。

【図５２】本発明になる情報処理装置の第７実施例にお
けるフレームメモリの構成を説明する図である。

【図５３】本発明になる情報処理装置の第８実施例の要
部を示すブロック図である。

【図５４】本発明になる情報処理装置の第９実施例の要
部を示すブロック図である。

【図５５】従来の情報処理装置の一例のブロック図であ
る。

【符号の説明】

１ 第１の情報処理手段 ２ 第２の情報処理手段 ３ 通信手段 ４ 処理情報記憶手段 ５ 情報記憶手段 ６ 第１の情報記憶手段 ７ 第２の情報記憶手段 ８ 第３の情報記憶手段 １１ 情報処理システム １２ ホストコンピュータ １３ 情報処理装置 １４ フレームメモリ １５ ローカルメモリ １６ テクスチャメモリ １８ グラフィック専用ハードウェア １９ マイクロプログラム実行 ２３ ＤＤＡ部 ２４ テクスチュア処理部 ２５ 描画条件判定部 ２６ ブレンダ部 ２７ ホストインタフェース ２８ 実行制御部 ２９ 命令キャッシュ ３０ 主演算部 ３１ 副演算部 ３２ 共有レジスタ ３３ 共有メモリ ６１ ユーザ入力装置 ６２ ホストプロセッサ ６３ 補助記憶装置 ６４ ホストメモリ ６５ 幾何変換プロセッサ ６６ ワークメモリ ６７ 情報処理装置 ６８ 表示制御部 ６９ ディスプレイ ７０ 半導体チップ ８１，９１ 描画パイプライン ９２−１〜９２−ｎ 処理ユニット ９３−１〜９３−ｎ パイプラインレジスタ ９５ セレクタ ９６ ロックユニット ９７ 調停回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０６Ｔ 17/00 1/20 15/00 Ｇ０６Ｆ 15/66 Ｋ 9365−5Ｈ 15/72 ４５０ Ａ (72)発明者 佐々木 繁 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 立松 律子 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内

Claims (36)

【特許請求の範囲】
1. 【請求項１】 入力情報に対して該入力情報に応じた処
   理を実行する情報処理装置であって、 前記入力情報に対して予め設定された専用の処理を実行
   する第１の情報処理手段と、 前記第１の情報処理手段とは並列に処理が実行でき、前
   記入力情報に対して処理情報に応じた処理を実行する第
   ２の情報処理手段とを有する情報処理装置。
2. 【請求項２】 前記第２の情報処理手段は前記処理情報
   を保持する処理情報記憶手段を有する請求項１記載の情
   報処理装置。
3. 【請求項３】 前記第２の情報処理手段は上位システム
   との情報通信を行なう通信手段を有する請求項１又は２
   記載の情報処理装置。
4. 【請求項４】 前記第２の情報処理手段は前記処理情報
   に応じて情報を処理する第１の演算部と、 前記処理情報に応じて情報を処理し、前記第１の演算部
   と並列処理が可能な第２の演算部とを有する請求項１乃
   至３のいずれか一項記載の情報処理装置。
5. 【請求項５】 前記第２の情報処理手段は前記第１の演
   算部及び前記第２の演算部の両方からアクセス可能な共
   有記憶手段を有する請求項４記載の情報処理装置。
6. 【請求項６】 前記第２の情報処理手段は処理情報に応
   じて前記第１の情報処理手段の処理回数を設定し、 前記第１の情報処理手段は前記第２の情報処理手段で設
   定された処理回数が設定され、 前記第１の情報処理手段での処理毎に処理回数を減算す
   るカウント手段と、 前記カウント手段の値が零となったときに第１の情報処
   理手段の処理を停止すると共に前記第２の情報処理手段
   に処理終了情報を供給する処理終了情報生成手段とを有
   する請求項１乃至５記載の情報処理装置。
7. 【請求項７】 前記第１の情報処理手段は三次元画像情
   報を専用で処理する三次元画像情報処理部を有する請求
   項１乃至６のいずれか一項記載の情報処理装置。
8. 【請求項８】 前記第１の情報処理手段は前記三次元画
   像情報処理部として補間演算を実行する補間演算部と、 前記線形補間演算部で処理された補間情報を外部から供
   給されるテクスチャ情報に応じて処理するテクスチャ演
   算部と、 前記テクスチャ演算部で処理された情報が予め設定され
   た描画条件を満すか否かを判定する描画条件判定部と、 前記描画条件判定部で描画条件を満すと判定された情報
   に対して予め設定された係数を設定し透明度を計算する
   透明度演算部と、 前記透明度演算手段で算出された情報を出力する出力部
   とを有する請求項７記載の情報処理装置。
9. 【請求項９】 前記第１及び第２の情報処理手段からア
   クセス可能に接続され、前記第１及び第２の情報処理手
   段の処理に必要な情報が記憶された情報記憶手段を有す
   る請求項１乃至８のいずれか一項記載の情報処理装置。
10. 【請求項１０】 前記情報記憶手段は前記第１及び第２
    の情報処理手段の処理を制御する制御情報、及び処理情
    報が記憶される第１の情報記憶手段と、 前記第１及び第２の情報処理手段の処理過程で用いら
    れ、予め記憶された所定の情報が記憶された第２の情報
    記憶手段と、 前記第１及び第２の情報処理手段で処理された結果情報
    が記憶される第３の情報記憶手段とを有する請求項９記
    載の情報処理装置。
11. 【請求項１１】 前記第１の情報記憶部は前記処理手段
    として前記第１及び第２の情報処理手段で処理された三
    次元画像情報の処理結果の全てを記憶し、 前記第３の情報記憶部は前記結果情報として前記第１及
    び第２の情報処理手段で処理された三次元画像情報のう
    ち色情報と透明度情報とを記憶する請求項７乃至１０の
    いずれか一項記載の情報処理装置。
12. 【請求項１２】 前記第２の情報処理手段は前記処理情
    報に基づいて前記第１及び第２の演算部及び前記第１の
    情報処理手段の処理が同期して実行されるように制御す
    る実行制御手段を有する請求項１乃至１１のいずれか一
    項記載の情報処理装置。
13. 【請求項１３】 前記実行制御手段は前記処理情報に基
    づいて前記第１の演算部の実行を制御すると共に制御情
    報を生成する第１の実行制御部と前記処理情報に基づい
    て前記第２の演算部の実行を制御すると共に制御情報を
    生成する第２の実行制御部と、 前記第１の情報処理手段の実行を制御する第３の実行制
    御部と、 前記第１及び第２の実行制御部で生成された前記制御情
    報に基づいて前記第１乃至第３の実行制御部の動作を全
    体が一つのパイプラインとして動作すべく制御するパイ
    プライン制御手段とを有する請求項１乃至１２のいずれ
    か一項記載の情報処理装置。
14. 【請求項１４】 前記処理情報として処理の実行を停止
    する停止情報を設定し、 該停止情報が前記第１又は第２の実行制御部は前記停止
    情報を検知し、前記パイプライン制御手段に実行停止要
    求を発し、 前記パイプライン制御手段は前記第１及び第２の演算部
    及び前記第１の情報処理手段の実行を制御する請求項１
    ３記載の情報処理装置。
15. 【請求項１５】 三次元画像を構成する図形の頂点情報
    に応じて該三次元画像を描画する描画情報を生成する処
    理を行なう情報処理方法であって、 前記第２の情報処理手段により前記頂点情報に応じて所
    定の頂点間を補間する端点を求め、 前記第１の情報処理手段により前記第１の情報処理手段
    で求められた前記端点を描画開始点とし、前記端点に対
    向する辺までの間を補間する線分を描画し、 前記第２の情報処理手段により前記第１の情報処理手段
    で前記線分が描画されるまでの間に次の端点を求める請
    求項１乃至１０のいずれか一項記載の情報処理装置を用
    いた情報処理方法。
16. 【請求項１６】 三次元画像に模様等を付けるために用
    意された色データやα値からなるテクスチュアデータを
    格納するテクスチュアメモリと、表示するべき三次元画
    像の色データを格納するフレームメモリと、マイクロプ
    ログラム、色データ、α値、奥行に関するＺ値等の描画
    データやユーザデータを格納するローカルメモリとに接
    続可能な情報処理装置であって、 該テクスチュアメモリからのテクスチュアデータを読み
    出してピクセルに模様を張り付ける処理を行うテクスチ
    ュア処理手段と、 該ローカルメモリから奥行データ等を読み出してピクセ
    ルを描画するべきか否かを判定する描画条件判定手段
    と、 描画するべきピクセルに対して、既に描画されているピ
    クセルの奥行データ等を該ローカルメモリから読み出し
    て描画するべき色データとブレンドし、最終的に該フレ
    ームメモリに書き込むデータを求めるブレンダ手段とを
    備え、 該ブレンダ手段から該フレームメモリに対しては書き込
    みのみを行い、同一データを該フレームメモリ及び該ロ
    ーカルメモリに書き込み、 該ローカルメモリをアクセスして行う該描画条件判定手
    段の処理と、該テクスチュアメモリをアクセスして行う
    該テクスチュア処理手段の処理とを、互いに並列に行
    う、情報処理装置。
17. 【請求項１７】 上位装置より表示するべき画像を示す
    ピクセルのうち、水平方向上描画するべきピクセルの始
    点と変化量を供給される線形補間演算手段を更に備え、
    該線形補間演算手段は該上位装置からの情報に基づいて
    個々のピクセルに描画するべき値を算出して該テクスチ
    ュア処理手段及び該描画条件判定手段に並列に供給す
    る、請求項１６記載の情報処理装置。
18. 【請求項１８】 該描画条件判定手段の処理結果を一時
    的に保持する第１のバッファ手段と、 該テクスチュア処理手段の処理結果を一時的に保持する
    第２のバッファ手段とを更に備え、 該ブレンダ手段でデータが矛盾なく処理されるための同
    期を取りつつ該描画条件判定手段及び該テクスチュア処
    理手段が互いに非同期に処理を進める、請求項１６又は
    １７記載の情報処理装置。
19. 【請求項１９】 少なくとも該ローカルメモリのアクセ
    ス速度は該フレームメモリのアクセス速度より高い、請
    求項１６〜１８のうちいずれか一項記載の情報処理装
    置。
20. 【請求項２０】 該描画条件判定手段と、該テクスチュ
    ア処理手段と、該ブレンダ手段とは、パイプライン処理
    を行う描画パイプラインを構成する、請求項１６〜１９
    のうちいずれか一項記載の情報処理装置。
21. 【請求項２１】 表示するべき画像情報の生成に間接的
    に関与する第１の情報を格納するメモリ手段に接続され
    る情報処理装置であって、 該第１の情報及び表示するべき画像情報の生成に直接関
    与する第２の情報に対してパイプライン処理を施し、該
    メモリ手段に生成画像情報を供給する描画パイプライン
    を備え、 該描画パイプラインは、ｎを自然数とすると、該第２の
    情報の演算を行う演算手段及び該第１の情報の解釈を行
    う解釈手段を有する処理ユニットと、該処理ユニットの
    出力を格納するレジスタとが交互にｎ段設けられてい
    る、情報処理装置。
22. 【請求項２２】 該ｎ段の各処理ユニットに対応する処
    理内容の制御線を上位装置から得られる該第２の情報と
    共に一括して受け付けて該描画パイプラインに供給する
    セレクタ手段を更に備えた、請求項２１記載の情報処理
    装置。
23. 【請求項２３】 該第１及び第２の情報の両方を扱うた
    めの情報と、該第１及び第２の情報のうちどちらの情報
    であるかを示すタグとからなる情報を該描画パイプライ
    ンに供給する手段を更に備え、該描画パイプラインの各
    処理ユニットは該タグを検出して供給された情報を該演
    算手段で処理するか該解釈手段で処理するかを決定す
    る、請求項２１又は２２記載の情報処理装置。
24. 【請求項２４】 該描画パイプラインの前段に設けら
    れ、上位装置からの多角形情報を点に分解する際に多角
    形の最後の点には終点を意味する終点タグを付加して該
    第２の情報を出力する出力手段と、該描画パイプライン
    内で該メモリ手段からの該第１の情報を必要とする処理
    ユニットの直前の段に設けられているロックユニットと
    を更に備え、該ロックユニットは入力されてくる該第２
    の情報に付加されている終点タグがオンの場合にこの第
    ２の情報を多角形の終点情報とみなし、この第２の情報
    を含めて該描画パイプライン上に残っている情報が全て
    該描画パイプラインから出力されるまで以降の情報を止
    めておく処理を行う、請求項２１〜２３のうちいずれか
    一項記載の情報処理装置。
25. 【請求項２５】 該出力手段は待ち合わせ処理が必要な
    場合にのみ終点タグを出力する手段を有する、請求項２
    ４記載の情報処理装置。
26. 【請求項２６】 該ロックユニットは、該描画パイプラ
    イン上に残っている情報が全て該描画パイプラインから
    出力されるまで以降の情報を止めるロック機構と、待ち
    合わせ処理が有る場合にのみ終点タグにより該ロック機
    構を起動する手段とを有する、請求項２４又は２５記載
    の情報処理装置。
27. 【請求項２７】 該描画パイプラインは、アドレス提示
    ユニットとして使用され該メモリ手段に対してアドレス
    を与えるだけに使用される第１の処理ユニットと、該メ
    モリ手段から出力されるデータを受けデータ受付ユニッ
    トとして使用される第２の処理ユニットと、該第１及び
    第２の処理ユニットの間のレイテンシに相当する遅れを
    吸収する複数のパイプラインレジスタとを有する、請求
    項２１記載の情報処理装置。
28. 【請求項２８】 該メモリ手段と該描画パイプラインと
    の間に設けられ、該メモリ手段が読み出し動作中は、読
    み出し待ち行列の要求を優先的に処理させて読み出し動
    作を連続して行わせると共に、該メモリ手段が書き込み
    動作中は、書き込み待ち行列の要求を優先的に処理させ
    て書き込み動作を連続して行わせることで、書き込み動
    作と読み出し動作との切り換えによるロス時間を抑さえ
    る調停手段を更に備えた、請求項２７記載の情報処理装
    置。
29. 【請求項２９】 該メモリ手段はシンクロナスメモリか
    らなる、請求項２１〜２８のうちいずれか一項記載の情
    報処理装置。
30. 【請求項３０】 該メモリ手段はシンクロナスメモリか
    らなり該調停回路に接続された第１のメモリと、表示手
    段に接続される第２のメモリとからなり、第１のメモリ
    に対しては該描画パイプラインから読み出し動作及び書
    き込み動作の両方の動作が行われ、該第２のメモリに対
    しては該描画パイプラインからの書き込み動作と該表示
    手段からのアクセス要求処理の両方が行われる、請求項
    ２１〜２８のうちいずれか一項記載の情報処理装置。
31. 【請求項３１】 該第１のメモリは、本来の情報を記憶
    する第１の記憶領域と、該本来の情報と１対１に設けら
    れた制御情報を記憶する第２の記憶領域とを有する、請
    求項３０記載の情報処理装置。
32. 【請求項３２】 該描画パイプラインは該調停手段に接
    続されたアドレス提示ユニットとデータ受け付けユニッ
    トとを有し、該アドレス提示ユニット及び該データ受け
    付けユニットは夫々制御情報をキャッシングする手段を
    含む、請求項３１記載の情報処理装置。
33. 【請求項３３】 該アドレス提示ユニットは、該第２の
    記憶領域のどのアドレスをキャッシングしているかを示
    す情報を保持する手段を含み、既に制御情報をキャッシ
    ングしている場合には本来の情報が格納されているアド
    レスを該第１のメモリに提示すると共に、制御情報をキ
    ャッシングしていないか、或いは、キャッシングしてい
    る制御情報とは別のアドレスの制御情報が必要となった
    場合には、制御情報が格納されているアドレスを該第１
    のメモリに提示し、 該データ受け付けユニットは、制御情報が第１の値の場
    合には該第１のメモリから受け付けたデータを該描画パ
    イプラインの次段のユニットへ伝達すると共に、制御情
    報が第２の値の場合には該描画パイプラインの次段のユ
    ニットへ所定値を伝達する、請求項３２記載の情報処理
    装置。
34. 【請求項３４】 該描画パイプラインは、その最終段に
    組み込まれており制御情報のキャッシング機能を備えた
    処理ユニットを有する、請求項３１記載の情報処理装
    置。
35. 【請求項３５】 三次元画像に模様等を付けるために用
    意された色データやα値からなるテクスチュアデータを
    格納するテクスチュアメモリと、表示するべき三次元画
    像の色データを格納するフレームメモリと、マイクロプ
    ログラム、色データ、α値、奥行に関するＺ値等の描画
    データやユーザデータを格納するローカルメモリとに接
    続可能な情報処理装置における情報処理方法であって、 該テクスチュアメモリからのテクスチュアデータを読み
    出してピクセルに模様を張り付ける処理を行う第１のス
    テップと、 該ローカルメモリから奥行データ等を読み出してピクセ
    ルを描画するべきか否かを判定する第２のステップと、 描画するべきピクセルに対して、既に描画されているピ
    クセルの奥行データ等を該ローカルメモリから読み出し
    て描画するべき色データとブレンドし、最終的に該フレ
    ームメモリに書き込むデータを求める第３のステップと
    を含み、 該第３のステップは該フレームメモリに対しては書き込
    みのみを行い、同一データを該フレームメモリ及び該ロ
    ーカルメモリに書き込み、 該ローカルメモリをアクセスして行う該第２のステップ
    と、該テクスチュアメモリをアクセスして行う該第１の
    ステップとは、互いに並列に行う、情報処理方法。
36. 【請求項３６】 表示するべき画像情報の生成に間接的
    に関与する第１の情報を格納するメモリ手段に接続され
    る情報処理装置における情報処理方法であって、 該第１の情報及び表示するべき画像情報の生成に直接関
    与する第２の情報に対してパイプライン処理を施し、該
    メモリ手段に生成画像情報を供給するステップを含み、 該ステップは、ｎを自然数とすると、該第２の情報の演
    算を行う演算手段及び該第１の情報の解釈を行う解釈手
    段を有する処理ユニットと、該処理ユニットの出力を格
    納するレジスタとが交互にｎ段設けられている描画パイ
    プラインを用いる、情報処理方法。