JPH0740247B2 - キャッシュメモリ装置 - Google Patents

キャッシュメモリ装置

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JPH0740247B2
JPH0740247B2 JP1157787A JP15778789A JPH0740247B2 JP H0740247 B2 JPH0740247 B2 JP H0740247B2 JP 1157787 A JP1157787 A JP 1157787A JP 15778789 A JP15778789 A JP 15778789A JP H0740247 B2 JPH0740247 B2 JP H0740247B2
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一徳 高橋
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Matsushita Electric Industrial Co Ltd
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    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
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    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
    • G06F12/0855—Overlapped cache accessing, e.g. pipeline
    • G06F12/0859—Overlapped cache accessing, e.g. pipeline with reload from main memory
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    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
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Description

【発明の詳細な説明】 産業上の利用分野 本発明はマイクロプロセッサの高速ローカルメモリとし
て用いられるキャッシュメモリ装置、特に命令キャッシ
ュメモリ装置に関するものである。
従来の技術 第10図に従来のキャッシュメモリ装置の構成図を示す。
これは、マイクロプロセッサの命令フェッチ機構に用い
られるダイレクトマップ方式の命令キャッシュの一例で
ある。第10図において、１は入力アドレス、２は入力ア
ドレスの下位を格納するアドレスラッチ、３は入力アド
レス下位、４はアドレスラッチ下位、５は入力アドレス
下位３とアドレスラッチ下位４を選択するデータアドレ
スセレクタ、6aはタグ部ａ、７は入力アドレスの上位と
タグ部a6aから読み出されたアドレスの比較を行なう比
較器、８はデータ部、9aはデータ部８のデータの有効性
を示す有効フラグを格納する有効フラグ部ａ、10は有効
フラグ部a9aから読み出された読み出しフラグ、11はデ
ータ部のアップデートデータが転送されるアップデート
バス、12はタグ部a6aから読み出されたデータとアップ
デートバス11からのデータを選択するデータセレクタ、
13は出力データ、14は比較器７と読み出しフラグ10から
生成されたヒット信号、16はミスヒット時に他階層メモ
リ（以後メモリと呼ぶ）に対して出力するメモリリード
要求信号、17はメモリリード要求信号に対するメモリか
らのメモリリード応答信号、18はメモリリード要求信号
16を出力しメモリリード応答信号を受理する制御手段で
ある。
以上のように構成された本従来例について、以下その動
作を説明する。
第11図は従来例におけるタイミングチャートを示すもの
であり、以下第11図に従って（サイクルナンバーC0-C3
の順に）その動作を説明する。
（C0 サイクル） 検索すべきアドレスｎは入力アドレス１により与えられ
る。入力アドレス１の下位（エントリーアドレス）によ
りタグ部a6aと有効フラグ部a9aを読み出す。読み出され
たアドレスと入力アドレス１の上位（タグデータ）を比
較器７で比較した結果と有効フラグ部a9aから読み出さ
れた結果からヒット信号を生成する。C0ではタグ不一致
によるミスヒットが検出された。制御手段18において、
メモリリード要求信号16が生成され、メモリに対してリ
ードを要求する。
（C1 サイクル） メモリからメモリリード応答信号17が返され、メモリに
対するアクセスが開始されたことを確認（C1はメモリリ
ードサイクル）すると、次の動作を行う。
・アドレスラッチ２に前サイクルでの入力アドレス１の
内容を格納 ・タグ部a6aにおいてエントリーアドレスに対するタグ
データの更新 ・有効フラグ部a9aにおいてエントリーアドレスに対す
るフラグ（エントリに対応する全ビット）のクリア （C2 サイクル） メモリからデータがアップデートバス11に供給され、デ
ータ部８のエントリーアドレス（データアドレスセレク
タ５においてアドレスラッチ下位４を選択）に対してデ
ータが更新される。同時に、有効フラグ部a9aのエント
リーアドレスに対するフラグ（１ビット）をセットす
る。このとき、データセレクタ12はアップデートバス11
を選択して、出力データ13に供給される。
（C3 サイクル） 入力アドレス１は次のアドレスｎ＋２をロードしてお
り、アドレスｎ＋２に対するタグ部a6aと有効フラグ部a
9aの読み出しを行い、ミスヒットが検出された。制御手
段18において、メモリリード要求信号16が生成され、メ
モリに対してリードを要求する。
発明が解決しようとする課題 しかしながら上記のような構成ではキャッシュメモリミ
スヒット時にはキャッシュメモリ更新終了まで次のアド
レスが検索できない。つまりミスヒット時には他階層の
メモリよりデータを読み出し続いてキャッシュメモリを
更新した後はじめて、次のアドレスの検索が可能とな
る。従ってキャッシュメモリミスヒット時のオーバーヘ
ッドが大きなものとなるという問題を有していた。なお
キャッシュメモリに２ポートメモリを使用すれば更新と
検索、即ち書き込みと読み出しは同時に行なえるが、面
積が著しく大きくなりマイクロプロセッサのローカルメ
モリとしての使用は困難であるという問題を有してい
た。
本発明はかかる点に鑑み、小面積でかつミスヒット時の
オーバーヘッドが小さいキャッシュメモリ装置、即ち高
速で動作するキャッシュメモリ装置を提供することを目
的とする。
課題を解決するための手段 本発明は （１）アドレスの下位により読み出され、また前記アド
レスの上位を格納する少なくとも一つのタグ部と、前記
タグ部の読み出しに用いられた前記アドレスの下位を格
納するアドレスラッチと、前記アドレスラッチの出力と
前記アドレスの下位を選択しアクセスすべきデータのア
ドレスを出力するデータアドレスセレクタと、前記デー
タアドレスセレクタの出力によりアクセスされ前記アド
レスに対応するデータを格納する少なくとも一つのデー
タ部と、前記アドレスによりアクセスされ前記アドレス
に対応するデータの有効フラグを格納する少なくとも一
つの有効フラグ部と、前記タグ部より読み出されたアド
レスと前記アドレスの上位と前記有効フラグ部より読み
出された有効フラグを入力しヒット／ミスヒットを判定
するヒット判定手段と、前記有効フラグ部に対して書き
込みフラグを生成する制御手段を備え、前記タグ部の書
き込み時に前記制御手段により生成された書き込みフラ
グを前記有効フラグ部に書き込むことで高速動作を可能
とすることを特徴とするキャッシュメモリ装置 （２）アドレスラッチはアドレスをそのまま格納し、ア
ドレスと前記アドレスラッチの出力を選択しタグ部にア
ドレスを出力するタグセレクタと、アドレス下位と前記
アドレスラッチ下位を選択しアクセスすべき有効フラグ
部のアドレスを出力するフラグアドレスセレクタと、デ
ータ部の出力を格納するデータラッチを設けた（１）の
キャッシュメモリ装置 （３）有効フラグ部が複数個からなり、アドレス下位と
アドレスラッチの出力を選択しアクセスすべきアドレス
をそれぞれの前記有効フラグ部に対して出力するフラグ
アドレスセレクタを設け、制御手段を削除した（１）の
キャッシュメモリ装置 （４）アドレスラッチはアドレスをそのまま格納し、ア
ドレスと前記アドレスラッチの出力を選択しタグ部にア
ドレスを出力するタグセレクタと、データ部の出力を格
納するデータラッチを設けた（３）のキャッシュメモリ
装置、 （５）タグセレクタとタグ部が複数個からなり、有効フ
ラグ部に対して書き込みフラグを生成する制御手段を設
け、データラッチを削除した（４）のキャッシュメモリ
装置 （６）データ部の出力を格納するデータラッチを設けた
（５）のキャッシュメモリ装置 である。
作用 本発明のキャッシュメモリ装置は前記した手段により、
ミスヒットに対する更新と次のアドレスのミスヒットの
判定を同時に行うことでミスヒットにおけるオーバーヘ
ッドを軽減でき、（５）の手段により、ミスヒットに対
するメモリリード中に次のアドレスのミスヒットの判定
を同時に行うことでミスヒットが連続する場合のオーバ
ーヘッドを軽減でき、前記した（２），（４），（６）
の手段により、ミスヒットに対するメモリリード中に次
のアドレスのデータをデータラッチに格納することでミ
スヒット後のヒット動作のオーバーヘッドを軽減でき
る。
実施例 （１）第１図は本発明の第１の実施例におけるキャッシ
ュメモリ装置の構成図を示すものである。これは、マイ
クロプロセッサの命令フェッチ機構に用いられるダイレ
クトマップ方式（１エントリ４ワード構成）の命令キャ
ッシュの一例である。第１図において、１は入力アドレ
ス、２は入力アドレスの下位を格納するアドレスラッ
チ、３は入力アドレス下位、４はアドレスラッチ下位、
５は入力アドレス下位３とアドレスラッチ下位４を選択
するデータアドレスセレクタ、6aはタグ部ａ、７は入力
アドレスの上位とタグ部a6aから読み出されたアドレス
の比較を行なう比較器、８はデータ部、9aはデータ部８
のデータの有効性を示す有効フラグを格納する有効フラ
グ部ａ、10は有効フラグ部a9aから読み出された読み出
しフラグ、11はデータ部のアップデートデータが転送さ
れるアップデートバス、12はタグ部a6aから読み出され
たデータとアップデートバス11からのデータを選択する
データセレクタ、13は出力データ、14は比較器７と読み
出しフラグ10から生成されたヒット信号、15は有効フラ
グ部a9aに対する書き込みフラグ、16はミスヒット時に
メモリに対して出力するメモリリード要求信号、17はメ
モリリード要求信号に対するメモリからのメモリリード
応答信号、18はメモリリード要求信号16を出力しメモリ
リード応答信号を受理するとともに入力アドレス１の最
下位（２ビット）から書き込みフラグ15を生成するとと
もに、タグ部a6aと有効フラグa9aとデータ部の読み出し
および書き込みを指示する制御手段である。
以上のように構成された本実施例について、以下その動
作を説明する。
第２図は本実施例におけるタイミングチャートを示すも
のであり、以下第２図に従って（サイクルナンバーC0-C
5の順に）その動作を説明する。
（C0 サイクル） 検索すべきアドレスｎは入力アドレス１により与えられ
る。入力アドレス１の下位（エントリーアドレス）によ
りタグ部a6aと有効フラグ部a9aを読み出す。読み出され
たアドレスと入力アドレス１の上位（タグデータ）を比
較器７で比較した結果と読み出しフラグ10からヒット信
号14を生成する。C0ではタグ不一致によるミスヒットが
検出された。制御手段18において、メモリリード要求信
号16が生成され、メモリに対してリードを要求する。
（C1 サイクル） メモリからメモリリード応答信号17が返され、メモリに
対するアクセスが開始されたことを確認（C1はメモリリ
ードサイクル）すると、次の動作を行う。
・アドレスラッチ２に前サイクルでの入力アドレス１の
下位を格納 ・タグ部a6aにおいてエントリーアドレスに対するタグ
データの更新 ・有効フラグ部a9aにおいてエントリーアドレスに対す
るフラグ（４ビット）の更新 本実施例では１エントリーに対して４ビットのフラグを
含んでいる。このため、制御手段18ではエントリーアド
レスの下位２ビットから４ビットの書き込みフラグ15を
表１に従って生成し、有効フラグ部a9aではエントリー
アドレスに対するフラグ４ビットに書き込みフラグ15を
書き込む。
（C2 サイクル） メモリからデータがアップデートバス11に供給され、デ
ータ部８のエントリーアドレス（データアドレスセレク
タ５においてアドレスラッチ下 位４を選択）に対してデータが更新される。このとき、
データセレクタ12はアップデートバス11を選択して、出
力データ13に供給される。
一方、入力アドレス１は次のアドレスｎ＋１をロードし
ており、アドレスｎ＋１に対するタグ部a6aと有効フラ
グ部a9aの読み出しを行い、ミスヒットの判定をした。C
2では、タグは一致したが、有効フラグが無効であるた
めのミスヒットであった。
（C3 サイクル） C1と同様にして、このサイクルでは有効フラグ部a9aに
おいてエントリーアドレスに対するフラグ（１ビット）
の更新（表１に従って書き込みフラグ15を生成し、エン
トリーアドレスの対象となる１ビットのフラグのみを更
新）を行う。タグ部a6aは更新しない。
（C4 サイクル） メモリからデータがアップデートバス11に供給され、デ
ータ部８のエントリーアドレス（データアドレスセレク
タ５においてアドレスラッチ下位４を選択）に対してデ
ータが更新される。このとき、データセレクタ12はアッ
プデートバス11を選択して、出力データ13に供給され
る。
一方、入力アドレス１は次のアドレスｎ＋２をロードし
ており、アドレスｎ＋２に対するタグ部a6aと有効フラ
グ部a9aの読み出しを行い、ヒットの判定をしたが、デ
ータ部８は更新中でありデータの読み出しは行えないた
め、データの読み出しは次サイクルまで遅らせられる。
従って入力アドレス１はアドレスｎ＋２を保持した状態
になる。
（C5 サイクル） アドレスｎ＋２に対するタグ部a6aと有効フラグ部a9aの
読み出しを行い、ヒットの判定をし、データ部８からア
ドレスｎ＋２に対するデータを読み出し、出力データ13
に供給される。
以上のように、本実施例によれば、書き込みフラグを生
成する制御手段を設けることで、ミスヒットに対する更
新と次のアドレスのミスヒットの判定を同時に行うこと
が可能になり、ミスヒットにおけるオーバーヘッドを軽
減できる。
（２）第１図は本発明の第２の実施例におけるキャッシ
ュメモリ装置の構成図を示すものである。同図におい
て、第１の実施例で説明した構成要素に対して、２は入
力アドレス１の内容をそのまま格納するアドレスラッチ
とし、19aは入力アドレス１と前記アドレスラッチ２の
内容を選択しタグ部a6aにアドレスを出力するタグセレ
クタａ、20aは入力アドレス下位３とアドレスラッチ下
位４を選択しアクセスすべき有効フラグ部a9aのアドレ
スを出力するフラグアドレスセレクタａ、21はデータ部
８の出力を格納するデータラッチであり、これら（点線
部）を付加したものが第２の実施例におけるキャッシュ
メモリ装置の構成図となる。
以上のように構成された本実施例について、以下その動
作を説明する。
第３図は本実施例におけるタイミングチャートを示すも
のであり、以下第３図に従って（サイクルナンバーC0-C
5の順に）その動作を説明する。また、ミスヒット時の
動作は第１の実施例と同様であるため、詳細な説明は省
略する。
（C0 サイクル） アドレスｎを検索し、タグ不一致によるミスヒットが検
出された。制御手段18において、メモリリード要求信号
16が生成され、メモリに対してリードを要求する。
（C1 サイクル） メモリからメモリリード応答信号17が返され、メモリに
対するアクセスが開始されたことを確認（C1はメモリリ
ードサイクル）すると、次の動作を行う。
・タグ部a6aと有効フラグ部a9aの更新（アドレスはタグ
セレクタa19a及びフラグアドレスセレクタa20aにおいて
アドレスラッチ２の内容を選択） ・入力アドレス１は次のアドレスｎ＋１をロードすると
同時にアドレスラッチ２はC0でのアドレスｎを保持。
・アドレスｎ＋１に対するデータ部８の読み出しを行
い、読み出されたデータは次サイクルでデータラッチ21
に格納される。
（C2 サイクル） メモリからデータがアップデートバス11に供給され、デ
ータ部８のエントリーアドレス（データアドレスセレク
タ５においてアドレスラッチ下位４を選択）に対してデ
ータが更新される。このとき、データセレクタ12はアッ
プデートバス11を選択して、出力データ13に供給され
る。
一方、アドレスｎ＋１に対するタグ部a6aと有効フラグ
部a9aの読み出しを行い、ミスヒットの判定をした。C2
では、タグは一致したが、有効フラグが無効であるため
のミスヒットであった。
（C3 サイクル） メモリに対するアクセスが開始されたことを確認（C3は
メモリリードサイクル）すると、次の動作を行う。
・有効フラグ部a9aの更新（アドレスはフラグアドレス
セレクタa20aにおいてアドレスラッチ２の内容を選択） ・入力アドレス１は次のアドレスｎ＋２をロードすると
同時にアドレスラッチ２はC2でのアドレスｎ＋１を保
持。
・アドレスｎ＋２に対するデータ部８の読み出しを行
い、読み出されたデータは次サイクルでデータラッチ21
に格納。
（C4 サイクル） メモリからデータがアップデートバス11に供給され、デ
ータ部８のエントリーアドレス（データアドレスセレク
タ５においてアドレスラッチ下位４を選択）に対してデ
ータが更新される。このとき、データセレクタ12はアッ
プデートバス11を選択して、出力データ13に供給され
る。
一方、アドレスｎ＋２に対するタグ部a6aと有効フラグ
部a9aの読み出しを行い、ヒットの判定をした。
（C5 サイクル） 前サイクルにおけるアドレスｎ＋２に対するヒットの判
定により、予め読み出されたアドレスｎ＋２のデータを
保持していたデータラッチ21の内容がデータセレクタ12
で選択され、直ちに出力データ13に供給される。
従ってミスヒット後のキャッシュヒットの場合は遅延さ
れることなく、直ちに出力データ13に供給されることに
なる。
以上のように、本実施例によれば、書き込みフラグを生
成する制御手段を設けることで、ミスヒットに対する更
新と次のアドレスのミスヒットの判定を同時に行うこと
が可能になり、ミスヒットにおけるオーバーヘッドを軽
減でき、さらにデータ部の出力にデータラッチを設け、
メモリリードサイクル中に次のアドレスのデータの読み
出しを行いデータラッチに保持しておくことで、ミスヒ
ット後のヒット動作のオーバーヘッドを軽減できる。
（３）第４図は本発明の第３の実施例におけるキャッシ
ュメモリ装置の構成図を示すものである。これは、マイ
クロプロセッサの命令フェッチ機構に用いられるダイレ
クトマップ方式の命令キャッシュの一例である。第３図
において、１は入力アドレス、２は入力アドレスの下位
を格納するアドレスラッチ、３は入力アドレス下位、４
はアドレスラッチ下位、５は入力アドレス下位３とアド
レスラッチ下位４を選択するデータアドレスセレクタ、
6aはタグ部ａ、７は入力アドレスの上位とタグ部a6aか
ら読み出されたアドレスの比較を行なう比較器、８はデ
ータ部、9a,9bはデータ部８のデータの有効性を示す有
効フラグを格納する有効フラグ部a,有効フラグ部ｂ、20
a,20bは有効フラグ部a9a,有効フラグ部b9bに対してアド
レスを出力するフラグアドレスセレクタa,フラグアドレ
スセレクタｂ、11はデータ部のアップデートデータが転
送されるアップデートバス、12はタグ部a6aから読み出
されたデータとアップデートバス11からのデータを選択
するデータセレクタ、13は出力データ、14は比較器７と
読み出しフラグ10から生成されたヒット信号、16はミス
ヒット時にメモリに対して出力するメモリリード要求信
号、17はメモリリード要求信号に対するメモリからのメ
モリリード応答信号、18はメモリリード要求信号16を出
力しメモリリード応答信号を受理する制御手段である。
以上のように構成された本実施例について、以下その動
作を説明する。
本実施例においてはアドレスのLSBが０のときは有効フ
ラグ部a9aを、１のときは有効フラグ部b9bをアクセスす
る構成にしてある。マイクロプロセッサの命令系列は連
続的に存在する、即ちアドレスのLSBが０と１を交互に
とるため有効フラグ部a,bが交互に使用されるという特
性により本実施例は有効に作用する。
第５図は本実施例におけるタイミングチャートを示すも
のであり、以下第５図に従って（サイクルナンバーC0-C
5の順に）その動作を説明する。
（C0 サイクル） 検索すべきアドレスｎ（LSB＝０）は入力アドレス１に
より与えられる。入力アドレス１の下位（エントリーア
ドレス）によりタグ部a6aと有効フラグ部a9aを読み出
す。読み出されたアドレスと入力アドレス１の上位（タ
グデータ）を比較器７で比較した結果と有効フラグ部a9
aから読み出された結果からヒット信号を生成する。C0
ではタグ不一致によるミスヒットが検出された。制御手
段18において、メモリリード要求信号16が生成され、メ
モリに対してリードを要求する。
（C1 サイクル） メモリからメモリリード応答信号17が返され、メモリに
対するアクセスが開始されたことを確認（C1はメモリリ
ードサイクル）すると、次の動作を行う。
・アドレスラッチ２に前サイクルでの入力アドレス１の
内容を格納 ・タグ部a6aにおいてエントリーアドレスに対するタグ
データの更新 ・有効フラグ部a9aにおいてエントリーアドレスに対す
るフラグ（エントリに対応する全ビット）のクリア （C2 サイクル） メモリからデータがアップデートバス11に供給され、デ
ータ部８のエントリーアドレス（データアドレスセレク
タ５においてアドレスラッチ下位４を選択）に対してデ
ータが更新される。同時に、有効フラグ部a9aのエント
リーアドレス（フラグアドレスセレクタa20aにおいてア
ドレスラッチ下位４を選択）に対するフラグ（１ビッ
ト）をセットする。このとき、データセレクタ12はアッ
プデートバス11を選択して、出力データ13に供給され
る。
一方、入力アドレス１は次のアドレスｎ＋１（LSB＝
１）をロードしており、アドレスｎ＋１に対するタグ部
a6aと有効フラグ部b9bの読み出しを行い、ミスヒットの
判定をした。C2では、タグは一致したが、有効フラグが
無効であるためのミスヒットであった。
（C3 サイクル） C1と同様にして、このサイクルでは有効フラグ部b9bに
おいてエントリーアドレスに対するフラグ（１ビット）
をクリアする。タグ部a6aは更新しない。
（C4 サイクル） メモリからデータがアップデートバス11に供給され、デ
ータ部８のエントリーアドレス（データアドレスセレク
タ５においてアドレスラッチ下位４を選択）に対してデ
ータが更新される。同時に、有効フラグ部b9bのエント
リーアドレス（フラグアドレスセレクタb20bにおいてア
ドレスラッチ下位４を選択）に対するフラグ（１ビッ
ト）をセットする。このとき、データセレクタ12はアッ
プデートバス11を選択して、出力データ13に供給され
る。
一方、入力アドレス１は次のアドレスｎ＋２（LSB＝
０）をロードしており、アドレスｎ＋２に対するタグ部
a6aと有効フラグ部a9aの読み出しを行い、ヒットの判定
をしたが、データ部８は更新中でありデータの読み出し
は行えないため、データの読み出しは次サイクルまで遅
らせられる。従って入力アドレス１はアドレスｎ＋２を
保持した状態になる。
（C5 サイクル） アドレスｎ＋２に対するタグ部a6aと有効フラグ部a9aの
読み出しを行い、ヒットの判定をし、データ部８からア
ドレスｎ＋２に対するデータを読み出し、出力データ13
に供給される。
以上のように、本実施例によれば、有効フラグ部を２個
設けることで、ミスヒットに対する更新と次のアドレス
のミスヒットの判定を同時に行うことが可能になり、ミ
スヒットにおけるオーバーヘッドを軽減できる。
（４）第４図は本発明の第４の実施例におけるキャッシ
ュメモリ装置の構成図を示すものである。同図におい
て、第３の実施例で説明した構成要素に対して、２は入
力アドレス１の内容をそのまま格納するアドレスラッチ
とし、19aは入力アドレス１と前記アドレスラッチ３の
出力を選択しタグ部a6aにアドレスを出力するタグセレ
クタａ、21はデータ部８の出力を格納するデータラッチ
であり、これら（点線部）を付加したものが第４の実施
例におけるキャッシュメモリ装置の構成図となる。
以上のように構成された本実施例について、以下その動
作を説明する。
第６図は本実施例におけるタイミングチャートを示すも
のであり、以下第６図に従って（サイクルナンバーC0-C
5の順に）その動作を説明する。また、ミスヒット時の
動作は第３の実施例と同様であるため、詳細な説明は省
略する。
（C0 サイクル） 検索すべきアドレスｎ（LSB＝０）は入力アドレス１に
与えられる。入力アドレス１の下位（エントリーアドレ
ス）によりタグ部a6aと有効フラグ部a9aを読み出し、タ
グ不一致によるミスヒットが検出された。制御手段18に
おいて、メモリリード要求信号16が生成され、メモリに
対してリードを要求する。
（C1 サイクル） メモリからメモリリード応答信号17が返され、メモリに
対するアクセスが開始されたことを確認（C1はメモリリ
ードサイクル）すると、次の動作を行う。
・タグ部a6aにおいてエントリーアドレスに対するタグ
データの更新 ・有効フラグ部a9aにおいてエントリーアドレスに対す
るフラグ（エントリに対応する全ビット）のクリア ・入力アドレス１は次のアドレスｎ＋１をロードすると
同時にアドレスラッチ２に前サイクルでの入力アドレス
１の内容を格納 ・アドレスｎ＋１に対するデータ部８の読み出しを行
い、読み出されたデータは次サイクルでデータラッチ21
に格納される。
（C2 サイクル） メモリからデータがアップデートバス11に供給され、デ
ータ部８のエントリーアドレスに対してデータが更新さ
れる。同時に、有効フラグ部a9aのエントリーアドレス
に対するフラグ（１ビット）をセットする。このとき、
データセレクタ12はアップデートバス11を選択して、出
力データ13に供給される。
一方、アドレスｎ＋１（LSB＝１）に対するタグ部a6aと
有効フラグ部b9bの読み出しを行い、ミスヒットの判定
をした。C2では、タグは一致したが、有効フラグが無効
であるためのミスヒットであった。
（C3 サイクル） C3はメモリリードサイクルであるため、次の動作を行
う。
・有効フラグ部b9bにおいてエントリーアドレスに対す
るフラグ（１ビット）のクリア・入力アドレス１は次の
アドレスｎ＋２をロードすると同時にアドレスラッチ２
に前サイクルでの入力アドレス１の内容を格納 ・アドレスｎ＋２に対するデータ部８の読み出しを行
い、読み出されたデータは次サイクルでデータラッチ21
に格納される。
（C4 サイクル） メモリからデータがアップデートバス11に供給され、デ
ータ部８のエントリーアドレスに対してデータが更新さ
れる。同時に、有効フラグ部b9bのエントリーアドレス
に対するフラグ（１ビット）をセットする。このとき、
データセレクタ12はアップデートバス11を選択して、出
力データ13に供給される。
一方、アドレスｎ＋２（LSB＝０）に対するタグ部a6aと
有効フラグ部a9aの読み出しを行い、ヒットの判定をし
た。
（C5 サイクル） 前サイクルにおけるアドレスｎ＋２に対するヒットの判
定により、予め読み出されたアドレスｎ＋２のデータを
保持していたデータラッチ21の内容がデータセレクタ12
で選択され、直ちに出力データ13に供給される。
従ってミスヒット後のキャッシュヒットの場合は遅延さ
れることなく、直ちに出力データ13に供給されることに
なる。
以上のように、本実施例によれば、有効フラグ部を２個
設けることで、ミスヒットに対する更新と次のアドレス
のミスヒットの判定を同時に行うことが可能になり、ミ
スヒットにおけるオーバーヘッドを軽減でき、さらにデ
ータ部の出力にデータラッチを設け、メモリリードサイ
クル中に次のアドレスのデータの読み出しを行いデータ
ラッチに保持しておくことで、ミスヒット後のヒット動
作のオーバーヘッドを軽減できる。
（５）第７図は本発明の第５の実施例におけるキャッシ
ュメモリ装置の構成図を示すものである。これは、マイ
クロプロセッサの命令フェッチ機構に用いられるダイレ
クトマップ方式（１エントリ４ワード構成）の命令キャ
ッシュの一例である。第７図において、１は入力アドレ
ス、２は入力アドレス１の内容を格納するアドレスラッ
チ、３は入力アドレス下位、４はアドレスラッチ下位、
５は入力アドレス下位３とアドレスラッチ下位４を選択
するデータアドレスセレクタ、6a,6bはタグ部a,タグ部
ｂ、７は入力アドレスの上位とタグ部a6a又はタグ部b6b
から読み出されたアドレスの比較を行なう比較器、８は
データ部、9a,9bはデータ部８のデータの有効性を示す
有効フラグを格納する有効フラグ部a,有効フラグ部ｂ、
20a,20bは有効フラグ部a9a,有効フラグ部b9bに対してア
ドレスを出力するフラグアドレスセレクタa,フラグアド
レスセレクタｂ、11はデータ部のアップデートデータが
転送されるアップデートバス、12はデータ部８から読み
出されたデータとアップデートバス11からのデータを選
択するデータセレクタ、13は出力データ、14は比較器７
と読み出しフラグ10から生成されたヒット信号、16はミ
スヒット時にメモリに対して出力するメモリリード要求
信号、17はメモリリード要求信号に対するメモリからの
メモリリード応答信号、15は有効フラグ部a9に対する書
き込みフラグ、18はメモリリード要求信号16を出力しメ
モリリード応答信号を受理するとともに入力アドレス１
の最下位から書き込みフラグ15を生成する制御手段、19
a,19bは入力アドレス１と前記アドレスラッチ２の出力
を選択しタグ部a6にアドレスを出力するタグセレクタa,
タグセレクタｂである。
以上のように構成された本実施例について、以下その動
作を説明する。
本実施例においてはアドレスのLSBが０のときはタグ部a
6a,有効フラグ部a9aを、１のときはタグ部b6b,有効フラ
グ部b9bをアクセスする構成にしてある。マイクロプロ
セッサの命令系列は連続的に存在する。即ちアドレスの
LSBが０と１を交互にとるためタグ部a,b又は有効フラグ
部a,bが交互に使用されるという特性により本実施例は
有効に作用する。
第８図は本実施例におけるタイミングチャートを示すも
のであり、以下第８図に従って（サイクルナンバーC0-C
5の順に）その動作を説明する。なお、有効フラグ部a9
a,b9bに対する更新手段は第１の実施例と同様である。
（C0 サイクル） 検索すべきアドレスｎ（LSB＝０）は入力アドレス１に
より与えられる。入力アドレス１の下位（エントリーア
ドレス）によりタグ部a6aと有効フラグ部a9aを読み出
す。読み出されたアドレスと入力アドレス１の上位（タ
グデータ）を比較器７で比較した結果と有効フラグ部a9
aから読み出された結果からヒット信号を生成する。C0
ではタグ不一致によるミスヒットが検出された。制御手
段18において、メモリリード要求信号16が生成され、メ
モリに対してリードを要求する。
（C1 サイクル） メモリからメモリリード応答信号17が返され、メモリに
対するアクセスが開始されたことを確認（C1はメモリリ
ードサイクル）すると、次の動作を行う。
・タグ部a6aと有効フラグ部a9aの更新（アドレスはタグ
セレクタa19a及びフラグアドレスセレクタa20aにおいて
アドレスラッチ２の内容を選択） ・入力アドレス１は次のアドレスｎ＋１をロードすると
同時にアドレスラッチ２はC0でのアドレスｎを保持。
・アドレスｎ＋１（LSB＝１）に対するタグ部b6bと有効
フラグ部b9bを読み出しを行い、ミスヒットの判定をし
た。C2では、タグは一致したが、有効フラグが無効であ
るためのミスヒットであった。制御手段18において、メ
モリリード要求信号16が生成され、メモリに対してリー
ドを要求する。
（C2 サイクル） メモリからデータがアップデートバス11に供給され、デ
ータ部８のエントリーアドレス（データアドレスセレク
タ５においてアドレスラッチ下位４を選択）に対してデ
ータが更新される。このとき、データセレクタ12はアッ
プデートバス11を選択して、出力データ13に供給され
る。
メモリに対するアクセスが開始されたことを確認（C2は
メモリリードサイクル）すると、次の動作を行う。
・有効フラグ部b9bの更新（アドレスはフラグアドレス
セレクタb20bにおいてアドレスラッチ２の内容を選択） ・入力アドレス１は次のアドレスｎ＋２をロードすると
同時にアドレスラッチ２はC2でのアドレスｎ＋１を保
持。
一方、アドレスｎ＋２（LSB＝０）に対するタグ部a6aと
有効フラグ部a9aの読み出しを行い、ヒットの判定をし
たが、データ部８は更新中でありデータの読み出しは行
えないため、データの読み出しは次サイクルまで遅らせ
られる。従って入力アドレス１はアドレスｎ＋２を保持
した状態になる。
（C3 サイクル） メモリからデータがアップデートバス11に供給され、デ
ータ部８のエントリーアドレス（データアドレスセレク
タ５においてアドレスラッチ下位４を選択）に対してデ
ータが更新される。このとき、データセレクタ12はアッ
プデートバス11を選択して、出力データ13に供給され
る。
アドレスｎ＋２に対するタグ部a6aと有効フラグ部a9aの
読み出しを行い、ヒットの判定をするが、データ部８は
更新中でありデータの読み出しは行えないため、データ
の読み出しは次サイクルまで遅らせられる。従って入力
アドレス１はアドレスｎ＋２を保持した状態になる。
（C4 サイクル） アドレスｎ＋２に対するタグ部a6aと有効フラグ部a9aの
読み出しを行い、ヒットの判定をし、データ部８からア
ドレスｎ＋２に対するデータを読み出す。
（C5 サイクル） 前サイクルでデータ部８から読み出されたデータが出力
データ13に供給される。
以上のように、本実施例によれば、タグ部及び有効フラ
グ部を２個設けることで、メモリリードと同時に次のア
ドレスのミスヒットの検出ができるため、ミスヒットが
連続する場合のオーバーヘッドを軽減することができ
る。
（６）第７図は本発明の第６の実施例におけるキャッシ
ュメモリ装置の構成図を示すものである。同図におい
て、第５の実施例で説明した構成要素に対して、21はデ
ータ部８の出力を格納するデータラッチであり、これ
（点線部）を付加したものが第６の実施例におけるキャ
ッシュメモリ装置の構成図となる。
以上のように構成された本実施例について、以下その動
作を説明する。
第９図は本実施例におけるタイミングチャートを示すも
のであり、以下第９図に従って（サイクルナンバーC0-C
5の順に）その動作を説明する。なお、タグa6a,b6b又は
有効フラグ部a9a,b9bに対する更新手段は第５の実施例
と同様である。
（C0 サイクル） 検索すべきアドレスｎ（LSB＝０）は入力アドレス１に
より与えられる。入力アドレス１の下位（エントリーア
ドレス）によりタグ部a6aと有効フラグ部a9aを読み出
し、タグ不一致によるミスヒットが検出された。制御手
段18において、メモリリード要求信号16が生成され、メ
モリに対してリードを要求する。
（C1 サイクル） メモリからメモリリード応答信号17が返され、メモリに
対するアクセスが開始されたことを確認（C1はメモリリ
ードサイクル）すると、次の動作を行う。
・タグ部a6aにおいてエントリーアドレスに対するタグ
データの更新 ・有効フラグ部a9aにおいてエントリーアドレスに対す
るフラグ（エントリに対応する全ビット）の更新 ・入力アドレス１は次のアドレスｎ＋１をロードすると
同時にアドレスラッチ２に前サイクルでの入力アドレス
１の内容を格納 一方、アドレスｎ＋１（LSB＝１）に対するタグ部b6bと
有効フラグb9bの読み出し及びデータ部８の読み出しを
行い、ヒットの判定をした。そして、読み出されたデー
タは次サイクルでデータラッチ21に格納される。
（C2 サイクル） メモリからデータがアップデートバス11に供給され、デ
ータ部８のエントリーアドレスに対してデータが更新さ
れる。このとき、データセレクタ12はアップデートバス
11を選択して、出力データ13に供給される。
一方、アドレスｎ＋２（LSB＝０）に対するタグ部a6aと
有効フラグb9bの読み出しを行い、ミスヒットの判定を
した。C2では、タグは一致したが、有効フラグが無効で
あるためのミスヒットであった。
（C3 サイクル） C1サイクルにおけるアドレスｎ＋１に対するヒットの判
定により、予め読み出されたアドレスｎ＋１のデータを
保持していたデータラッチ21の内容がデータセレクタ12
で選択され、直ちに出力データ13に供給される。
C3はメモリリードサイクルであるため、次の動作を行
う。
・有効フラグ部a9aにおいてエントリーアドレスに対す
るフラグ（１ビット）の更新 ・入力アドレス１は次のアドレスｎ＋３をロードすると
同時にアドレスラッチ２に前サイクルでの入力アドレス
１の内容を格納 一方、アドレスｎ＋３（LSB＝１）に対するタグ部b6bと
有効フラグ部b9bの読み出し及びデータ部８の読み出し
を行い、ヒットの判定をした。そして、読み出されたデ
ータは次サイクルでデータラッチ21に格納される。
（C4 サイクル） メモリからデータがアップデートバス11に供給され、デ
ータ部８のエントリーアドレスに対してデータが更新さ
れる。このとき、データセレクタ12はアップデートバス
11を選択して、出力データ13に供給される。
（C5 サイクル） C3サイクルにおけるアドレスｎ＋３に対するヒットの判
定により、予め読み出されたアドレスｎ＋１のデータを
保持していたデータラッチ21の内容がデータセレクタ12
で選択され、直ちに出力データ13に供給される。
従って、ミスヒット後のキャッシュヒットの場合は遅延
されることなく、直ちに出力データ13に供給されること
になる。
以上のように、本実施例によれば、タグ部及び有効フラ
グ部を２個設けることで、メモリリードと同時に次のア
ドレスのミスヒットの検出ができるため、ミスヒットが
連続する場合のオーバーヘッドを軽減することができ、
データ部の出力にデータラッチを設け、メモリリードサ
イクル中に次のアドレスのデータの読み出しを行いデー
タラッチに保持しておくことで、ミスヒット後のヒット
動作のオーバーヘッドを軽減できる。
なお、以上説明した実施例ではタグ部及び有効フラグ部
の構成数を２としたが、これは２以上でも実現できる。
例えば４つのタグ部及び有効フラグ部で構成する際は、
アドレスの下位２ビットで検索対象のタグ部及び有効フ
ラグ部を選択すればよい。また、タグ部及び有効フラグ
部の面積は分割しただけであるため増大することはな
い。
また、マッピング方式は以上説明した実施例ではダイレ
クトマップ方式としたが、これは、セットアソシアティ
ブ方式、あるいはフルアソシアティブ方式でも容易に実
現できる。
発明の効果 以上説明したように、本発明によれば、次の事項が実現
できる。
（１）キャッシュメモリ部の構成をかえることなく、ミ
スヒットに対する更新と次のアドレスのミスヒットの判
定を同時に行うことができ、ミスヒットにおけるオーバ
ーヘッドを軽減できる。制御手段において生成された書
き込みフラグを有効フラグ部で書き込む方式で、キャッ
シュメモリ部（タグ部，データ部，有効フラグ部）の構
成を何ら変更することなく、ミスヒットに対する更新と
次のアドレスのミスヒットの判定を同時に行うことがで
きる。即ち、キャッシュメモリ部の面積はそのままでキ
ャッシュメモリの高速化を実現できる。
（２）キャッシュメモリ部の構成をかえることなく、前
記（１）の事項を実現でき、さらにミスヒット後のヒッ
ト動作に対するオーバーヘッドを軽減できる。前記
（１）の手段にデータラッチを付加することにより、ミ
スヒットに対する他階層メモリリード中に予め次のアド
レスのデータをデータラッチに格納しておき、ミスヒッ
ト後のヒットの場合にはデータラッチから直ちにデータ
を供給することができる。（１）よりもさらに高速にな
りその効果は極めて大きい。
（３）連続して使用する有効フラグ部が異なれば、ミス
ヒットに対する更新と次のアドレスのミスヒットの判定
を同時に行うことで、ミスヒットにおけるオーバーヘッ
ドを軽減できる。命令キャッシュとして使用した場合
は、アドレスは連続的に存在するため、同一有効フラグ
部を連続して使用することはなく特に効果が大きい。ま
た有効フラグ部に２ポートメモリなどの特殊なハードを
使用するわけでなくシングルポートのメモリのみで構成
される。つまり従来のものと比べて、ハード増加なしで
性能を向上したことになる。
（４）連続して使用する有効フラグ部が異なれば、前記
（３）の事項を実現でき、さらにミスヒット後のヒット
動作に対するオーバーヘッドを軽減できる。前記（３）
の手段にデータラッチを付加することにより、予め次の
アドレスのデータをデータラッチに格納しておき、ミス
ヒット後のヒットの場合にはデータラッチから直ちにデ
ータを供給することができる。（３）よりもさらに高速
になりその効果は極めて大きい。
（５）連続して使用する有効フラグ部及びタグ部が異な
れば、ミスヒットに対するメモリリード中に次のアドレ
スのミスヒットの判定を同時に行うことでミスヒットが
連続した場合にも連続してミスヒットを検出できる。命
令キャッシュとして使用した場合は、アドレスは連続的
に存在するため、同一有効フラグ部及び同一タグ部を連
続して使用することはなく特に効果が大きい。またミス
ヒットが連続する場合にはその効果は極めて大きくな
る。また有効フラグ部及びタグ部に２ポートメモリなど
の特殊なハードを使用するわけでなくシングルポートの
メモリのみで構成される。つまり従来のものと比べて、
ハード増加なしで性能を向上したことになる。
（６）連続して使用する有効フラグ部及びタグ部が異な
れば、前記（５）の事項を実現でき、さらにミスヒット
後のヒット動作に対するオーバーヘッドを軽減できる。
前記（５）の手段にデータラッチを付加することによ
り、次のアドレスのデータをデータラッチに格納してお
き、ミスヒット後のヒットの場合にはデータラッチから
直ちにデータを供給することができる。即ち、ミスヒッ
ト／ヒットに関係なく、キャッシュメモリからは連続し
てデータが供給されることになりその効果は極めて大き
い。
つまり本発明によればハード増加を伴わずに、マイクロ
プロセッサの高速化手法の中でも重要な意味を持つキャ
ッシュメモリの高性能化を実現でき、その実用的効果を
極めて大きい。
【図面の簡単な説明】
第１図は本発明の第１及び第２の実施例におけるキャッ
シュメモリ装置の構成図、第２図は本発明の第１の実施
例におけるキャッシュメモリ装置の動作タイミングチャ
ート図、第３図は本発明の第２の実施例におけるキャッ
シュメモリ装置の動作タイミングチャート図、第４図は
本発明の第３及び第４の実施例におけるキャッシュメモ
リ装置の構成図、第５図は本発明の第３の実施例におけ
るキャッシュメモリ装置の動作タイミングチャート図、
第６図は本発明の第４の実施例におけるキャッシュメモ
リ装置の動作タイミングチャート図、第７図は本発明の
第５及び第６の実施例におけるキャッシュメモリ装置の
構成図、第８図は本発明の第５の実施例におけるキャッ
シュメモリ装置の動作タイミングチャート図、第９図は
本発明の第６の実施例におけるキャッシュメモリ装置の
動作タイミングチャート図、第10図は従来のキャッシュ
メモリ装置の構成図、第11図は従来のキャッシュメモリ
装置の動作タイミングチャート図である。 １……入力アドレス、２……アドレスラッチ、３……入
力アドレス下位、４……アドレスラッチ下位、５……デ
ータアドレスセレクタ、6a……タグ部ａ、6b……タグ部
ｂ、７……比較器、８……データ部、9a……有効フラグ
部ａ、9a……有効フラグ部ｂ、10……読み出しフラグ、
11……アップデートバス、12……データセレクタ、13…
…出力データ、14……ヒット信号、15……書き込みフラ
グ、16……メモリリード要求信号、17……メモリリード
応答信号、18……制御手段、19a……タグセレクタａ、1
9b……タグセレクタｂ、20a……フラグアドレスセレク
タａ、20b……フラグアドレスセレクタｂ、21……デー
タラッチ。

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】アドレスの下位により読み出され、また前
    記アドレスの上位を格納する少なくとも一つのタグ部
    と、前記タグ部の読み出しに用いられた前記アドレスの
    下位を格納するアドレスラッチと、前記アドレスラッチ
    の出力と前記アドレスの下位を選択しアクセスすべきデ
    ータのアドレスを出力するデータアドレスセレクタと、
    前記データアドレスセレクタの出力によりアクセスされ
    前記アドレスに対応するデータを格納する少なくとも一
    つのデータ部と、前記アドレスによりアクセスされ前記
    アドレスに対応するデータの有効フラグを格納する少な
    くとも一つの有効フラグ部と、前記タグ部より読み出さ
    れたアドレスと前記アドレスの上位と前記有効フラグ部
    より読み出された有効フラグを入力しヒット／ミスヒッ
    トを判定するヒット判定手段と、前記ヒット判定手段に
    おいてミスヒットを判定した場合に、前記有効フラグ部
    に入力する書き込みフラグを生成して前記有効フラグ部
    に前記書き込みフラグの書き込みを指示すると同時に前
    記タグ部の書き込みを指示し、前記タグ部と前記有効フ
    ラグ部の書き込み動作を確認した後、前記データ部の書
    き込みを指示する制御手段を備えたキャッシュメモリ装
    置。
  2. 【請求項２】アドレスラッチはアドレスをそのまま格納
    し、アドレスと前記アドレスラッチの出力を選択しタグ
    部にアドレスを出力するタグセレクタと、アドレス下位
    と前記アドレスラッチ下位を選択しアクセスすべき有効
    フラグ部のアドレスを出力するフラグアドレスセレクタ
    と、データ部の出力を格納するデータラッチを設けた請
    求項１記載のキャッシュメモリ装置。
  3. 【請求項３】アドレスの下位により読み出され、また前
    記アドレスの上位を格納する少なくとも一つのタグ部
    と、前記タグ部の読み出しに用いられた前記アドレスの
    下位を格納するアドレスラッチと、前記アドレスラッチ
    の出力と前記アドレスの下位を選択しアクセスすべきデ
    ータのアドレスを出力するデータアドレスセレクタと、
    前記データアドレスセレクタの出力によりアクセスされ
    前記アドレスに対応するデータを格納する少なくとも一
    つのデータ部と、前記アドレスによりアクセスされ前記
    アドレスに対応するデータの有効フラグを格納する複数
    個の有効フラグ部と、前記タグ部より読み出されたアド
    レスと前記アドレスの上位と前記有効フラグ部より読み
    出された有効フラグを入力しヒット／ミスヒットを判定
    するヒット判定手段と、アドレス下位とアドレスラッチ
    の出力を選択しアクセスすべきアドレスをそれぞれの前
    記有効フラグ部に対して出力するフラグアドレスセレク
    タを備えたキャッシュメモリ装置。
  4. 【請求項４】アドレスと前記アドレスラッチの出力を選
    択しタグ部にアドレスを出力するタグセレクタと、デー
    タ部の出力を格納するデータラッチを設けた請求項３記
    載のキャッシュメモリ装置。
  5. 【請求項５】アドレスの下位により読み出され、また前
    記アドレスの上位を格納する複数個のタグ部と、前記タ
    グ部の読み出しに用いられた前記アドレスをそのまま格
    納するアドレスラッチと、前記アドレスと前記アドレス
    ラッチの出力を選択しタグ部にアドレスを出力する複数
    個のタグセレクタと、前記アドレスラッチの出力と前記
    アドレスの下位を選択しアクセスすべきデータのアドレ
    スを出力するデータアドレスセレクタと、前記データア
    ドレスセレクタの出力によりアクセスされ前記アドレス
    に対応するデータを格納する少なくとも一つのデータ部
    と、前記アドレスによりアクセスされ前記アドレスに対
    応するデータの有効フラグを格納する複数個の有効フラ
    グ部と、前記タグ部より読み出されたアドレスと前記ア
    ドレスの上位と前記有効フラグ部より読み出された有効
    フラグを入力しヒット／ミスヒットを判定するヒット判
    定手段と、アドレス下位とアドレスラッチの出力を選択
    しアクセスすべきアドレスをそれぞれの前記有効フラグ
    部に対して出力するフラグアドレスセレクタと、有効フ
    ラグ部に対して書き込みフラグを生成する制御手段を備
    えたキャッシュメモリ装置。
  6. 【請求項６】データ部の出力を格納するデータラッチを
    設けた請求項５記載のキャッシュメモリ装置。
JP1157787A 1989-06-20 1989-06-20 キャッシュメモリ装置 Expired - Lifetime JPH0740247B2 (ja)

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KR1019900009062A KR930006381B1 (ko) 1989-06-20 1990-06-20 미스히트에 대한 갱신과 다음 어드레스의 미스히트의 판정을 동시에 행하는 캐시메모리장치
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