JPH08213450A - 半導体素子の製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 半導体島領域の形成にあたりマスクの使用を
減らし、歩留を向上させるとともに、製造コストの低減
を図り得る半導体素子の製造方法を提供する。 【構成】 Ｐ型半導体基板１０１の一主面にシリコン窒
化膜パターン１０２を形成し、このシリコン窒化膜パタ
ーン１０２をマスクとする選択酸化により、選択酸化膜
１０３を形成する工程と、前記選択酸化膜１０３をマス
クとして、Ｎ型の不純物を導入する工程と、前記選択酸
化膜１０３を除去し、その除去された部分のみにＰ型エ
ピタキシャル膜１０５を生成する工程と、前記エピタキ
シャル膜１０５表面上に酸化膜１０６を形成し、続い
て、前記シリコン窒化膜パターン１０２を除去する工程
と、前記酸化膜１０６をマスクにして、Ｎ型エピタキシ
ャル膜１０７を形成する工程とを施す。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体素子の製造方法
に係り、特にその半導体素子の半導体島領域の製造方法
に関するものである。

【０００２】

【従来の技術】従来、このような分野の技術としては、
例えば、以下に示すようなものがあった。図２はかかる
従来の半導体素子の半導体島領域の製造工程断面図であ
る。 （１）まず、図２（ａ）に示すように、比抵抗１０〜４
０ΩｃｍのＰ型半導体基板４０１の表面に、熱酸化によ
り、全面に約０．５μｍのシリコン酸化膜を生成する。
その後、公知のホトリソ・エッチング技術を用いて、そ
の一部を除去し、シリコン酸化膜パターン４０２を形成
する。続いて、シート抵抗３０Ω／□程度のＮ型埋め込
み層４０３を、イオン（Ｓｂ）打ち込み及び熱拡散によ
り形成する。

【０００３】このとき、シリコン酸化膜パターン４０２
が残っているところには、Ｎ型埋め込み層４０３は生成
されない。 （２）次に、図２（ｂ）に示すように、シリコン酸化膜
パターン４０２を完全に除去し、例えば、ＣＶＤ法によ
りシリコン酸化膜を０．１μｍ程度生成する。次に、公
知のホトリソ・エッチング技術により、そのシリコン酸
化膜の一部を除去し、シリコン酸化膜パターン４０４を
形成する。その後、その表面を熱酸化し（図示なし）、
シート抵抗４ｋΩ／□程度のＰ型埋め込み層４０５を、
イオン打ち込み及び熱拡散により形成する。

【０００４】（３）次に、図２（ｃ）に示すように、シ
リコン酸化膜パターン４０４を完全に除去し、続いて、
比抵抗０．５Ωｃｍ、膜厚１μｍのＮ型エピタキシャル
層４０６を形成する。その後、Ｎ型エピタキシャル層４
０６表面に、熱酸化によりシリコン酸化膜４０７を生成
する。その後、公知のホトリソ・エッチング技術によ
り、その一部を除去し、開口された場所に、シート抵抗
３ｋΩ／□程度のＰ型ウェル層４０８を生成する。

【０００５】その後、熱処理を加え、Ｐ型ウェル層４０
８を拡散させ、下層にあるＰ型埋め込み層４０５につな
げる。

【０００６】

【発明が解決しようとする課題】しかしながら、以上述
べた従来の半導体装置の半導体島領域の製造方法では、
マスクを３枚も使用するので工程が長く、歩留りが低下
し、製造コストの増大を招くという問題点があった。本
発明は、従来の問題点を除去し、半導体島領域の形成に
あたりマスクの使用を減らし、歩留りを向上させるとと
もに、製造コストの低減を図り得る半導体素子の製造方
法を提供することを目的とする。

【０００７】

【課題を解決するための手段】本発明は、上記目的を達
成するために、 〔Ａ〕半導体素子の製造方法において、第１の導電型の
半導体基板（１０１）の一主面に耐酸化性膜（１０２）
を形成し、その一部を除去する工程と、前記耐酸化性膜
（１０２）をマスクとする選択酸化により、選択酸化膜
（１０３）を形成する工程と、前記選択酸化膜（１０
３）をマスクとして、第２の導電型の不純物を導入し、
埋め込み層（１０４）を形成する工程と、前記選択酸化
膜（１０３）を除去し、その除去された部分のみに第１
の導電型のエピタキシャル膜（１０５）を生成する工程
と、前記エピタキシャル膜（１０５）表面上に酸化膜
（１０６）を形成し、続いて、前記耐酸化性膜（１０
２）を除去する工程と、前記酸化膜（１０６）をマスク
にして、第２の導電型のエピタキシャル膜（１０７）を
形成する工程を施すようにしたものである。

【０００８】〔Ｂ〕上記〔Ａ〕記載の半導体素子の製造
方法において、前記（ｆ）工程後に、更に、前記第２の
導電型のエピタキシャル膜（１０７）の全面に第２の導
電型の不純物を導入する工程と、全面に酸化膜（２０
８）を形成する工程と、前記酸化膜（２０８）の一部を
除去する工程と、前記酸化膜（２０８）の開口された部
分に第１の導電型のエピタキシャル膜（２０９）を形成
する工程とを施すようにしたものである。

【０００９】〔Ｃ〕半導体素子の製造方法において、第
１の導電型の半導体基体（３０１）の一主面にレジスト
を塗布された耐酸化性膜（３０２）を形成し、その一部
を除去する工程と、前記レジストが塗布された耐酸化性
膜（３０２）をマスクとしイオン注入により第２の導電
型の埋め込み層（３０８）を形成するとともに、前記耐
酸化性膜（３０２）をマスクとする選択酸化により、選
択酸化膜（３０３）を形成する工程と、前記選択酸化膜
（３０３）をマスクとして、第２の導電型の不純物を導
入する工程と、前記選択酸化膜（３０３）を除去し、そ
の除去された部分のみに第１の導電型のエピタキシャル
膜（３０５）を生成する工程と、前記エピタキシャル膜
（３０５）表面上に酸化膜（３０６）を形成し、続い
て、前記耐酸化性膜（３０２）を除去する工程と、前記
酸化膜（３０６）をマスクにして、第２の導電型のエピ
タキシャル膜（３０７）を形成する工程と、前記第２の
導電型のエピタキシャル膜（３０７）の全面に第２の導
電型の不純物を導入する工程と、全面に酸化膜（３０
９）を形成する工程と、前記酸化膜（３０９）の一部を
除去する工程と、前記酸化膜（３０９）の開口された部
分に第１の導電型のエピタキシャル膜（３１０）を形成
する工程とを施すようにしたものである。

【００１０】

【作用】

（１）請求項１記載の半導体素子の製造方法によれば、
従来、３枚のマスクを要していたが、１枚のマスクを用
いるだけで、半導体素子の半導体島領域を形成すること
ができ、製造が容易であり、歩留りを向上させるととも
に、製造コストの低減を図ることができる。

【００１１】（２）請求項２記載の半導体素子の製造方
法によれば、上記（１）に加えて、Ｐ型エピタキシャル
膜を増し積みすることで、基板コンタクト部分の溝を埋
め込み、段差を無くすことができる。 （３）請求項３記載の半導体素子の製造方法によれば、
Ｎ型の埋め込み層が存在することにより、Ｐ型の半導体
の島は他の島と電気的に絶縁され、それぞれの島を、相
補型の半導体の島として使用することができる。

【００１２】特に、上記（２）に適用した場合、高濃度
Ｐ型埋め込み層を有するＰ型島領域の形成が可能であ
り、この島領域を用いた高性能ＰＮＰトランジスタを得
ることができる。

【００１３】

【実施例】以下、本発明の実施例を図面を用いて詳細に
説明する。図１は本発明の第１実施例を示す半導体素子
の製造工程断面図である。 （１）まず、図１（ａ）に示すように、Ｐ型半導体基板
１０１の表面に、例えばＣＶＤ法により、シリコン窒化
膜を生成する。続いて、公知のホトリソ・エッチング技
術により、そのシリコン窒化膜の一部を除去し、シリコ
ン窒化膜パターン１０２を形成する。

【００１４】（２）次に、図１（ｂ）に示すように、例
えば、１１００℃の水蒸気雰囲気で熱酸化を行い、開口
された部分に選択的に約０．８μｍ厚のシリコン酸化膜
１０３を形成する。その後、公知のイオン注入技術を用
いて、Ｎ型埋め込み層１０４を形成する。このとき、シ
リコン酸化膜１０３があるところには、Ｎ型埋め込み層
１０４は形成されない。

【００１５】（３）次いで、図１（ｃ）に示すように、
ウェットエッチングによりシリコン酸化膜１０３を完全
に除去する。続いて、開口された部分に、公知の選択エ
ピタキシャル技術を用いて、選択的にＰ型エピタキシャ
ル膜１０５を１．０μｍ程度形成する。続いて、Ｐ型エ
ピタキシャル膜１０５表面に、熱酸化によりシリコン酸
化膜１０６を形成する。

【００１６】（４）次に、図１（ｄ）に示すように、熱
燐酸によりシリコン窒化膜パターン１０２を除去する。
次に、公知の選択エピタキシャル技術を用いて、Ｎ型エ
ピタキシャル膜１０７を成長させる。このとき、シリコ
ン酸化膜１０６が生成されている部分には、Ｎ型エピタ
キシャル膜１０７は生成されず、Ｎ型埋め込み層１０４
上のみにＮ型エピタキシャル膜１０７が生成される。

【００１７】このように構成することにより、上記した
第１図（ａ）の工程のみで使用する１枚のマスクを用い
るだけで、半導体素子の半導体島領域を容易に形成する
ことができる。次に、本発明の第２実施例について説明
する。図３は本発明の第２実施例を示す半導体素子の製
造工程断面図である。

【００１８】（１）まず、図３（ａ）に示すように、前
記第１実施例の図１（ａ）から図１（ｄ）工程までを施
し、続いて、例えば、Ａｓ，２０〜５０ｋｅＶ，１Ｅ１
２ｉｏｎｓ／ｃｍ² 程度のイオン注入技術を用いてイオ
ン注入を行うと、Ｎ型エピタキシャル膜２０７表面付近
にＡｓイオンがイオン注入される。このとき、Ａｓイオ
ンはシリコン酸化膜２０６中に停止し、Ｐ型エピタキシ
ャル膜２０５中にはイオン注入されない。なお、２０１
はＰ型半導体基板、２０４はＮ型埋め込み層である。

【００１９】（２）次に、図３（ｂ）に示すように、８
５０〜９５０℃、３０分でウェット酸化を行うと、Ｎ型
エピタキシャル膜２０７上及びＰ型エピタキシャル膜２
０５上にシリコン酸化膜２０８が形成される。このと
き、シリコン酸化膜２０８の膜厚は、Ｐ型エピタキシャ
ル膜２０５上とＮ型エピタキシャル膜２０７上では、そ
の膜厚に差が生じる。

【００２０】（３）次に、図３（ｃ）に示すように、ウ
ェットエッチングにより、Ｐ型エピタキシャル膜２０５
上のシリコン酸化膜２０８を除去する。このとき、Ｎ型
エピタキシャル膜２０７上のシリコン酸化膜２０８は、
膜厚差が生じているため、完全に除去されず残存する。
続いて、開口された部分にＰ型エピタキシャル膜２０９
を選択的に成長させる。その後、Ｎ型エピタキシャル膜
２０７上のシリコン酸化膜２０８を除去する。

【００２１】このように構成することにより、第１の実
施例に加えて、Ｐ型エピタキシャル膜２０９を増し積み
することにより、基板コンタクト部分の溝を埋め込み、
段差を無くすことができる。次に、本発明の第３実施例
について説明する。図４は本発明の第３実施例を示す半
導体素子の製造工程断面図（その１）、図５はその半導
体素子の製造工程断面図（その２）である。

【００２２】（１）まず、図４（ａ）に示すように、第
１実施例の図１（ａ）工程と同様に、Ｐ型半導体基板３
０１の表面に、例えば、ＣＶＤ法により、シリコン窒化
膜を生成する。続いて、レジスト３０２Ａを塗布して、
公知のホトリソ・エッチング技術により、そのレジスト
が塗布されたシリコン窒化膜の一部を除去し、レジスト
３０２Ａが塗布されたシリコン窒化膜パターン３０２を
形成する。続いて、レジスト３０２Ａが塗布されたシリ
コン窒化膜パターン３０２をマスクにして、例えば、ア
ンチモンを１００ｋｅＶ、１Ｅ１５ｉｏｎｓ／ｃｍ² 程
度、従来のイオン注入技術を用いて打ち込み、Ｎ型埋め
込み層３０８を形成する。

【００２３】（２）続いて、図４（ｂ）に示すように、
例えば、１１００℃の水蒸気雰囲気で熱酸化を行い、開
口された部分に選択的に約０．８μｍ厚のシリコン酸化
膜３０３を形成する。その後、公知のイオン注入技術を
用いて、Ｎ型埋め込み層３０４を形成する。このとき、
シリコン酸化膜３０３があるところには、Ｎ型埋め込み
層３０４は形成されない。

【００２４】（３）続いて、図４（ｃ）に示すように、
ウェットエッチングによりシリコン酸化膜３０３を完全
に除去する。続いて、開口された部分に、公知の選択エ
ピタキシャル技術を用いて、選択的にＰ型エピタキシャ
ル膜３０５を１．０μｍ程度形成する。続いて、Ｐ型エ
ピタキシャル膜３０５表面に熱酸化によりシリコン酸化
膜３０６を形成する。

【００２５】（４）次に、図４（ｄ）に示すように、熱
燐酸によりシリコン窒化膜パターン３０２を除去する。
次に、公知の選択エピタキシャル技術を用いて、Ｎ型エ
ピタキシャル膜３０７を成長させる。このとき、シリコ
ン酸化膜３０６が生成されている部分には、Ｎ型エピタ
キシャル膜３０７は生成されず、Ｎ型埋め込み層３０４
上のみにＮ型エピタキシャル膜３０７が生成される。

【００２６】（５）次に、図５（ａ）に示すように、例
えば、Ａｓ，２０〜５０ｋｅＶ，１Ｅ１２ｉｏｎｓ／ｃ
ｍ² 程度のイオン注入技術を用いてイオン注入を行う
と、Ｎ型エピタキシャル膜３０７表面付近にＡｓイオン
がイオン注入される。このとき、Ａｓイオンはシリコン
酸化膜３０６中に停止し、Ｐ型エピタキシャル膜３０５
中にはイオン注入されない。

【００２７】（６）次に、図５（ｂ）に示すように、８
５０〜９５０℃、３０分でウェット酸化を行うと、Ｎ型
エピタキシャル膜３０７上及びＰ型エピタキシャル膜３
０５上にシリコン酸化膜３０９が形成される。このと
き、シリコン酸化膜３０９の膜厚は、Ｐ型エピタキシャ
ル膜３０５上とＮ型エピタキシャル膜３０７上では、そ
の膜厚に差が生じる。

【００２８】（７）次に、図５（ｃ）に示すように、ウ
ェットエッチングにより、Ｐ型エピタキシャル膜３０５
上のシリコン酸化膜３０９を除去する。このとき、Ｎ型
エピタキシャル膜３０７上のシリコン酸化膜３０９は、
膜厚差が生じているため、完全に除去されず残存する。
続いて、開口された部分にＰ型エピタキシャル膜３１０
を選択的に成長させる。その後、Ｎ型エピタキシャル膜
３０７上の酸化膜を除去する。

【００２９】このように構成することにより、それぞれ
形成された半導体島領域は、Ｎ型埋め込み層３０８によ
り基板と電気的に絶縁される。したがって、Ｎ型埋め込
み層３０８が存在することで、Ｐ型の半導体の島は他の
島と電気的に絶縁され、それぞれの島を、相補型の半導
体の島として使用することができるようになる。

【００３０】特に、第２の実施例に適用した場合、エピ
タキシャル膜２０５に高濃度Ｐ型不純物を導入し、Ｐ型
エピタキシャル膜２０９を低濃度Ｐ型エピタキシャル層
とすることにより、高濃度Ｐ型埋め込み層を有するＰ型
島領域の形成が可能であり、この島領域を用いた高性能
ＰＮＰトランジスタの実現が可能となる大きなメリット
がある。

【００３１】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。

【００３２】

【発明の効果】

（１）請求項１記載の発明によれば、従来、３枚のマス
クを要していたが、１枚のマスクを用いるだけで、半導
体素子の半導体島領域を形成することができ、製造が容
易であり、歩留りを向上させるとともに、製造コストの
低減を図ることができる。

【００３３】（２）請求項２記載の発明によれば、上記
（１）記載の発明に、Ｐ型エピタキシャル膜を増し積み
することで、基板コンタクト部分の溝を埋め込み、段差
を無くすことができる。 （３）請求項３記載の発明によれば、Ｎ型埋め込み層が
存在することにより、Ｐ型の半導体の島は他の島と電気
的に絶縁され、それぞれの島を、相補型の半導体の島と
して使用することができる。

【００３４】特に、上記（２）の発明に適用した場合、
高濃度Ｐ型埋め込み層を有するＰ型島領域の形成が可能
であり、この島領域を用いた高性能ＰＮＰトランジスタ
を得ることができる。

【図面の簡単な説明】

【図１】本発明の第１実施例を示す半導体素子の製造工
程断面図である。

【図２】従来の半導体素子の半導体島領域の製造工程断
面図である。

【図３】本発明の第２実施例を示す半導体素子の製造工
程断面図である。

【図４】本発明の第３実施例を示す半導体素子の製造工
程断面図（その１）である。

【図５】本発明の第３実施例を示す半導体素子の製造工
程断面図（その２）である。

【符号の説明】

１０１，２０１，３０１ Ｐ型半導体基板 １０２，３０２ シリコン窒化膜パターン １０３，１０６，２０６，２０８，３０３，３０６，３
０９ シリコン酸化膜 １０４，２０４，３０４，３０８ Ｎ型埋め込み層 １０５，２０５，２０９，３０５，３１０ Ｐ型エピ
タキシャル膜 １０７，２０７，３０７ Ｎ型エピタキシャル膜 ３０２Ａ レジスト

Claims (3)

【特許請求の範囲】
1. 【請求項１】（ａ）第１の導電型の半導体基板（１０
   １）の一主面に耐酸化性膜（１０２）を形成し、その一
   部を除去する工程と、（ｂ）前記耐酸化性膜（１０２）
   をマスクとする選択酸化により、選択酸化膜（１０３）
   を形成する工程と、（ｃ）前記選択酸化膜（１０３）を
   マスクとして、第２の導電型の不純物を導入し、埋め込
   み層（１０４）を形成する工程と、（ｄ）前記選択酸化
   膜（１０３）を除去し、その除去された部分のみに第１
   の導電型のエピタキシャル膜（１０５）を生成する工程
   と、（ｅ）前記エピタキシャル膜（１０５）表面上に酸
   化膜（１０６）を形成し、続いて、前記耐酸化性膜（１
   ０２）を除去する工程と、（ｆ）前記酸化膜（１０６）
   をマスクにして、第２の導電型のエピタキシャル膜（１
   ０７）を形成する工程を施すことを特徴とする半導体素
   子の製造方法。
2. 【請求項２】 請求項１記載の半導体素子の製造方法に
   おいて、前記（ｆ）工程後に、（ａ）前記第２の導電型
   のエピタキシャル膜（１０７）の全面に第２の導電型の
   不純物を導入する工程と、（ｂ）全面に酸化膜（２０
   ８）を形成する工程と、（ｃ）前記酸化膜（２０８）の
   一部を除去する工程と、（ｄ）前記酸化膜（２０８）の
   開口された部分に第１の導電型のエピタキシャル膜（２
   ０９）を形成する工程を施すことを特徴とする半導体素
   子の製造方法。
3. 【請求項３】（ａ）第１の導電型の半導体基体（３０
   １）の一主面にレジストが塗布された耐酸化性膜（３０
   ２）を形成し、その一部を除去する工程と、（ｂ）前記
   レジストが塗布された耐酸化性膜（３０２）をマスクと
   しイオン注入により第２の導電型の埋め込み層（３０
   ８）を形成するとともに、前記耐酸化性膜（３０２）を
   マスクとする選択酸化により、選択酸化膜（３０３）を
   形成する工程と、（ｃ）前記選択酸化膜（３０３）をマ
   スクとして、第２の導電型の不純物を導入する工程と、
   （ｄ）前記選択酸化膜（３０３）を除去し、その除去さ
   れた部分のみに第１の導電型のエピタキシャル膜（３０
   ５）を生成する工程と、（ｅ）前記エピタキシャル膜
   （３０５）表面上に酸化膜（３０６）を形成し、続い
   て、前記耐酸化性膜（３０２）を除去する工程と、
   （ｆ）前記酸化膜（３０６）をマスクにして、第２の導
   電型のエピタキシャル膜（３０７）を形成する工程と、
   （ｇ）前記第２の導電型のエピタキシャル膜（３０７）
   の全面に第２の導電型の不純物を導入する工程と、
   （ｈ）全面に酸化膜（３０９）を形成する工程と、
   （ｉ）前記酸化膜（３０９）の一部を除去する工程と、
   （ｊ）前記酸化膜（３０９）の開口された部分に第１の
   導電型のエピタキシャル膜（３１０）を形成する工程と
   を有する半導体素子の製造方法。