JPH0340501B2 - - Google Patents
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- JPH0340501B2 JPH0340501B2 JP55132850A JP13285080A JPH0340501B2 JP H0340501 B2 JPH0340501 B2 JP H0340501B2 JP 55132850 A JP55132850 A JP 55132850A JP 13285080 A JP13285080 A JP 13285080A JP H0340501 B2 JPH0340501 B2 JP H0340501B2
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- H10D10/01—Manufacture or treatment
- H10D10/051—Manufacture or treatment of vertical BJTs
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H10D48/345—Bipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions
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- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P32/00—Diffusion of dopants within, into or out of wafers, substrates or parts of devices
- H10P32/10—Diffusion of dopants within, into or out of semiconductor bodies or layers
- H10P32/14—Diffusion of dopants within, into or out of semiconductor bodies or layers within a single semiconductor body or layer in a solid phase; between different semiconductor bodies or layers, both in a solid phase
- H10P32/1408—Diffusion of dopants within, into or out of semiconductor bodies or layers within a single semiconductor body or layer in a solid phase; between different semiconductor bodies or layers, both in a solid phase from or through or into an external applied layer, e.g. photoresist or nitride layers
- H10P32/1414—Diffusion of dopants within, into or out of semiconductor bodies or layers within a single semiconductor body or layer in a solid phase; between different semiconductor bodies or layers, both in a solid phase from or through or into an external applied layer, e.g. photoresist or nitride layers the applied layer being silicon, silicide or SIPOS, e.g. polysilicon or porous silicon
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- H10P32/17—Diffusion of dopants within, into or out of semiconductor bodies or layers characterised by the semiconductor material
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- H10P50/20—Dry etching; Plasma etching; Reactive-ion etching
- H10P50/28—Dry etching; Plasma etching; Reactive-ion etching of insulating materials
- H10P50/282—Dry etching; Plasma etching; Reactive-ion etching of insulating materials of inorganic materials
- H10P50/283—Dry etching; Plasma etching; Reactive-ion etching of insulating materials of inorganic materials by chemical means
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- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
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- H10P76/40—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising inorganic materials
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- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S148/092—Laser beam processing-diodes or transistor
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- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
本発明はIC、LSIなどに用いられる半導体装置
の製法に関する。
の製法に関する。
従来例えばバイボーラ高周波トランジスタを作
成する場合は、第1図に示す如くシリコン(Si)
基板1にコレクタ2拡散、そしてn型Si層3をエ
ピタキシヤル成長し、酸化Si層4でn型Si層3を
分離、又リン(P)を拡散してコレクタコンタク
ト領域5を、その後ボロン(B)をイオン注入してベ
ース活性層6及びボロン拡散により高濃度ベース
コンタクト領域6′を夫々形成させ、次いで酸化
Si膜7を成長してエミツタ、コレクタ領域にコン
タクト孔8,9開け砒素(As)やリンを含むパ
ターニングされたポリSi膜10からエミツタ領域
11を拡散形成し、ベースコンタクト孔12を開
け、Al電極配線13をコンタクト領域に接続す
るようにしていた。
成する場合は、第1図に示す如くシリコン(Si)
基板1にコレクタ2拡散、そしてn型Si層3をエ
ピタキシヤル成長し、酸化Si層4でn型Si層3を
分離、又リン(P)を拡散してコレクタコンタク
ト領域5を、その後ボロン(B)をイオン注入してベ
ース活性層6及びボロン拡散により高濃度ベース
コンタクト領域6′を夫々形成させ、次いで酸化
Si膜7を成長してエミツタ、コレクタ領域にコン
タクト孔8,9開け砒素(As)やリンを含むパ
ターニングされたポリSi膜10からエミツタ領域
11を拡散形成し、ベースコンタクト孔12を開
け、Al電極配線13をコンタクト領域に接続す
るようにしていた。
従つて、例えば高濃度ベースコンタクト領域
6′に対して新らたにエミツタ領域を位置決めす
ることになり、この位置決めだけでも2工程ある
から合わせ寸法×2の位置誤差を見込まねばなら
ず、高集積素子化には不都合であつた。
6′に対して新らたにエミツタ領域を位置決めす
ることになり、この位置決めだけでも2工程ある
から合わせ寸法×2の位置誤差を見込まねばなら
ず、高集積素子化には不都合であつた。
エミツタ領域のコンタクト孔8から酸化Si膜7
上に延在するパターニングされたポリSi膜10を
マスクとしてイオン注入を行ないベースコンタク
ト領域6を形成する製法(特開昭53−91672)が
あるが、しかしエミツタ領域の位置決め(即ちエ
ミツタのコンタクト孔8位置決め)後、イオン注
入マスクとなるポリSi膜10のパターニングを行
なうため、結局同等の位置誤差を招来する。
上に延在するパターニングされたポリSi膜10を
マスクとしてイオン注入を行ないベースコンタク
ト領域6を形成する製法(特開昭53−91672)が
あるが、しかしエミツタ領域の位置決め(即ちエ
ミツタのコンタクト孔8位置決め)後、イオン注
入マスクとなるポリSi膜10のパターニングを行
なうため、結局同等の位置誤差を招来する。
又、エミツタ領域上に酸化Si膜と窒化Si膜との
積層パターンを設け、このパターンをイオン注入
マスクとしてベース活性層5及びベースコンタク
ト領域6′をイオン打込みにより形成し、さらに
耐酸化マスクとしてSi層3を熱酸化し〜1μ厚の酸
化Si膜を成長させ、しかるのち積層膜パターンを
除去してそこから不純物を入れてエミツタ領域8
を形成する製法(特開昭54−20675)があるがベ
ースコンタクト領域とエミツタ領域間を酸化喰い
込み相当分、離させることができるものの厚い選
択酸化によつて基板表面が歪を受けエミツタ接合
特性が落ちるし、その後ベースコンタクト孔を開
けるので高集積化の妨げをまぬがれない。
積層パターンを設け、このパターンをイオン注入
マスクとしてベース活性層5及びベースコンタク
ト領域6′をイオン打込みにより形成し、さらに
耐酸化マスクとしてSi層3を熱酸化し〜1μ厚の酸
化Si膜を成長させ、しかるのち積層膜パターンを
除去してそこから不純物を入れてエミツタ領域8
を形成する製法(特開昭54−20675)があるがベ
ースコンタクト領域とエミツタ領域間を酸化喰い
込み相当分、離させることができるものの厚い選
択酸化によつて基板表面が歪を受けエミツタ接合
特性が落ちるし、その後ベースコンタクト孔を開
けるので高集積化の妨げをまぬがれない。
本発明は上記事情に鑑みて為されたもので、エ
ミツタ拡散源を含んだ被膜が被着された半導体基
板を絶縁膜で被覆する工程と、エツチヤントを上
方から照射することによつて被膜上面及び側面の
絶縁膜を蝕刻しながらベースコンタクト孔を形成
する工程と、被膜側面の絶縁膜をマスクとして基
板にイオン打込みし、高濃度のベースコンタクト
領域を形成する工程を備えることにより、高性能
かつ集積度の高い半導体装置の製法を提供するも
のである。
ミツタ拡散源を含んだ被膜が被着された半導体基
板を絶縁膜で被覆する工程と、エツチヤントを上
方から照射することによつて被膜上面及び側面の
絶縁膜を蝕刻しながらベースコンタクト孔を形成
する工程と、被膜側面の絶縁膜をマスクとして基
板にイオン打込みし、高濃度のベースコンタクト
領域を形成する工程を備えることにより、高性能
かつ集積度の高い半導体装置の製法を提供するも
のである。
以下本発明の実施例を図面を参照して詳述す
る。
る。
第2図のa〜eはnpnバイポーラトランジスタ
の作成工程に於ける断面図を示している。先ず、
比抵抗20Ω・cmのP型Si基板21に不純物濃度
1020/cm3のn+型埋込層22を形成し、n型Si層2
3(2×1016/cm3)をその上にエピタキシヤル成
長させる。n型Si層23は酸化Si層24によりい
くつかのSi島に絶縁分離される。内、1つの島に
はリン(P)が拡散され22に達するn+コレク
タコンタクト領域25が形成され、そして半導体
基板(21と23とからなる)表面には砒素が高
濃度に添加されたポリSi膜を、化学気相成長法で
(CVD堆積績して設ける(第2図a)。
の作成工程に於ける断面図を示している。先ず、
比抵抗20Ω・cmのP型Si基板21に不純物濃度
1020/cm3のn+型埋込層22を形成し、n型Si層2
3(2×1016/cm3)をその上にエピタキシヤル成
長させる。n型Si層23は酸化Si層24によりい
くつかのSi島に絶縁分離される。内、1つの島に
はリン(P)が拡散され22に達するn+コレク
タコンタクト領域25が形成され、そして半導体
基板(21と23とからなる)表面には砒素が高
濃度に添加されたポリSi膜を、化学気相成長法で
(CVD堆積績して設ける(第2図a)。
次に、コレクタコンタクト領域25の隣のSi島
の真中にPEP工程でポリSi膜26を残し、エミツ
タ拡散源とする。そして酸化Si膜27をCVD法
などで1μ厚に被着して被覆する(第2図b)。
の真中にPEP工程でポリSi膜26を残し、エミツ
タ拡散源とする。そして酸化Si膜27をCVD法
などで1μ厚に被着して被覆する(第2図b)。
こののち、上方よりエツチヤント(A)を照射す
る。例えばCF4とH2をグロー放電させそのイオン
を当てる。酸化Si膜27はこれにより方向性をも
つて蝕刻される。しかしポリSi膜26側面の酸化
膜巾は全んど変わらない。従つてエミツタとベー
スコンタクト領域が所望距離であるように被覆時
に酸化Si膜27厚が選ばれる。蝕刻は、その厚さ
27と略等しく行なわれ、例えば基板(21と2
3)上は120Å厚、側面には0.34μ厚が残された。
この蝕刻により同時にベースコンタクト孔28が
開けられる(第2図c)。
る。例えばCF4とH2をグロー放電させそのイオン
を当てる。酸化Si膜27はこれにより方向性をも
つて蝕刻される。しかしポリSi膜26側面の酸化
膜巾は全んど変わらない。従つてエミツタとベー
スコンタクト領域が所望距離であるように被覆時
に酸化Si膜27厚が選ばれる。蝕刻は、その厚さ
27と略等しく行なわれ、例えば基板(21と2
3)上は120Å厚、側面には0.34μ厚が残された。
この蝕刻により同時にベースコンタクト孔28が
開けられる(第2図c)。
それからボロンを加速電圧70KVでイオン打込
(B)した。イオン注入直後ベース活性層29の表面
濃度Nsは6.1×1018/cm3、ベースコンタクト領域
29′は1.2×1018/cm3で内部の最高濃度Npは6×
1019/cm3であつた。次に1000℃、20分のN2雰囲
中熱処理を行ないn+エミツタ30を作る為の拡
散と同時にイオン打込み後のアニールを行なつ
た。アニールはレーザー光や電子ビームによつて
行なうこともできる。熱処理は経過して29は
Ns3.2×1018/cm3(P領域29)Ns1.2×1019/cm3
(P+領域29′)になり、夫々シート抵抗2KΩ/
□接合深さ0.2μ、97Ω/□、0.72μになつた(第
2図d)。さらにベースコンタクト領域29′表面
をウエツトエツチングしたのちAl膜を被着し、
これを同時にパターニングすることによりコンタ
クト孔に電極配線31層を接続した(第2図e)。
(B)した。イオン注入直後ベース活性層29の表面
濃度Nsは6.1×1018/cm3、ベースコンタクト領域
29′は1.2×1018/cm3で内部の最高濃度Npは6×
1019/cm3であつた。次に1000℃、20分のN2雰囲
中熱処理を行ないn+エミツタ30を作る為の拡
散と同時にイオン打込み後のアニールを行なつ
た。アニールはレーザー光や電子ビームによつて
行なうこともできる。熱処理は経過して29は
Ns3.2×1018/cm3(P領域29)Ns1.2×1019/cm3
(P+領域29′)になり、夫々シート抵抗2KΩ/
□接合深さ0.2μ、97Ω/□、0.72μになつた(第
2図d)。さらにベースコンタクト領域29′表面
をウエツトエツチングしたのちAl膜を被着し、
これを同時にパターニングすることによりコンタ
クト孔に電極配線31層を接続した(第2図e)。
上記実施例では反応性イオン蝕刻の後ベースイ
オン打込みとアニールを行なつたがベースイオン
打込みの後イオン蝕刻しても良く、イオン蝕刻の
途中、中断して、ベースイオン打込みを行なつて
良い。さらにイオン蝕刻で全てのコンタクト孔下
の下地表面のSiを露出せず(してもよい)このよ
うに酸化Si膜27を大部分蝕刻し、残りをウエツ
ト蝕刻することができる。実質的にベースコンタ
クト孔がイオン蝕刻によつて形成されるからであ
る。
オン打込みとアニールを行なつたがベースイオン
打込みの後イオン蝕刻しても良く、イオン蝕刻の
途中、中断して、ベースイオン打込みを行なつて
良い。さらにイオン蝕刻で全てのコンタクト孔下
の下地表面のSiを露出せず(してもよい)このよ
うに酸化Si膜27を大部分蝕刻し、残りをウエツ
ト蝕刻することができる。実質的にベースコンタ
クト孔がイオン蝕刻によつて形成されるからであ
る。
更に第3図に示す如く、ポリSi膜26をパター
ニング後、全体を酸化し、例えば0.1〜0.3μ程度
に熱酸化Si膜26′を設け、その後CVD法で形成
した酸化Si膜27を設けるようにしても良い。
ニング後、全体を酸化し、例えば0.1〜0.3μ程度
に熱酸化Si膜26′を設け、その後CVD法で形成
した酸化Si膜27を設けるようにしても良い。
第3図は、かかる方法で行なつた場合の第2図
dに対応した断面図である。
dに対応した断面図である。
以上の実施例では絶縁膜として酸化Si膜26を
用いたが、窒化Si膜、硝子膜例えばPSG膜などを
用いても良く、方向性を持つた蝕刻法として反応
性イオン蝕刻法の他、不活性ガスイオンを照射す
るスパツタ蝕刻法を用いることが出来る。
用いたが、窒化Si膜、硝子膜例えばPSG膜などを
用いても良く、方向性を持つた蝕刻法として反応
性イオン蝕刻法の他、不活性ガスイオンを照射す
るスパツタ蝕刻法を用いることが出来る。
さらに、絶縁膜被覆とイオン蝕刻とを繰り返す
ことにより、被膜側面の絶縁膜巾を大きくするこ
とも可能である。又、ベース活性領域とベースコ
ンタクト領域を別々に形成しても良く、例えばボ
ロンをポリSi膜被着前にそのSi島領域全面にイオ
ン注入(ベース活性領域形成)したあと、第2図
b又はdの工程でイオン注入して全体を熱処理
し、ベースコンタクト領域29′を形成してもよ
い。
ことにより、被膜側面の絶縁膜巾を大きくするこ
とも可能である。又、ベース活性領域とベースコ
ンタクト領域を別々に形成しても良く、例えばボ
ロンをポリSi膜被着前にそのSi島領域全面にイオ
ン注入(ベース活性領域形成)したあと、第2図
b又はdの工程でイオン注入して全体を熱処理
し、ベースコンタクト領域29′を形成してもよ
い。
以上説明した様に、本発明によれば被膜側面の
絶縁物をマスクとしてイオン打込みすることによ
り高濃度のベースコンタクト領域をエミツターベ
ース間容量及び耐圧(エミツタ・ベース逆方向耐
圧)を損なわない程度、所定距離までエミツタ領
域に近づけることができ、ベース抵抗も高くなく
高集積化に有効で、さらにこのベースコンタクト
領域に対してイオン蝕刻を用いて自己整合的にベ
ースコンタクト孔を開け電極配線を接続するよう
にしているので一層高集積化を促進している。
絶縁物をマスクとしてイオン打込みすることによ
り高濃度のベースコンタクト領域をエミツターベ
ース間容量及び耐圧(エミツタ・ベース逆方向耐
圧)を損なわない程度、所定距離までエミツタ領
域に近づけることができ、ベース抵抗も高くなく
高集積化に有効で、さらにこのベースコンタクト
領域に対してイオン蝕刻を用いて自己整合的にベ
ースコンタクト孔を開け電極配線を接続するよう
にしているので一層高集積化を促進している。
上記実施例ではnpnトランジスタについて説明
したがpnpトランジスタでも同様に適用できる。
したがpnpトランジスタでも同様に適用できる。
第1図は従来例を説明するたの断面図、第2図
a〜eは本発明の実施例を説明するための断面
図、第3図は変形例を説明する為の断面図であ
る。 第2図に於いて、21……P型Si基板、22…
…n+型埋込み層、23……n型Si層、24……酸
化Si層、25……n+コレクタコンタクト領域、2
6……ポリSi膜、27……酸化Si膜、28……ベ
ースコンタクト孔、29……ベース活性層、2
9′……高濃度のベースコンタクト領域、30…
…n+エミツタ領域、31……電極配線。
a〜eは本発明の実施例を説明するための断面
図、第3図は変形例を説明する為の断面図であ
る。 第2図に於いて、21……P型Si基板、22…
…n+型埋込み層、23……n型Si層、24……酸
化Si層、25……n+コレクタコンタクト領域、2
6……ポリSi膜、27……酸化Si膜、28……ベ
ースコンタクト孔、29……ベース活性層、2
9′……高濃度のベースコンタクト領域、30…
…n+エミツタ領域、31……電極配線。
Claims (1)
- 1 エミツタ拡散源を含んだ被膜が選択的に被着
された半導体基板を絶縁膜で被覆する工程と、エ
ツチヤントを上方から照射し、前記半導体基板が
露出する迄被膜上面及び周辺の絶縁膜を方向性を
もつて蝕刻しベースコンタクト孔を形成する工程
と、被膜側面の絶縁膜をマスクとして基板にイオ
ン打込みし、高濃度のベースコンタクト領域を形
成する工程と、ベースコンタクト領域に電極配線
を接続する工程を備えたことを特徴とする半導体
装置の製法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55132850A JPS5758356A (en) | 1980-09-26 | 1980-09-26 | Manufacture of semiconductor device |
| EP81107436A EP0052198B1 (en) | 1980-09-26 | 1981-09-18 | Method of manufacturing semiconductor devices using self-alignment techniques |
| DE8181107436T DE3173316D1 (en) | 1980-09-26 | 1981-09-18 | Method of manufacturing semiconductor devices using self-alignment techniques |
| US06/306,223 US4398962A (en) | 1980-09-26 | 1981-09-28 | Method of controlling base contact regions by forming a blocking layer contiguous to a doped poly-si emitter source |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55132850A JPS5758356A (en) | 1980-09-26 | 1980-09-26 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5758356A JPS5758356A (en) | 1982-04-08 |
| JPH0340501B2 true JPH0340501B2 (ja) | 1991-06-19 |
Family
ID=15090975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55132850A Granted JPS5758356A (en) | 1980-09-26 | 1980-09-26 | Manufacture of semiconductor device |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4398962A (ja) |
| EP (1) | EP0052198B1 (ja) |
| JP (1) | JPS5758356A (ja) |
| DE (1) | DE3173316D1 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4752817A (en) * | 1983-08-26 | 1988-06-21 | International Business Machines Corporation | High performance integrated circuit having modified extrinsic base |
| JPS60258964A (ja) * | 1984-06-06 | 1985-12-20 | Hitachi Ltd | 半導体装置の製造方法 |
| US5098854A (en) * | 1984-07-09 | 1992-03-24 | National Semiconductor Corporation | Process for forming self-aligned silicide base contact for bipolar transistor |
| US5227316A (en) * | 1985-01-22 | 1993-07-13 | National Semiconductor Corporation | Method of forming self aligned extended base contact for a bipolar transistor having reduced cell size |
| GB2188479B (en) * | 1986-03-26 | 1990-05-23 | Stc Plc | Semiconductor devices |
| JPS62290173A (ja) * | 1986-06-09 | 1987-12-17 | Oki Electric Ind Co Ltd | 半導体集積回路装置の製造方法 |
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| US5063168A (en) * | 1986-07-02 | 1991-11-05 | National Semiconductor Corporation | Process for making bipolar transistor with polysilicon stringer base contact |
| JPS63182860A (ja) * | 1987-01-26 | 1988-07-28 | Toshiba Corp | 半導体装置とその製造方法 |
| US4933295A (en) * | 1987-05-08 | 1990-06-12 | Raytheon Company | Method of forming a bipolar transistor having closely spaced device regions |
| US4857476A (en) * | 1988-01-26 | 1989-08-15 | Hewlett-Packard Company | Bipolar transistor process using sidewall spacer for aligning base insert |
| US5064773A (en) * | 1988-12-27 | 1991-11-12 | Raytheon Company | Method of forming bipolar transistor having closely spaced device regions |
| US4992134A (en) * | 1989-11-14 | 1991-02-12 | Advanced Micro Devices, Inc. | Dopant-independent polysilicon plasma etch |
| JP3333560B2 (ja) * | 1992-10-23 | 2002-10-15 | リコーエレメックス株式会社 | シリコン基板のエッチング方法 |
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