JPH08213570A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH08213570A JPH08213570A JP7328454A JP32845495A JPH08213570A JP H08213570 A JPH08213570 A JP H08213570A JP 7328454 A JP7328454 A JP 7328454A JP 32845495 A JP32845495 A JP 32845495A JP H08213570 A JPH08213570 A JP H08213570A
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- Japan
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- insulating layer
- memory device
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- 239000000758 substrate Substances 0.000 claims abstract description 45
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- 239000010408 film Substances 0.000 description 5
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- 238000005530 etching Methods 0.000 description 4
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 ＭＯＳトランジスタと容量素子を有する半導
体記憶装置（ＤＲＡＭ）の、半導体基板上の素子占有面
積を縮小する。 【解決手段】 ＭＯＳトランジスタのチャンネル及び容
量素子を半導体基板上の溝に垂直に設けた半導体記憶装
置において、溝に形成されるチャンネルを、半導体記憶
装置のビット線に対応する一方向の面にのみ形成する。
体記憶装置（ＤＲＡＭ）の、半導体基板上の素子占有面
積を縮小する。 【解決手段】 ＭＯＳトランジスタのチャンネル及び容
量素子を半導体基板上の溝に垂直に設けた半導体記憶装
置において、溝に形成されるチャンネルを、半導体記憶
装置のビット線に対応する一方向の面にのみ形成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に１個のスイッチング素子（ＭＯＳトランジス
タ）と１個の容量素子から構成される半導体記憶装置の
構造に関する。
し、特に１個のスイッチング素子（ＭＯＳトランジス
タ）と１個の容量素子から構成される半導体記憶装置の
構造に関する。
【０００２】
【従来の技術】現在、ダイナミック型ＲＡＭ（ＤＲＡ
Ｍ）と呼ばれる記憶装置の記憶セルとしては１個のＭＯ
Ｓトランジスタと１個の容量素子から構成されているも
のが用いられている。
Ｍ）と呼ばれる記憶装置の記憶セルとしては１個のＭＯ
Ｓトランジスタと１個の容量素子から構成されているも
のが用いられている。
【０００３】近年の大規模化、微細化の要求を満たす記
憶セル構造として容量素子を半導体基板上に設けた溝に
形成するものが提案されている。従来例として図５にそ
の一例を示す。
憶セル構造として容量素子を半導体基板上に設けた溝に
形成するものが提案されている。従来例として図５にそ
の一例を示す。
【０００４】図５（ａ）は２つのメモリセルの並列配置
を示す平面図、同図（ｂ）は同図（ａ）のＡ−Ａ′に於
ける断面図である。第一導電型の半導体基板の表面部に
反対導電型の不純物拡散層１ａ，１ｃでＭＯＳトランジ
スタのソース、ドレインを構成している。これら不純物
拡散層１ａ，１ｃ間の上にはＭＯＳトランジスタのゲー
ト電極とワード線の配線を兼ねる第１の導電層２が形成
されている。不純物拡散層１ｃに隣接して溝１０を有
し、その表面に酸化膜を介して容量素子の一方の電極と
ビット線の配線を兼ねる第２の導電層３が形成されてい
る。５はＭＯＳトランジスタのチャンネル領域（電流経
路）であり、６は配線あるいは素子間を分離する厚い絶
縁層であり、７は素子分離のための半導体基板と同導電
型の不純物拡散層である。
を示す平面図、同図（ｂ）は同図（ａ）のＡ−Ａ′に於
ける断面図である。第一導電型の半導体基板の表面部に
反対導電型の不純物拡散層１ａ，１ｃでＭＯＳトランジ
スタのソース、ドレインを構成している。これら不純物
拡散層１ａ，１ｃ間の上にはＭＯＳトランジスタのゲー
ト電極とワード線の配線を兼ねる第１の導電層２が形成
されている。不純物拡散層１ｃに隣接して溝１０を有
し、その表面に酸化膜を介して容量素子の一方の電極と
ビット線の配線を兼ねる第２の導電層３が形成されてい
る。５はＭＯＳトランジスタのチャンネル領域（電流経
路）であり、６は配線あるいは素子間を分離する厚い絶
縁層であり、７は素子分離のための半導体基板と同導電
型の不純物拡散層である。
【０００５】この従来例において、容量素子は図５
（ｂ）に示す溝領域ｄの内部の導電層３とその下の酸化
膜と半導体基板とで形成される平行平板容量として溝の
側面及び底面に構成される。このように構成される容量
素子は半導体基板表面に占める素子領域の面積が、同一
の容量値をもつ容量素子を平面状の半導体基板表面に形
成する場合よりはるかに小さい。
（ｂ）に示す溝領域ｄの内部の導電層３とその下の酸化
膜と半導体基板とで形成される平行平板容量として溝の
側面及び底面に構成される。このように構成される容量
素子は半導体基板表面に占める素子領域の面積が、同一
の容量値をもつ容量素子を平面状の半導体基板表面に形
成する場合よりはるかに小さい。
【０００６】
【発明が解決しようとする課題】上述した従来の記憶セ
ルでは半導体基板表面に占める面積を縮小したのは容量
素子のみである。ＭＯＳトランジスタについては、図５
（ｂ）に示す様に、ゲートチャンネル領域５の長さｙ、
データの入出力部分となる不純物拡散層１ａでｘ／２
（不純物拡散層１ａは隣の記憶セルのＭＯＳトランジス
タと共有しているため）、容量素子の一端に接続される
不純物拡散層１ｃとしてＺ、合計で（ｘ／２）＋ｙ＋ｚ
の長さが必要になっている。図５に示した従来の記憶セ
ルの構造では、この長さよりＭＯＳトランジスタ領域を
縮小できず、記憶セル領域の半導体基板表面に占める面
積の縮小に限界があるという欠点があった。
ルでは半導体基板表面に占める面積を縮小したのは容量
素子のみである。ＭＯＳトランジスタについては、図５
（ｂ）に示す様に、ゲートチャンネル領域５の長さｙ、
データの入出力部分となる不純物拡散層１ａでｘ／２
（不純物拡散層１ａは隣の記憶セルのＭＯＳトランジス
タと共有しているため）、容量素子の一端に接続される
不純物拡散層１ｃとしてＺ、合計で（ｘ／２）＋ｙ＋ｚ
の長さが必要になっている。図５に示した従来の記憶セ
ルの構造では、この長さよりＭＯＳトランジスタ領域を
縮小できず、記憶セル領域の半導体基板表面に占める面
積の縮小に限界があるという欠点があった。
【０００７】
【課題を解決するための手段】本発明による半導体記憶
装置は、スイッチング素子及び容量素子が接続されて構
成される半導体記憶装置において、半導体基板上に設け
られた溝にスイッチング素子及び容量素子が垂直方向に
形成され、スイッチング素子の電流経路が溝の一側面に
のみ形成されることを特徴とする。具体的には、溝が突
起部と当該突起部の一側面方向に所定の間隔を離間して
形成された深い溝で構成され、この溝を有する一導電型
の半導体基板と、半導体基板の表面及び深い溝内の表面
に形成された絶縁層と、突起部である半導体基板の表面
及び突起部と深い溝との間の半導体基板の表面に形成さ
れた、半導体基板と逆導電型の第１及び第２の不純物拡
散層と、第２の不純物拡散層の上部の絶縁層上に形成さ
れた第１の導電層と、深い溝内の絶縁層上にこの深い溝
を埋めるように形成された第２の導電層とを有し、第１
の導電層、第１及び第２の不純物領域及び突起部の一側
面で構成されたスイッチング素子と、第２の導電層と深
い溝内の表面の絶縁層と半導体基板とで構成された容量
素子により形成された一つの半導体記憶装置であって、
スイッチング素子の電流経路が突起部の一側面にのみ形
成されることを特徴とする。
装置は、スイッチング素子及び容量素子が接続されて構
成される半導体記憶装置において、半導体基板上に設け
られた溝にスイッチング素子及び容量素子が垂直方向に
形成され、スイッチング素子の電流経路が溝の一側面に
のみ形成されることを特徴とする。具体的には、溝が突
起部と当該突起部の一側面方向に所定の間隔を離間して
形成された深い溝で構成され、この溝を有する一導電型
の半導体基板と、半導体基板の表面及び深い溝内の表面
に形成された絶縁層と、突起部である半導体基板の表面
及び突起部と深い溝との間の半導体基板の表面に形成さ
れた、半導体基板と逆導電型の第１及び第２の不純物拡
散層と、第２の不純物拡散層の上部の絶縁層上に形成さ
れた第１の導電層と、深い溝内の絶縁層上にこの深い溝
を埋めるように形成された第２の導電層とを有し、第１
の導電層、第１及び第２の不純物領域及び突起部の一側
面で構成されたスイッチング素子と、第２の導電層と深
い溝内の表面の絶縁層と半導体基板とで構成された容量
素子により形成された一つの半導体記憶装置であって、
スイッチング素子の電流経路が突起部の一側面にのみ形
成されることを特徴とする。
【０００８】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
して説明する。
【０００９】図１は本発明の第１の実施の形態を表わし
たもので、同図（ａ）は平面図、同図（ｂ）は同図
（ａ）のＡ−Ａ′断面図、同図（ｃ）は同図（ａ）のＢ
−Ｂ′断面図である。半導体基板には溝領域ｂと溝領域
ｃとを有している。半導体基板表面にはこの半導体基板
と反対導電型の不純物拡散層１ａを有し、溝領域ｂの底
面にはやはり半導体基板とは反対導電型の不純物拡散層
１ｂを有している。不純物拡散層１ｂ上には絶縁膜を介
して第１の導電層２が形成されており、この第１の導電
層２は不純物拡散層１ａと１ｂとの段部の半導体基板と
も薄い絶縁膜を介して接している。不純物拡散層１ａと
１ｂとはこれらの間の段部の半導体基板表面をチャンネ
ル領域５とし、第１の導電層２をゲート電極としてＭＯ
Ｓトランジスタを構成している。第２の導電層３は溝領
域ｃの内部に絶縁膜を介して形成され、溝領域ｃの側面
及び底面にあたる半導体基板を対向電極とする平行平板
型容量素子を構成している。配線層４は第２の導電層３
に固定電位を与える配線で、配線層４′は第１の導電層
２に配線されたワード線である。６は素子あるいは配線
を分離する厚い絶縁層であり、７は素子分離用の半導体
基板と同導電型の不純物拡散層である。ａは素子間（記
憶セル間）の分離をする為の領域である。かかる記憶セ
ルの構造によれば、ＭＯＳトランジスタのチャンネル領
域５（長さｙ）が溝側面にあり、半導体基板表面に対し
て垂直になっているため平面上の面積はいらない。この
ため、半導体基板表面から見た場合、データの入出力部
分となる不純物拡散層１ａのための長さｘ／２（隣の記
憶セルと共有しているため）と溝領域ｂの底面にある容
量素子の一端に接続される不純物拡散層１ｂのための長
さｚとの合計の（ｘ／ｚ）＋ｚの長さをＭＯＳトランジ
スタは必要とするだけであり、従来例に比し、チャンネ
ル長ｙの部分だけＭＯＳトランジスタ領域が縮小され
る。
たもので、同図（ａ）は平面図、同図（ｂ）は同図
（ａ）のＡ−Ａ′断面図、同図（ｃ）は同図（ａ）のＢ
−Ｂ′断面図である。半導体基板には溝領域ｂと溝領域
ｃとを有している。半導体基板表面にはこの半導体基板
と反対導電型の不純物拡散層１ａを有し、溝領域ｂの底
面にはやはり半導体基板とは反対導電型の不純物拡散層
１ｂを有している。不純物拡散層１ｂ上には絶縁膜を介
して第１の導電層２が形成されており、この第１の導電
層２は不純物拡散層１ａと１ｂとの段部の半導体基板と
も薄い絶縁膜を介して接している。不純物拡散層１ａと
１ｂとはこれらの間の段部の半導体基板表面をチャンネ
ル領域５とし、第１の導電層２をゲート電極としてＭＯ
Ｓトランジスタを構成している。第２の導電層３は溝領
域ｃの内部に絶縁膜を介して形成され、溝領域ｃの側面
及び底面にあたる半導体基板を対向電極とする平行平板
型容量素子を構成している。配線層４は第２の導電層３
に固定電位を与える配線で、配線層４′は第１の導電層
２に配線されたワード線である。６は素子あるいは配線
を分離する厚い絶縁層であり、７は素子分離用の半導体
基板と同導電型の不純物拡散層である。ａは素子間（記
憶セル間）の分離をする為の領域である。かかる記憶セ
ルの構造によれば、ＭＯＳトランジスタのチャンネル領
域５（長さｙ）が溝側面にあり、半導体基板表面に対し
て垂直になっているため平面上の面積はいらない。この
ため、半導体基板表面から見た場合、データの入出力部
分となる不純物拡散層１ａのための長さｘ／２（隣の記
憶セルと共有しているため）と溝領域ｂの底面にある容
量素子の一端に接続される不純物拡散層１ｂのための長
さｚとの合計の（ｘ／ｚ）＋ｚの長さをＭＯＳトランジ
スタは必要とするだけであり、従来例に比し、チャンネ
ル長ｙの部分だけＭＯＳトランジスタ領域が縮小され
る。
【００１０】図２（ａ）〜（ｅ）は第１の実施の形態の
製造方法を工程順に示す図である。まず、図２（ａ）に
示す様に、素子形成領域を形成する為にフォトレジスト
１１を形成し、第１の溝領域ａをエッチングにより形成
する。その後、素子分離のため基板と同導電型の不純物
拡散層７を溝領域ａの底面に選択的に形成する。フォト
レジスト１１を除去後、溝領域ａの中に選択的に絶縁層
６を形成する。次に図２（ｂ）に示す様に、半導体基板
の絶縁層６上に選択的にフォトレジスト１１を形成し、
後にＭＯＳトランジスタを形成する溝領域ｂとなる溝領
域ａより浅い溝領域ｂ′を形成する。その際、絶縁層６
と半導体基板とのエッチング速度の違いを利用し、溝領
域ａ上の絶縁層６をエッチングしない様にする。フォト
レジスト１１を除去後、次に図２（ｃ）に示すように、
ＭＯＳトランジスタのソース、ドレインを形成する半導
体基板と反対導電型の不純物拡散層１ａ及び１ｂを半導
体基板表面及び溝領域ｂ′の底面に形成する。その後、
絶縁層６による薄膜を溝領域ｂ′に形成し、溝領域ｂ′
に選択的に第１の導電層２を形成する。続いて、図２
（ｄ）に示すように、容量素子を形成する為の溝領域ｃ
を形成する。この工程は、フォトレジスト１１を溝領域
ｂ′の一部と半導体基板表面とをおおう様に形成し、第
１の導電層２、薄い絶縁層６、不純物拡散層１ｂ、およ
び半導体基板をエッチングする。この際、エッチング速
度の違いを利用して溝領域ａの絶縁層６を残す。溝領域
ｂ′上の絶縁層は溝領域ａの絶縁層に比べて充分薄い為
溝領域ａ上の絶縁層６にほとんど影響は無い。続いて図
２（ｅ）に示すように、溝領域ｃの内部に薄い絶縁層６
を形成し、溝領域ｃの内部に選択的に第２の導電層３を
形成し全体を絶縁層６でおおう。その後、溝領域ａによ
って分離されている、隣接する素子領域に形成された導
電層２，３を接続するコンタクト用開孔を絶縁層６にあ
け、後にコンタクト配線としての導電層４，４′を形成
して第１図に示したメモリセルを得る。
製造方法を工程順に示す図である。まず、図２（ａ）に
示す様に、素子形成領域を形成する為にフォトレジスト
１１を形成し、第１の溝領域ａをエッチングにより形成
する。その後、素子分離のため基板と同導電型の不純物
拡散層７を溝領域ａの底面に選択的に形成する。フォト
レジスト１１を除去後、溝領域ａの中に選択的に絶縁層
６を形成する。次に図２（ｂ）に示す様に、半導体基板
の絶縁層６上に選択的にフォトレジスト１１を形成し、
後にＭＯＳトランジスタを形成する溝領域ｂとなる溝領
域ａより浅い溝領域ｂ′を形成する。その際、絶縁層６
と半導体基板とのエッチング速度の違いを利用し、溝領
域ａ上の絶縁層６をエッチングしない様にする。フォト
レジスト１１を除去後、次に図２（ｃ）に示すように、
ＭＯＳトランジスタのソース、ドレインを形成する半導
体基板と反対導電型の不純物拡散層１ａ及び１ｂを半導
体基板表面及び溝領域ｂ′の底面に形成する。その後、
絶縁層６による薄膜を溝領域ｂ′に形成し、溝領域ｂ′
に選択的に第１の導電層２を形成する。続いて、図２
（ｄ）に示すように、容量素子を形成する為の溝領域ｃ
を形成する。この工程は、フォトレジスト１１を溝領域
ｂ′の一部と半導体基板表面とをおおう様に形成し、第
１の導電層２、薄い絶縁層６、不純物拡散層１ｂ、およ
び半導体基板をエッチングする。この際、エッチング速
度の違いを利用して溝領域ａの絶縁層６を残す。溝領域
ｂ′上の絶縁層は溝領域ａの絶縁層に比べて充分薄い為
溝領域ａ上の絶縁層６にほとんど影響は無い。続いて図
２（ｅ）に示すように、溝領域ｃの内部に薄い絶縁層６
を形成し、溝領域ｃの内部に選択的に第２の導電層３を
形成し全体を絶縁層６でおおう。その後、溝領域ａによ
って分離されている、隣接する素子領域に形成された導
電層２，３を接続するコンタクト用開孔を絶縁層６にあ
け、後にコンタクト配線としての導電層４，４′を形成
して第１図に示したメモリセルを得る。
【００１１】図３は本発明の第２の実施の形態であり、
同図（ａ）は平面図、同図（ｂ）は同図（ａ）のＡ−
Ａ′での断面図、同図（ｃ）は同図（ａ）のＢ−Ｂ′で
の断面図である。図中の記号は図１，２及び５で使用し
ている記号と同一である。
同図（ａ）は平面図、同図（ｂ）は同図（ａ）のＡ−
Ａ′での断面図、同図（ｃ）は同図（ａ）のＢ−Ｂ′で
の断面図である。図中の記号は図１，２及び５で使用し
ている記号と同一である。
【００１２】この第２の実施の形態では、配線となる部
分になる溝領域ａの絶縁層６の上面を溝領域ｂの底面と
同様度か少し浅い位置にしていることにより導電層２及
び３でそのまま配線を形成することができ、図１におけ
る導電層４，４′が必要なくなる利点がある。
分になる溝領域ａの絶縁層６の上面を溝領域ｂの底面と
同様度か少し浅い位置にしていることにより導電層２及
び３でそのまま配線を形成することができ、図１におけ
る導電層４，４′が必要なくなる利点がある。
【００１３】図４（ａ）〜（ｅ）はこの第２の実施の形
態の製造方法を示す図であり図２（ａ）〜（ｅ）に対応
する。図４で図２と異なるのは（ｂ）図の工程であり溝
領域ｂ′を形成する際に、溝領域ａ上の絶縁層６を溝領
域ｂ′の底面と同程度か少し浅い位置までエッチングす
ることにある。この後、導電層２，３を形成する過程に
おいて自己整合的に配線が形成される。
態の製造方法を示す図であり図２（ａ）〜（ｅ）に対応
する。図４で図２と異なるのは（ｂ）図の工程であり溝
領域ｂ′を形成する際に、溝領域ａ上の絶縁層６を溝領
域ｂ′の底面と同程度か少し浅い位置までエッチングす
ることにある。この後、導電層２，３を形成する過程に
おいて自己整合的に配線が形成される。
【００１４】
【発明の効果】以上説明したように、本発明による半導
体記憶装置はＭＯＳトランジスタのチャンネル領域を半
導体基板に垂直な溝領域の一側面に形成するので半導体
基板表面に占めるＭＯＳトランジスタ領域の面積を縮小
できる効果がある。また、第２の実施例においては配線
がすべて溝領域の中に形成されるので表面の平担化にも
効果がある。なお、ＤＲＡＭセルにおけるトランジスタ
はビット線とキャパシタを接続するスイッチ素子とみな
せる。よって、必ずしも高い駆動能力を必要としないた
め、上記のようにチャンネル領域は溝領域の一側面に形
成すれば十分である。
体記憶装置はＭＯＳトランジスタのチャンネル領域を半
導体基板に垂直な溝領域の一側面に形成するので半導体
基板表面に占めるＭＯＳトランジスタ領域の面積を縮小
できる効果がある。また、第２の実施例においては配線
がすべて溝領域の中に形成されるので表面の平担化にも
効果がある。なお、ＤＲＡＭセルにおけるトランジスタ
はビット線とキャパシタを接続するスイッチ素子とみな
せる。よって、必ずしも高い駆動能力を必要としないた
め、上記のようにチャンネル領域は溝領域の一側面に形
成すれば十分である。
【図１】第１の実施の形態
【図２】第１の実施の形態の製造工程を示した断面図
【図３】第２の実施の形態
【図４】第２の実施の形態の製造工程を示した断面図
【図５】従来のメモリセル
【符号の説明】 １ａ，１ｂ，１ｃ 基板と反対導電型の不純物拡散層 ２ 第１の導電層 ３ 第２の導電層 ４，４′ 配線層 ５ ＭＯＳトランジスタのチャンネル領域 ６ 絶縁層 ７ 基板と同導電型の不純物拡散層 １１ フォトレジスト ａ，ｂ，ｂ′，ｃ，ｄ 溝領域
Claims (2)
- 【請求項１】 スイッチング素子及び容量素子が接続さ
れて構成される半導体記憶装置において、半導体基板上
に設けられた溝に前記スイッチング素子及び前記容量素
子が垂直方向に形成され、前記スイッチング素子の電流
経路が前記溝の一側面にのみ形成されることを特徴とす
る半導体記憶装置。 - 【請求項２】 突起部と当該突起部の一側面方向に所定
の間隔を離間して形成された溝を有する一導電型の半導
体基板と、前記半導体基板の表面及び前記溝内の表面に
形成された絶縁層と、前記突起部である半導体基板の表
面及び前記突起部と前記溝との間の半導体基板の表面に
形成された、前記半導体基板と逆導電型の第１及び第２
の不純物拡散層と、前記第２の不純物拡散層の上部の絶
縁層上に形成された第１の導電層と、前記溝内の絶縁層
上に当該溝を埋めるように形成された第２の導電層とを
有し、前記第１の導電層、前記第１及び第２の不純物領
域及び前記突起部の一側面で構成されたスイッチング素
子と前記第２の導電層と前記溝内の表面の絶縁層と前記
半導体基板とで構成された容量素子により形成された一
つの半導体記憶装置であって、前記スイッチング素子の
電流経路が前記突起部の一側面にのみ形成されることを
特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7328454A JPH08213570A (ja) | 1995-12-18 | 1995-12-18 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7328454A JPH08213570A (ja) | 1995-12-18 | 1995-12-18 | 半導体記憶装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61178218A Division JP2512902B2 (ja) | 1986-07-28 | 1986-07-28 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08213570A true JPH08213570A (ja) | 1996-08-20 |
Family
ID=18210458
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7328454A Pending JPH08213570A (ja) | 1995-12-18 | 1995-12-18 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08213570A (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60198856A (ja) * | 1984-03-23 | 1985-10-08 | Nec Corp | 半導体記憶素子とその製造方法 |
| JPS6273657A (ja) * | 1985-09-27 | 1987-04-04 | Oki Electric Ind Co Ltd | メモリセルおよびその製造方法 |
| JPS62118567A (ja) * | 1985-11-19 | 1987-05-29 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JPS62274771A (ja) * | 1986-05-23 | 1987-11-28 | Hitachi Ltd | 半導体メモリ |
| JPS62298156A (ja) * | 1986-06-18 | 1987-12-25 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
-
1995
- 1995-12-18 JP JP7328454A patent/JPH08213570A/ja active Pending
Patent Citations (5)
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| JPS60198856A (ja) * | 1984-03-23 | 1985-10-08 | Nec Corp | 半導体記憶素子とその製造方法 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970422 |