JPH08213604A - パワーｍｏｓｆｅｔ - Google Patents
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- JPH08213604A JPH08213604A JP7016677A JP1667795A JPH08213604A JP H08213604 A JPH08213604 A JP H08213604A JP 7016677 A JP7016677 A JP 7016677A JP 1667795 A JP1667795 A JP 1667795A JP H08213604 A JPH08213604 A JP H08213604A
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- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
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- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/663—Vertical DMOS [VDMOS] FETs having both source contacts and drain contacts on the same surface, i.e. up-drain VDMOS
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
- H10D62/126—Top-view geometrical layouts of the regions or the junctions
- H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】従来技術の有していた課題を解決して、オン抵
抗を低減することの可能な構成の LDMOS を提供するこ
と。 【構成】上記目的は、ドレインセルの開口部の周囲を取
り囲むようにソースセルを形成させることによってチャ
ネルの集積度を向上させ、かつ、ゲート電極の連結領域
を有し、低抵抗Ｎ+型埋め込み層及び高濃度Ｎ+型ドレイ
ン取り出し領域を具備させることによって上記のような
問題点を解決することができる。
抗を低減することの可能な構成の LDMOS を提供するこ
と。 【構成】上記目的は、ドレインセルの開口部の周囲を取
り囲むようにソースセルを形成させることによってチャ
ネルの集積度を向上させ、かつ、ゲート電極の連結領域
を有し、低抵抗Ｎ+型埋め込み層及び高濃度Ｎ+型ドレイ
ン取り出し領域を具備させることによって上記のような
問題点を解決することができる。
Description
【０００１】
【産業上の利用分野】本発明は、横型のパワー MOSFET
(以下、LDMOS と略称する)に係り、特に、オン抵抗を低
減することの可能な構成の LDMOS に関する。
(以下、LDMOS と略称する)に係り、特に、オン抵抗を低
減することの可能な構成の LDMOS に関する。
【０００２】
【従来の技術】従来の LDMOS の一例として、図14に示
すような構成のものが知られている。図において、Ｐ型
基板１の主面内にＮ+型埋め込み層２が形成されてお
り、上記Ｐ型基板１の一主面上にＰ型エピタキシャル層
３が形成されている。該Ｐ型エピタキシャル層３内にＮ
型ドレイン領域４が形成されており、該Ｎ型ドレイン領
域４内に、さらに、Ｐ型べース領域５及び高濃度Ｎ+型
ドレイン領域８が形成されている。また、上記Ｐ型べー
ス領域５内には高濃度Ｎ+型ソース領域６が形成されて
おり、該高濃度Ｎ+型ソース領域６と上記Ｎ型ドレイン
領域４との間のＰ型ベース領域５上にゲート絶縁膜９を
介してゲート電極10が形成されている。さらに、第１層
層間絶縁膜11によってゲート電極10と絶縁されてソース
電極12及びドレイン電極13が形成されている。また、高
濃度Ｎ+型ドレイン取り出し領域７がＮ+型埋め込み層に
到達するように形成されている。
すような構成のものが知られている。図において、Ｐ型
基板１の主面内にＮ+型埋め込み層２が形成されてお
り、上記Ｐ型基板１の一主面上にＰ型エピタキシャル層
３が形成されている。該Ｐ型エピタキシャル層３内にＮ
型ドレイン領域４が形成されており、該Ｎ型ドレイン領
域４内に、さらに、Ｐ型べース領域５及び高濃度Ｎ+型
ドレイン領域８が形成されている。また、上記Ｐ型べー
ス領域５内には高濃度Ｎ+型ソース領域６が形成されて
おり、該高濃度Ｎ+型ソース領域６と上記Ｎ型ドレイン
領域４との間のＰ型ベース領域５上にゲート絶縁膜９を
介してゲート電極10が形成されている。さらに、第１層
層間絶縁膜11によってゲート電極10と絶縁されてソース
電極12及びドレイン電極13が形成されている。また、高
濃度Ｎ+型ドレイン取り出し領域７がＮ+型埋め込み層に
到達するように形成されている。
【０００３】ドレイン電極13とソース電極12との間に電
圧が印加された状態でゲート電極10に電圧が印加される
と、ゲート電極10直下のＰ型ベース領域５の表面がＮ型
に反転し、Ｎ型のチャネルが形成される。電流は、高濃
度Ｎ+型ドレイン領域８から高濃度Ｎ+型ドレイン取り出
し領域７を通り、Ｎ+型埋め込み層２を経由してＮ型ド
レイン領域４を縦方向に流れ、Ｐ型ベース領域５のＮ型
に反転したチャネル領域を通って、高濃度Ｎ+型ソース
領域６に流れる。
圧が印加された状態でゲート電極10に電圧が印加される
と、ゲート電極10直下のＰ型ベース領域５の表面がＮ型
に反転し、Ｎ型のチャネルが形成される。電流は、高濃
度Ｎ+型ドレイン領域８から高濃度Ｎ+型ドレイン取り出
し領域７を通り、Ｎ+型埋め込み層２を経由してＮ型ド
レイン領域４を縦方向に流れ、Ｐ型ベース領域５のＮ型
に反転したチャネル領域を通って、高濃度Ｎ+型ソース
領域６に流れる。
【０００４】本例の構成においては、ソース電極、ゲー
ト電極、ドレイン電極の各電極が半導体基板の同一主面
上にあるので、複数の出力トランジスタを１チップ化で
きるという効果がある。しかし、ソース電極及びドレイ
ン電極をストライプ形状で形成しているので配線抵抗が
大きく、同時に、チャネルの高集積化が困難であり、素
子の低オン抵抗化には限界があった。
ト電極、ドレイン電極の各電極が半導体基板の同一主面
上にあるので、複数の出力トランジスタを１チップ化で
きるという効果がある。しかし、ソース電極及びドレイ
ン電極をストライプ形状で形成しているので配線抵抗が
大きく、同時に、チャネルの高集積化が困難であり、素
子の低オン抵抗化には限界があった。
【０００５】従来の LDMOS の第２の例として、図14に
示すような構成のものが知られている(米国特許第51929
89号)。ここで、(a)は素子断面構造、(b)は平面構造を
示す。図の(a)に示すように、ソース電極12と第二層層
間絶縁膜14によって絶縁されて第２層ドレイン電極15が
形成されており、(b)に示すように、ソースがドレイン
セルの周りに６角形状に配置されている。
示すような構成のものが知られている(米国特許第51929
89号)。ここで、(a)は素子断面構造、(b)は平面構造を
示す。図の(a)に示すように、ソース電極12と第二層層
間絶縁膜14によって絶縁されて第２層ドレイン電極15が
形成されており、(b)に示すように、ソースがドレイン
セルの周りに６角形状に配置されている。
【０００６】この例においては、ソース電極とドレイン
電極とを２層構造とすることによって、ソース開口部と
ドレイン開口部とをセル形状に形成することができ、か
つ、６角形状配置を採用しているので、素子の高集積化
が可能であり、オン抵抗を低減できるという効果があ
る。しかし、この例においては、ソースセルとドレイン
セルとの個数比が２：１であって、チャネル抵抗を低減
させることが困難であり、オン抵抗を低減させるのに限
界があった。
電極とを２層構造とすることによって、ソース開口部と
ドレイン開口部とをセル形状に形成することができ、か
つ、６角形状配置を採用しているので、素子の高集積化
が可能であり、オン抵抗を低減できるという効果があ
る。しかし、この例においては、ソースセルとドレイン
セルとの個数比が２：１であって、チャネル抵抗を低減
させることが困難であり、オン抵抗を低減させるのに限
界があった。
【０００７】
【発明が解決しようとする課題】従来技術は上記したよ
うな課題を有していた。本発明の目的は、上記従来技術
の有していた課題を解決して、オン抵抗を低減すること
の可能な構成の LDMOS を提供することにある。
うな課題を有していた。本発明の目的は、上記従来技術
の有していた課題を解決して、オン抵抗を低減すること
の可能な構成の LDMOS を提供することにある。
【０００８】
【課題を解決するための手段】上記目的は、ドレイン領
域となる第１導電型の半導体基板の第１主面側にゲート
絶縁膜を介して形成されたゲート電極と、該ゲート電極
に設けられたソース開口部からの二重拡散によって形成
された第２導電型のベース領域及び該ベース領域内に形
成された高濃度の第１導電型のソース領域と、同じく上
記ゲート電極に設けられたドレイン開口部から上記半導
体基板に電気的に導通をとるために形成された高濃度第
１導電型のドレイン領域とを備え、上記ゲート、ソー
ス、ドレインの各電極がすべて上記第１主面側に設けら
れたいわゆる横型のパワー MOSFETにおいて、上記ソー
ス電極と上記ドレインとが上下に重なった部分を有する
２層配線構造を有し、上記半導体基板の第１主面とは反
対側の第２に形成された低抵抗領域と、該低抵抗領域と
上記ドレイン電極とを低抵抗で導通させる導通させる導
通領域とを具備しており、上記ドレイン開口部と上記ソ
ース開口部とが所定のピッチで規則的に配置されてお
り、ソース開口部がドレイン開口部の枠に相似な形に沿
ってドレイン開口部の周囲を取り囲むように形成され、
上記ドレイン開口部と該ドレイン開口部の周囲を囲むソ
ース開口部との間のゲート電極と、他のドレイン開口部
と該ドレイン開口部の周囲を囲むソース開口部との間の
ゲート電極とを接続するためのゲート電極連結領域を有
することを特徴とするパワー MOSFTとすること、あるい
は、上記ソース電極と上記ドレイン電極とが上下に重な
った部分を有する２層配線構造を有し、上記半導体基板
の第１主面とは反対側の第２主面に形成された低抵抗領
域と、該低抵抗領域と上記ドレイン電極とを低抵抗で導
通させる導通領域とを具備しており、上記ソース開口部
がストライプ状に所定のピッチで規則的に配置されてお
り、該ソース開口部の一部分を置き換えたドレイン開口
部が所定のピッチで規則的に配置されていることを特徴
とするパワーMOSFET とすることによって達成すること
ができる。
域となる第１導電型の半導体基板の第１主面側にゲート
絶縁膜を介して形成されたゲート電極と、該ゲート電極
に設けられたソース開口部からの二重拡散によって形成
された第２導電型のベース領域及び該ベース領域内に形
成された高濃度の第１導電型のソース領域と、同じく上
記ゲート電極に設けられたドレイン開口部から上記半導
体基板に電気的に導通をとるために形成された高濃度第
１導電型のドレイン領域とを備え、上記ゲート、ソー
ス、ドレインの各電極がすべて上記第１主面側に設けら
れたいわゆる横型のパワー MOSFETにおいて、上記ソー
ス電極と上記ドレインとが上下に重なった部分を有する
２層配線構造を有し、上記半導体基板の第１主面とは反
対側の第２に形成された低抵抗領域と、該低抵抗領域と
上記ドレイン電極とを低抵抗で導通させる導通させる導
通領域とを具備しており、上記ドレイン開口部と上記ソ
ース開口部とが所定のピッチで規則的に配置されてお
り、ソース開口部がドレイン開口部の枠に相似な形に沿
ってドレイン開口部の周囲を取り囲むように形成され、
上記ドレイン開口部と該ドレイン開口部の周囲を囲むソ
ース開口部との間のゲート電極と、他のドレイン開口部
と該ドレイン開口部の周囲を囲むソース開口部との間の
ゲート電極とを接続するためのゲート電極連結領域を有
することを特徴とするパワー MOSFTとすること、あるい
は、上記ソース電極と上記ドレイン電極とが上下に重な
った部分を有する２層配線構造を有し、上記半導体基板
の第１主面とは反対側の第２主面に形成された低抵抗領
域と、該低抵抗領域と上記ドレイン電極とを低抵抗で導
通させる導通領域とを具備しており、上記ソース開口部
がストライプ状に所定のピッチで規則的に配置されてお
り、該ソース開口部の一部分を置き換えたドレイン開口
部が所定のピッチで規則的に配置されていることを特徴
とするパワーMOSFET とすることによって達成すること
ができる。
【０００９】
【作用】上記構成とすることの作用は、ドレインセルの
開口部の周囲を取り囲むようにソースセルを形成させる
ことによってチャネルの集積度を向上させることがで
き、かつ、ゲート電極の連結領域を有し、低抵抗Ｎ+型
埋め込み層及び高濃度Ｎ+型ドレイン取り出し領域を具
備させることによって上記のような問題点を解決するこ
とができることにある。
開口部の周囲を取り囲むようにソースセルを形成させる
ことによってチャネルの集積度を向上させることがで
き、かつ、ゲート電極の連結領域を有し、低抵抗Ｎ+型
埋め込み層及び高濃度Ｎ+型ドレイン取り出し領域を具
備させることによって上記のような問題点を解決するこ
とができることにある。
【００１０】
【実施例】以下、本発明構成のパワー MOSFET につい
て、実施例によって具体的に説明する。
て、実施例によって具体的に説明する。
【００１１】
【実施例１】本発明の一実施例の概略構成を図１に示
す。図で(b)は平面パターン配置図、(a)は(b)の A‐A'
断面構造図である。まず、構成について(a)によって説
明すると、Ｐ型基板１の一主面内にＮ+型埋め込み層２
が形成してあり、また、上記Ｐ型基板１の一主面上にＰ
型エピタキシャル層３が形成してある。また、該Ｐ型エ
ピタキシャル層３内にＮ型ドレイン領域４が形成してあ
る。また、該Ｎ型ドレイン領域４内にＰ型ベース領域５
及び高濃度Ｎ+型ドレイン領域８が形成してある。さら
に、上記Ｐ型ベース領域５内には高濃度Ｎ+型ソース領
域６が形成してあり、該高濃度Ｎ+型ソース領域６と上
記Ｎ型ドレイン領域４との間のＰ型ソース領域５上に、
ゲート絶縁膜９を介して、ゲート電極10が形成してあ
る。さらに、第１層層間絶縁膜11によってゲート電極10
と絶縁してソース電極12及びドレイン電極13が形成して
あり、また、ソース電極12と第二層層間絶縁膜14によっ
て絶縁して第２層ドレイン電極15が形成してある。ま
た、(b)は、ソース及びドレインの各セルの平面配置を
示した図であるが、ドレインセルＤの周囲を取り囲むよ
うにソースセルＳを配置してあり、かつ、ゲート電極連
結領域Ｇを形成してある。このパターン配置を基本とし
てソースセルとドレインセルとが繰り返し配置してあ
る。
す。図で(b)は平面パターン配置図、(a)は(b)の A‐A'
断面構造図である。まず、構成について(a)によって説
明すると、Ｐ型基板１の一主面内にＮ+型埋め込み層２
が形成してあり、また、上記Ｐ型基板１の一主面上にＰ
型エピタキシャル層３が形成してある。また、該Ｐ型エ
ピタキシャル層３内にＮ型ドレイン領域４が形成してあ
る。また、該Ｎ型ドレイン領域４内にＰ型ベース領域５
及び高濃度Ｎ+型ドレイン領域８が形成してある。さら
に、上記Ｐ型ベース領域５内には高濃度Ｎ+型ソース領
域６が形成してあり、該高濃度Ｎ+型ソース領域６と上
記Ｎ型ドレイン領域４との間のＰ型ソース領域５上に、
ゲート絶縁膜９を介して、ゲート電極10が形成してあ
る。さらに、第１層層間絶縁膜11によってゲート電極10
と絶縁してソース電極12及びドレイン電極13が形成して
あり、また、ソース電極12と第二層層間絶縁膜14によっ
て絶縁して第２層ドレイン電極15が形成してある。ま
た、(b)は、ソース及びドレインの各セルの平面配置を
示した図であるが、ドレインセルＤの周囲を取り囲むよ
うにソースセルＳを配置してあり、かつ、ゲート電極連
結領域Ｇを形成してある。このパターン配置を基本とし
てソースセルとドレインセルとが繰り返し配置してあ
る。
【００１２】第２層ドレイン電極15とソース電極12との
間に正電圧を印加した状態でゲート電極10に閾値以上の
電圧を印加すると、ゲート電極10直下のＰ型ベース領域
５の表面がＮ型に反転し、チャネルが形成される。ドレ
インセルに対向したソースセル領域では、電流が高濃度
Ｎ+型ドレイン領域８からＮ型ドレイン領域４内に広が
り、上記チャネルを経由して高濃度Ｎ+型ソース領域６
に電流が流れる。また、ドレインセルに対向しないソー
スセル領域では、高濃度Ｎ+型ドレイン領域８から高濃
度Ｎ+型ドレイン取り出し領域７に縦方向に電流が流
れ、引き続きＮ+型埋め込み層２を横方向に流れ、さら
に、Ｎ型ドレイン領域４を縦方向に流れて上記チャネル
を経由して高濃度Ｎ+型ソース領域６に電流が流れる。
間に正電圧を印加した状態でゲート電極10に閾値以上の
電圧を印加すると、ゲート電極10直下のＰ型ベース領域
５の表面がＮ型に反転し、チャネルが形成される。ドレ
インセルに対向したソースセル領域では、電流が高濃度
Ｎ+型ドレイン領域８からＮ型ドレイン領域４内に広が
り、上記チャネルを経由して高濃度Ｎ+型ソース領域６
に電流が流れる。また、ドレインセルに対向しないソー
スセル領域では、高濃度Ｎ+型ドレイン領域８から高濃
度Ｎ+型ドレイン取り出し領域７に縦方向に電流が流
れ、引き続きＮ+型埋め込み層２を横方向に流れ、さら
に、Ｎ型ドレイン領域４を縦方向に流れて上記チャネル
を経由して高濃度Ｎ+型ソース領域６に電流が流れる。
【００１３】なお、上記例においてはソースセル及びド
レインセルを正方形で表記したが、セルのコーナー部で
は拡散の濃度がセルの直線部分よりも薄くなるので、特
に低ゲート電圧で駆動する場合には、電流の流れが不均
一になる場合がある。このような場合には、セルのコー
ナー部の角を正多角形もしくは曲線で形成することによ
って、拡散の濃度のプロファイルを均一化することがで
き、電流分布を改善することができる。
レインセルを正方形で表記したが、セルのコーナー部で
は拡散の濃度がセルの直線部分よりも薄くなるので、特
に低ゲート電圧で駆動する場合には、電流の流れが不均
一になる場合がある。このような場合には、セルのコー
ナー部の角を正多角形もしくは曲線で形成することによ
って、拡散の濃度のプロファイルを均一化することがで
き、電流分布を改善することができる。
【００１４】また、本実施例において、例えば図の(c)
に示すように、４×４列に配置したソースセルの中、中
心のソースセル２×２個分をドレインセル領域とし、該
ドレインセルの周囲を部分的にソースセル領域として形
成することもできる。埋め込み層とドレイン電極とを、
拡散によって形成した高濃度Ｎ+型ドレイン取り出し領
域７によって電気的に低抵抗で接続しており、そのため
には、深い拡散が必要である。このとき、同時に、横方
向にも高濃度Ｎ+型ドレイン取り出し領域が広がってし
まうので、ドレイン開口部面積を大きくするために、ソ
ースセル２×２個分の面積をドレイン開口部面積に用い
ている。このとき、ソースセルとドレインセルとの個数
比は３：１に相当し、チャネルの集積度が向上し、低オ
ン抵抗化が可能となる。ここで、隣合ったソースセル間
の距離は、Ｐ型ベース領域間の JFET 抵抗が大きくなる
ので、必要以上に近付けることはできない。よって、図
の(a)に示したゲート長Ｌgとソース長Ｌsとの関係が特
にＬg＞Ｌsのとき、ドレインセルを取り囲むようにソー
スセルを配置することによってチャネルの周囲長が増加
して、低オン抵抗化が容易となる。
に示すように、４×４列に配置したソースセルの中、中
心のソースセル２×２個分をドレインセル領域とし、該
ドレインセルの周囲を部分的にソースセル領域として形
成することもできる。埋め込み層とドレイン電極とを、
拡散によって形成した高濃度Ｎ+型ドレイン取り出し領
域７によって電気的に低抵抗で接続しており、そのため
には、深い拡散が必要である。このとき、同時に、横方
向にも高濃度Ｎ+型ドレイン取り出し領域が広がってし
まうので、ドレイン開口部面積を大きくするために、ソ
ースセル２×２個分の面積をドレイン開口部面積に用い
ている。このとき、ソースセルとドレインセルとの個数
比は３：１に相当し、チャネルの集積度が向上し、低オ
ン抵抗化が可能となる。ここで、隣合ったソースセル間
の距離は、Ｐ型ベース領域間の JFET 抵抗が大きくなる
ので、必要以上に近付けることはできない。よって、図
の(a)に示したゲート長Ｌgとソース長Ｌsとの関係が特
にＬg＞Ｌsのとき、ドレインセルを取り囲むようにソー
スセルを配置することによってチャネルの周囲長が増加
して、低オン抵抗化が容易となる。
【００１５】また、ソースセルとドレインセルとの距離
は、耐圧が低下しない程度に近付けることが可能であ
り、ドレインセルの大きさをソースセル２×２個配置領
域と同等面積よりも大きめに形成すれば、高濃度Ｎ+型
ドレイン取り出し領域部の抵抗を低減することができ
る。
は、耐圧が低下しない程度に近付けることが可能であ
り、ドレインセルの大きさをソースセル２×２個配置領
域と同等面積よりも大きめに形成すれば、高濃度Ｎ+型
ドレイン取り出し領域部の抵抗を低減することができ
る。
【００１６】
【実施例２】本発明の第２の実施例の構成として、図２
にソース及びドレインの各セルの平面配置図を示す。
にソース及びドレインの各セルの平面配置図を示す。
【００１７】ここで、実施例１及び本実施例の繰り返し
基本パターン配置のオン抵抗について考察する。まず、
実施例１については、そのオン抵抗は図３に示すネット
で表わすことができる。図で、矢印Ｘはドレインセルに
対向したソースセルのチャネルを流れる電流経路の抵抗
であり、ＲX1はチャネル抵抗とチャネルから高濃度Ｎ+
型ドレイン取り出し領域までの広がり抵抗との和であ
る。また、矢印Ｙはドレインセルに対向しないソースセ
ルのチャネルを流れる電流経路の抵抗であり、ＲY1はチ
ャネル抵抗、蓄積層抵抗、JFET 抵抗及びＮ型ドレイン
領域の抵抗の和であり、Ｒ埋1はＮ+型埋め込み層の抵
抗、Ｒ取は高濃度Ｎ+型ドレイン領域の抵抗である。
基本パターン配置のオン抵抗について考察する。まず、
実施例１については、そのオン抵抗は図３に示すネット
で表わすことができる。図で、矢印Ｘはドレインセルに
対向したソースセルのチャネルを流れる電流経路の抵抗
であり、ＲX1はチャネル抵抗とチャネルから高濃度Ｎ+
型ドレイン取り出し領域までの広がり抵抗との和であ
る。また、矢印Ｙはドレインセルに対向しないソースセ
ルのチャネルを流れる電流経路の抵抗であり、ＲY1はチ
ャネル抵抗、蓄積層抵抗、JFET 抵抗及びＮ型ドレイン
領域の抵抗の和であり、Ｒ埋1はＮ+型埋め込み層の抵
抗、Ｒ取は高濃度Ｎ+型ドレイン領域の抵抗である。
【００１８】次に、本実施例の繰り返し基本パターン配
置のオン抵抗は図４に示すネットで表わすことができ
る。ここで、ＲZ1はドレインセルに対向しない二つ目の
ソースセルのチャネルを流れる電流経路の抵抗であり、
チャネル抵抗、蓄積層抵抗、JFET 抵抗及びＮ型ドレイ
ン領域の抵抗の和である。また、Ｒ埋2は埋め込み層の
抵抗である。
置のオン抵抗は図４に示すネットで表わすことができ
る。ここで、ＲZ1はドレインセルに対向しない二つ目の
ソースセルのチャネルを流れる電流経路の抵抗であり、
チャネル抵抗、蓄積層抵抗、JFET 抵抗及びＮ型ドレイ
ン領域の抵抗の和である。また、Ｒ埋2は埋め込み層の
抵抗である。
【００１９】実施例１、本実施例及び前述第２の従来例
について、Ｎ+型埋め込み層２のシート抵抗とオン抵抗
との関係を図５に示す。この計算においては、ゲート酸
化膜厚を500Å、閾値電圧を1.7Ｖ、ゲート印加電圧を12
Ｖ、Ｎ型ドレイン領域の比抵抗を0.4Ωcm、Ｎ型ドレイ
ン領域の深さを４μmとしている。また、Ｌs＝６μm、
Ｌg＝５μmとし、ドレインセル１個当りの取り出し抵抗
を５Ωとして計算した。
について、Ｎ+型埋め込み層２のシート抵抗とオン抵抗
との関係を図５に示す。この計算においては、ゲート酸
化膜厚を500Å、閾値電圧を1.7Ｖ、ゲート印加電圧を12
Ｖ、Ｎ型ドレイン領域の比抵抗を0.4Ωcm、Ｎ型ドレイ
ン領域の深さを４μmとしている。また、Ｌs＝６μm、
Ｌg＝５μmとし、ドレインセル１個当りの取り出し抵抗
を５Ωとして計算した。
【００２０】高濃度Ｎ+型ドレイン取り出し領域を具備
し、Ｎ+型埋め込み層の抵抗を下げると同時に本発明の
パターン配置を採用することによって、チャネルの集積
度向上が可能となり、オン抵抗を大幅に低減することが
可能となる。本実施例のパターン配置では、実施例１の
パターン配置に比べてチャネルの集積度が向上してお
り、実施例１の場合よりもチャネル抵抗を低減すること
ができる。しかし、本実施例の場合には、実施例１の場
合に比べて埋め込み層を通る電流経路が増加し該埋め込
み層の抵抗が増加してしまうので、埋め込み層のシート
抵抗が高い場合には、実施例１の構成の方が素子のオン
抵抗を低減できる。
し、Ｎ+型埋め込み層の抵抗を下げると同時に本発明の
パターン配置を採用することによって、チャネルの集積
度向上が可能となり、オン抵抗を大幅に低減することが
可能となる。本実施例のパターン配置では、実施例１の
パターン配置に比べてチャネルの集積度が向上してお
り、実施例１の場合よりもチャネル抵抗を低減すること
ができる。しかし、本実施例の場合には、実施例１の場
合に比べて埋め込み層を通る電流経路が増加し該埋め込
み層の抵抗が増加してしまうので、埋め込み層のシート
抵抗が高い場合には、実施例１の構成の方が素子のオン
抵抗を低減できる。
【００２１】また、図５からわかるように、Ｎ+型埋め
込み層２のシート抵抗を下げれば下げるほど、ドレイン
セルを取り囲むソースセルの列数を増やしてチャネル抵
抗を下げた方が、オン抵抗を下げる上では有利である。
すなわち、ドレイン側の抵抗(Ｎ+型埋込層の抵抗＋ドレ
イン取り出し領域の抵抗)が小さくなるほど、ソースセ
ル密度を向上させた方がチャネル抵抗が下がり、全体の
抵抗を低減することができる。
込み層２のシート抵抗を下げれば下げるほど、ドレイン
セルを取り囲むソースセルの列数を増やしてチャネル抵
抗を下げた方が、オン抵抗を下げる上では有利である。
すなわち、ドレイン側の抵抗(Ｎ+型埋込層の抵抗＋ドレ
イン取り出し領域の抵抗)が小さくなるほど、ソースセ
ル密度を向上させた方がチャネル抵抗が下がり、全体の
抵抗を低減することができる。
【００２２】逆にシート抵抗がある一定値以上のは、ソ
ースセルの列の数を増やしてチャネル抵抗を下げても、
却って、ソースセルとドレイン取り出しまでの距離が増
加することによる抵抗増加の影響によって、素子全体の
オン抵抗は増加してしまう。従って、シート抵抗がある
一定値以上の場合には、ソースセルの列数を減らして、
なるべくソースセルとドレイン取り出しまでの距離を短
く保った方が、素子全体のオン抵抗を下げることができ
る。従って、Ｎ+型埋め込み層２のシート抵抗やドレイ
ン取り出し領域の抵抗に応じてソースセルの列数を適宜
選択すればよい。
ースセルの列の数を増やしてチャネル抵抗を下げても、
却って、ソースセルとドレイン取り出しまでの距離が増
加することによる抵抗増加の影響によって、素子全体の
オン抵抗は増加してしまう。従って、シート抵抗がある
一定値以上の場合には、ソースセルの列数を減らして、
なるべくソースセルとドレイン取り出しまでの距離を短
く保った方が、素子全体のオン抵抗を下げることができ
る。従って、Ｎ+型埋め込み層２のシート抵抗やドレイ
ン取り出し領域の抵抗に応じてソースセルの列数を適宜
選択すればよい。
【００２３】以上説明してきたように、本発明によれ
ば、LDMOS において、低抵抗の埋め込み領域と、該低抵
抗埋め込み領域とドレイン電極とを低抵抗で導通させる
拡散層とを具備し、同時にドレインセルの周囲を取り囲
むようにソースセルを配置することにより、チャネルの
集積度を格段に向上させて、素子のオン抵抗を飛躍的に
低減させることが可能である。
ば、LDMOS において、低抵抗の埋め込み領域と、該低抵
抗埋め込み領域とドレイン電極とを低抵抗で導通させる
拡散層とを具備し、同時にドレインセルの周囲を取り囲
むようにソースセルを配置することにより、チャネルの
集積度を格段に向上させて、素子のオン抵抗を飛躍的に
低減させることが可能である。
【００２４】
【実施例３】本発明の第３の実施例の構成を図６に示
す。図において、低抵抗シリサイド層16がＰ型基板１の
一主面に形成されている。低抵抗シリサイド層16を形成
することによって、Ｎ+型埋め込み層の抵抗を低減する
ことが可能で、素子の低オン抵抗化を図ることができ
る。低抵抗シリサイド層16の形成は、Ｐ型基板１上に低
抵抗シリサイド層16を公知の方法で形成した後、第２の
Ｐ型基板とウエハボンディングし、所定の厚さまで研磨
するなどの方法で得ることができる。
す。図において、低抵抗シリサイド層16がＰ型基板１の
一主面に形成されている。低抵抗シリサイド層16を形成
することによって、Ｎ+型埋め込み層の抵抗を低減する
ことが可能で、素子の低オン抵抗化を図ることができ
る。低抵抗シリサイド層16の形成は、Ｐ型基板１上に低
抵抗シリサイド層16を公知の方法で形成した後、第２の
Ｐ型基板とウエハボンディングし、所定の厚さまで研磨
するなどの方法で得ることができる。
【００２５】
【実施例４】本発明の第４の実施例の構成について、図
７によって説明する。図においては、Ｎ型ドレイン領域
４内にトレンチが形成され、該トレンチ内に例えば低抵
抗の多結晶シリコンや Al などの低抵抗導電層17を形成
することによって、ドレイン電極13とＮ+型埋め込み層
２とを導通させている。本実施例の構成においては、ド
レイン取り出し領域の抵抗を低減することが可能で、素
子の低オン抵抗化を図ることができる。また、トレンチ
でドレイン取り出し領域を形成しているので、高濃度Ｎ
+型ドレイン取り出し領域７のような拡散の必要がな
く、ドレインセルの領域を縮小することが可能で、素子
の集積度を向上させ、低オン抵抗化が可能となる。
７によって説明する。図においては、Ｎ型ドレイン領域
４内にトレンチが形成され、該トレンチ内に例えば低抵
抗の多結晶シリコンや Al などの低抵抗導電層17を形成
することによって、ドレイン電極13とＮ+型埋め込み層
２とを導通させている。本実施例の構成においては、ド
レイン取り出し領域の抵抗を低減することが可能で、素
子の低オン抵抗化を図ることができる。また、トレンチ
でドレイン取り出し領域を形成しているので、高濃度Ｎ
+型ドレイン取り出し領域７のような拡散の必要がな
く、ドレインセルの領域を縮小することが可能で、素子
の集積度を向上させ、低オン抵抗化が可能となる。
【００２６】
【実施例５、６】本発明の第５及び第６の実施例につい
て、図８(平面図)及び図９(平面図)によって説明する。
図８及び図９のＡ‐Ａ'における断面構造は図１(a)と同
一構造である。図８の構成においては、ゲート連結領域
が正方形ドレインセルの辺に対向して２箇所形成されて
おり、図９の構成においては、ゲート連結領域が正方形
ドレインセルの頂点に対向して２箇所形成されている。
これらの構成の場合には、ゲート連結領域が２箇所形成
されているので、ゲート抵抗を低減することが可能で、
パワー MOSFET のスイッチング速度を向上させることが
できるという効果が得られる。
て、図８(平面図)及び図９(平面図)によって説明する。
図８及び図９のＡ‐Ａ'における断面構造は図１(a)と同
一構造である。図８の構成においては、ゲート連結領域
が正方形ドレインセルの辺に対向して２箇所形成されて
おり、図９の構成においては、ゲート連結領域が正方形
ドレインセルの頂点に対向して２箇所形成されている。
これらの構成の場合には、ゲート連結領域が２箇所形成
されているので、ゲート抵抗を低減することが可能で、
パワー MOSFET のスイッチング速度を向上させることが
できるという効果が得られる。
【００２７】
【実施例７】本発明の第７の実施例について、図10によ
って説明する。図10のＡ‐Ａ'における断面構造は図１
(a)と同一構造である。図10の構成においては、正６角
形のドレインセルの周りに円形のソースセルが正６角形
の帯状に配置されている。ドレイン形状を本実施例のよ
うに正６角形で構成することによって、素子のドレイン
〜ソース間耐圧を低下させないために必要なソースセル
〜ドレインセル間距離を保ちつつ、ソースセル領域の面
積を充分にとることが可能な最密パターン配置となって
いる。
って説明する。図10のＡ‐Ａ'における断面構造は図１
(a)と同一構造である。図10の構成においては、正６角
形のドレインセルの周りに円形のソースセルが正６角形
の帯状に配置されている。ドレイン形状を本実施例のよ
うに正６角形で構成することによって、素子のドレイン
〜ソース間耐圧を低下させないために必要なソースセル
〜ドレインセル間距離を保ちつつ、ソースセル領域の面
積を充分にとることが可能な最密パターン配置となって
いる。
【００２８】
【実施例８】本発明の第８の実施例について、図11によ
って説明する。図において、(b)は平面パターン配置
図、(a)は(b)のＢ‐Ｂ'における断面構造を示す図であ
り、(b)のＡ‐Ａ'における断面構造は実施例１の(a)と
同一である。断面Ａ‐Ａ'においては、Ｐ型ベース領域
５と高濃度Ｎ+型ソース領域６とが同時にソース電極と
接続しているので、パターン合わせ精度の限界により、
Ｌsを縮小するのに限界があった。しかし、断面Ｂ‐Ｂ'
においてはＰ型ベース領域とソース電極との接続が不要
なので、ソース長Ｌsの縮小が可能となり、その結果、
図11に示すようなジグザグのソース領域とすることが可
能となるので、単位面積当りのチャネルの周囲長を向上
させることが可能で、素子のさらなる低オン抵抗化が可
能となる。
って説明する。図において、(b)は平面パターン配置
図、(a)は(b)のＢ‐Ｂ'における断面構造を示す図であ
り、(b)のＡ‐Ａ'における断面構造は実施例１の(a)と
同一である。断面Ａ‐Ａ'においては、Ｐ型ベース領域
５と高濃度Ｎ+型ソース領域６とが同時にソース電極と
接続しているので、パターン合わせ精度の限界により、
Ｌsを縮小するのに限界があった。しかし、断面Ｂ‐Ｂ'
においてはＰ型ベース領域とソース電極との接続が不要
なので、ソース長Ｌsの縮小が可能となり、その結果、
図11に示すようなジグザグのソース領域とすることが可
能となるので、単位面積当りのチャネルの周囲長を向上
させることが可能で、素子のさらなる低オン抵抗化が可
能となる。
【００２９】
【実施例９】本発明の第９の実施例について、図12によ
って説明する。図において、(b)は平面パターン配置
図、(a)は(b)のＣ‐Ｃ'における断面構造図である。な
お、(b)のＢ‐Ｂ'における断面構造は図11の(a)と同一
である。本実施例においては、３つのドレインセルを取
り囲んでソースセルが配置され、該パターンを基本とし
て繰り返し配置されている。本実施例の場合、Ｐ型ベー
ス領域とソース電極とは断面部Ｃ‐Ｃ'で接続し、断面
部Ｂ‐Ｂ'ではソース長Ｌsを縮小しており、基本パター
ンの繰り返しピッチを小さくすることができるので、単
位面積当りのチャネルの周囲長を向上させることが可能
で、素子のさらなる低オン抵抗化が可能となる。
って説明する。図において、(b)は平面パターン配置
図、(a)は(b)のＣ‐Ｃ'における断面構造図である。な
お、(b)のＢ‐Ｂ'における断面構造は図11の(a)と同一
である。本実施例においては、３つのドレインセルを取
り囲んでソースセルが配置され、該パターンを基本とし
て繰り返し配置されている。本実施例の場合、Ｐ型ベー
ス領域とソース電極とは断面部Ｃ‐Ｃ'で接続し、断面
部Ｂ‐Ｂ'ではソース長Ｌsを縮小しており、基本パター
ンの繰り返しピッチを小さくすることができるので、単
位面積当りのチャネルの周囲長を向上させることが可能
で、素子のさらなる低オン抵抗化が可能となる。
【００３０】
【実施例10】本発明の第10の実施例について、図13によ
って説明する。図において、Ａ‐Ａ'における断面構造
は図１の(a)と同一である。本実施例においては、スト
ライプ状に配置されたソースセルの中にドレインセルが
規則的に配置されている。本実施例の場合、ドレインセ
ル同士の間にストライプ状のソースセルが２列配置され
ているが、図５の説明で述べたように、埋め込み層のシ
ート抵抗に応じて、ドレインセル間のストライプ状ソー
ス列数を変化させることができる。
って説明する。図において、Ａ‐Ａ'における断面構造
は図１の(a)と同一である。本実施例においては、スト
ライプ状に配置されたソースセルの中にドレインセルが
規則的に配置されている。本実施例の場合、ドレインセ
ル同士の間にストライプ状のソースセルが２列配置され
ているが、図５の説明で述べたように、埋め込み層のシ
ート抵抗に応じて、ドレインセル間のストライプ状ソー
ス列数を変化させることができる。
【００３１】
【発明の効果】以上述べてきたように、パワー MOSFET
を本発明構成の MOSFET とすることによって、従来技術
の有していた課題を解決して、オン抵抗を低減すること
の可能な構成の LDMOS を提供することができた。すな
わち、ドレインセルの開口部の周囲を取り囲むようにソ
ースセルを形成させることによってチャネルの集積度を
向上させ、かつ、ゲート電極の連結領域を有し、低抵抗
Ｎ+型埋め込み層及び高濃度Ｎ+型ドレイン取り出し領域
を具備させることによって従来技術の有していた問題点
を解決することができた。
を本発明構成の MOSFET とすることによって、従来技術
の有していた課題を解決して、オン抵抗を低減すること
の可能な構成の LDMOS を提供することができた。すな
わち、ドレインセルの開口部の周囲を取り囲むようにソ
ースセルを形成させることによってチャネルの集積度を
向上させ、かつ、ゲート電極の連結領域を有し、低抵抗
Ｎ+型埋め込み層及び高濃度Ｎ+型ドレイン取り出し領域
を具備させることによって従来技術の有していた問題点
を解決することができた。
【図１】実施例１の構成を示す図で、(a)は断面図、(b)
は平面パターン配置図。
は平面パターン配置図。
【図２】実施例２の平面パターン配置図。
【図３】実施例１の繰り返し基本パターン配置のオン抵
抗を抵抗ネットで表わした図。
抗を抵抗ネットで表わした図。
【図４】実施例２の繰り返し基本パターン配置のオン抵
抗を抵抗ネットで表わした図。
抗を抵抗ネットで表わした図。
【図５】オン抵抗とＮ+型埋め込み層のシート抵抗との
関係を示す図。
関係を示す図。
【図６】実施例３の構成を示す断面図。
【図７】実施例４の構成を示す断面図。
【図８】実施例５の平面パターン配置を示す図。
【図９】実施例６の平面パターン配置を示す図。
【図１０】実施例７の平面パターン配置を示す図。
【図１１】実施例８の構成を示す図で、(a)は断面図、
(b)は平面パターン配置図。
(b)は平面パターン配置図。
【図１２】実施例９の構成を示す図で、(a)は断面図、
(b)は平面パターン配置図。
(b)は平面パターン配置図。
【図１３】実施例10の平面パターン配置を示す図。
【図１４】第１の従来例の構成を示す断面図。
【図１５】第２の従来例の構成を示す図で、(a)は断面
図、(b)は平面パターン配置図。
図、(b)は平面パターン配置図。
１…Ｐ型基板、２…Ｎ+型埋め込み層、３…Ｐ型エピタ
キシャル層、４…Ｎ型ドレイン領域、５…Ｐ型ベース領
域、６…高濃度Ｎ+型ソース領域、７…高濃度Ｎ+型ドレ
イン取り出し領域、８…高濃度Ｎ+型ドレイン領域、９
…ゲート絶縁膜、10…ゲート電極、11…第一層層間絶縁
膜、12…ソース電極、13…ドレイン電極、14…第二層層
間絶縁膜、15…第二層ドレイン電極、16…低抵抗シリサ
イド層、17…低抵抗導電層。
キシャル層、４…Ｎ型ドレイン領域、５…Ｐ型ベース領
域、６…高濃度Ｎ+型ソース領域、７…高濃度Ｎ+型ドレ
イン取り出し領域、８…高濃度Ｎ+型ドレイン領域、９
…ゲート絶縁膜、10…ゲート電極、11…第一層層間絶縁
膜、12…ソース電極、13…ドレイン電極、14…第二層層
間絶縁膜、15…第二層ドレイン電極、16…低抵抗シリサ
イド層、17…低抵抗導電層。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成７年６月５日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】実施例１の構成を示す図で、（a）は断面図、
（b）は平面パターン配置図、（c）はドレイン領域の他
の形状を示した平面パターン図。
（b）は平面パターン配置図、（c）はドレイン領域の他
の形状を示した平面パターン図。
Claims (8)
- 【請求項１】ドレイン領域となる第１導電型の半導体基
板の第１主面側にゲート絶縁膜を介して形成されたゲー
ト電極と、該ゲート電極に設けられたソース開口部から
の二重拡散によって形成された第２導電型のベース領域
及び該ベース領域内に形成された高濃度の第１導電型の
ソース領域と、同じく上記ゲート電極に設けられたドレ
イン開口部から上記半導体基板に電気的に導通をとるた
めに形成された高濃度第１導電型のドレイン領域とを備
え、上記ゲート、ソース、ドレインの各電極がすべて上
記第１主面側に設けられたいわゆる横型のパワー MOSFE
T において、上記ソース電極と上記ドレイン電極とが上
下に重なった部分を有する２層配線構造を有し、上記半
導体基板の第１主面とは反対側の第２に形成された低抵
抗領域と、該低抵抗領域と上記ドレイン電極とを低抵抗
で導通させる導通領域とを具備しており、上記ドレイン
開口部と上記ソース開口部とが所定のピッチで規則的に
配置されており、ソース開口部がドレイン開口部の枠に
相似な形に沿ってドレイン開口部の周囲を取り囲むよう
に形成され、上記ドレイン開口部と該ドレイン開口部の
周囲を囲むソース開口部との間のゲート電極と、他のド
レイン開口部と該ドレイン開口部の周囲を囲むソース開
口部との間のゲート電極とを接続するためのゲート電極
連結領域を有することを特徴とするパワー MOSFET 。 - 【請求項２】請求項１に記載のパワー MOSFET におい
て、上記ドレイン開口部の周囲を取り囲むように形成さ
れたソース開口部と、上記ドレイン開口部とは別のドレ
イン開口部の周囲を取り囲むように形成されたソース開
口部との間に複数個のソース開口部が形成されているこ
とを特徴とするパワー MOSFET 。 - 【請求項３】請求項１または２に記載のパワー MOSFET
において、上記ドレイン開口部が正多角形で形成され、
該正多角形よりも一回り大きな正多角形の辺上にソース
開口部が形成され、該一回り大きな正多角形の辺もしく
は頂点上にゲート連結領域が一つもしくは二つ以上形成
され、ドレイン開口部と対向しているソース開口部の辺
の長さがドレイン開口部の正多角形の一辺よりも長く形
成されていることを特徴とするパワー MOSFET 。 - 【請求項４】ドレイン領域となる第１導電型の半導体基
板の第１主面側にゲート絶縁膜を介して形成されたゲー
ト電極と、該ゲート電極に設けられたソース開口部から
の二重拡散によって形成された第２導電型のベース領域
及び該ベース領域内に形成された高濃度の第１導電型の
ソース領域と、同じく上記ゲート電極に設けられたドレ
イン開口部から上記半導体基板に電気的に導通をとるた
めに形成された高濃度第１導電型のドレイン領域とを備
え、上記ゲート、ソース、ドレインの各電極がすべて上
記第１主面側に設けられたいわゆる横型のパワー MOSFE
T において、上記ソース電極と上記ドレイン電極とが上
下に重なった部分を有する２層配線構造を有し、上記半
導体基板の第１主面とは反対側の第２主面に形成された
低抵抗領域と、該低抵抗領域と上記ドレイン電極とを低
抵抗で導通させる導通領域とを具備しており、上記ソー
ス開口部がストライプ状に所定のピッチで規則的に配置
されており、該ソース開口部の一部分を置き換えたドレ
イン開口部が所定のピッチで規則的に配置されているこ
とを特徴とするパワー MOSFET 。 - 【請求項５】請求項１〜４の何れかに記載のパワー MOS
FET において、上記低抵抗領域が高濃度の同一導電型の
埋め込み層で形成された領域であることを特徴とするパ
ワーMOSFET 。 - 【請求項６】請求項１〜４の何れかに記載のパワー MOS
FET において、上記低抵抗領域が低抵抗シリサイド層で
形成された領域であることを特徴とするパワー MOSFET
。 - 【請求項７】請求項１〜６の何れかに記載のパワー MOS
FET において、上記導通領域が拡散によって形成した高
濃度の第１導電型半導体領域であることを特徴とするパ
ワーMOSFET 。 - 【請求項８】請求項１〜６の何れかに記載のパワー MOS
FET において、上記導通領域がトレンチの中に低抵抗材
料を設けた低抵抗導電層で形成した領域であることを特
徴とするパワー MOSFET 。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01667795A JP3346076B2 (ja) | 1995-02-03 | 1995-02-03 | パワーｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01667795A JP3346076B2 (ja) | 1995-02-03 | 1995-02-03 | パワーｍｏｓｆｅｔ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08213604A true JPH08213604A (ja) | 1996-08-20 |
| JP3346076B2 JP3346076B2 (ja) | 2002-11-18 |
Family
ID=11922950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01667795A Expired - Lifetime JP3346076B2 (ja) | 1995-02-03 | 1995-02-03 | パワーｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3346076B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1084113A (ja) * | 1996-09-09 | 1998-03-31 | Nissan Motor Co Ltd | 電界効果トランジスタ |
| US6486512B2 (en) | 2000-04-12 | 2002-11-26 | Fairchild Korea Semiconductor Ltd. | Power semiconductor device having high breakdown voltage and method for fabricating the same |
| JP2005508083A (ja) * | 2001-10-30 | 2005-03-24 | ゼネラル セミコンダクター，インク． | ドレインコンタクトが改善されたトレンチ二重拡散金属酸化膜半導体デバイス |
| KR100492981B1 (ko) * | 1998-07-31 | 2005-09-02 | 페어차일드코리아반도체 주식회사 | 래터럴 이중확산 모스 트랜지스터 및 그 제조방법 |
| JP2006339321A (ja) * | 2005-06-01 | 2006-12-14 | Hitachi Ltd | 高圧アナログ・スイッチｉｃおよびそれを使った超音波診断装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101405310B1 (ko) * | 2007-09-28 | 2014-06-12 | 삼성전자 주식회사 | 반도체 집적 회로 장치 및 그 제조 방법 |
-
1995
- 1995-02-03 JP JP01667795A patent/JP3346076B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1084113A (ja) * | 1996-09-09 | 1998-03-31 | Nissan Motor Co Ltd | 電界効果トランジスタ |
| KR100492981B1 (ko) * | 1998-07-31 | 2005-09-02 | 페어차일드코리아반도체 주식회사 | 래터럴 이중확산 모스 트랜지스터 및 그 제조방법 |
| US6486512B2 (en) | 2000-04-12 | 2002-11-26 | Fairchild Korea Semiconductor Ltd. | Power semiconductor device having high breakdown voltage and method for fabricating the same |
| JP2005508083A (ja) * | 2001-10-30 | 2005-03-24 | ゼネラル セミコンダクター，インク． | ドレインコンタクトが改善されたトレンチ二重拡散金属酸化膜半導体デバイス |
| JP2006339321A (ja) * | 2005-06-01 | 2006-12-14 | Hitachi Ltd | 高圧アナログ・スイッチｉｃおよびそれを使った超音波診断装置 |
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|---|---|
| JP3346076B2 (ja) | 2002-11-18 |
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