JPH08213608A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH08213608A JPH08213608A JP7020627A JP2062795A JPH08213608A JP H08213608 A JPH08213608 A JP H08213608A JP 7020627 A JP7020627 A JP 7020627A JP 2062795 A JP2062795 A JP 2062795A JP H08213608 A JPH08213608 A JP H08213608A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- source
- lead
- drain
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 高速動作を実現することを可能にする。
【構成】 ドレイン電極の引き出し配線６とソース電極
の引き出し配線８を各々異なる層で形成したことを特徴
とする。
の引き出し配線８を各々異なる層で形成したことを特徴
とする。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関するもの
で、特に半導体装置の配線の構造に関する。
で、特に半導体装置の配線の構造に関する。
【０００２】
【従来の技術および発明が解決しようとする課題】従来
のアナログ信号用のＭＯＳトランジスタでは大電力を出
力するためにトランジスタのゲート幅を長大にする必要
があった。例えば図６に示すようにゲート電極５を５個
に分割しても、分割されたゲート電極５の一辺の長さが
２００〜１０００μｍとなる場合が多く発生する。この
時、良好な高周波特性を出すためにゲート電極５は金属
や、シリサイドを用いて抵抗を徹底的に下げるのは言う
までもないが、ゲート電極５の両端からコンタクト９ａ
を介してゲート配線９を引き出すようにして極力抵抗値
を下げるようにしている。
のアナログ信号用のＭＯＳトランジスタでは大電力を出
力するためにトランジスタのゲート幅を長大にする必要
があった。例えば図６に示すようにゲート電極５を５個
に分割しても、分割されたゲート電極５の一辺の長さが
２００〜１０００μｍとなる場合が多く発生する。この
時、良好な高周波特性を出すためにゲート電極５は金属
や、シリサイドを用いて抵抗を徹底的に下げるのは言う
までもないが、ゲート電極５の両端からコンタクト９ａ
を介してゲート配線９を引き出すようにして極力抵抗値
を下げるようにしている。
【０００３】一方、ドレイン引き出し配線６およびソー
ス引き出し配線８は、同一配線層に形成されるため図６
に示すように櫛型になり、一方の端からしか引き出せな
い。このため配線抵抗が高めになってしまい、高速動作
に悪影響を与えるという問題があった。なお、図６にお
いて、ドレイン引き出し配線６はソース／ドレイン拡散
層２のドレイン領域とコンタクト６ａを介して接続さ
れ、ソース引き出し配線８は拡散層２のソース領域とコ
ンタクト８ａを介して接続されている。また、ゲート配
線９とドレイン、ソース引き出し配線６，８とは異なる
層に形成されている。
ス引き出し配線８は、同一配線層に形成されるため図６
に示すように櫛型になり、一方の端からしか引き出せな
い。このため配線抵抗が高めになってしまい、高速動作
に悪影響を与えるという問題があった。なお、図６にお
いて、ドレイン引き出し配線６はソース／ドレイン拡散
層２のドレイン領域とコンタクト６ａを介して接続さ
れ、ソース引き出し配線８は拡散層２のソース領域とコ
ンタクト８ａを介して接続されている。また、ゲート配
線９とドレイン、ソース引き出し配線６，８とは異なる
層に形成されている。
【０００４】また従来の半導体装置の他の例を図７を参
照して説明する。
照して説明する。
【０００５】ゲート幅が長く、ソース／ドレイン拡散層
２からの引き出し配線６，８の電流密度が高いＭＯＳＦ
ＥＴでは、エレクトロ・マイグレーション耐性を向上さ
せるために、基板から引き出す配線の幅を一律に太くす
ることで電流密度を下げていた。ところが、引き出し配
線６，８の幅を太くすると、配線６，８とゲート電極５
との距離が接近し、ソース／ドレイン−ゲート電極間の
容量が増加するので、動作速度の低下を招いていた。ま
た、配線の幅６，８を確保する為に、ドレイン拡散層２
の幅も同時に太くする必要があったため、ドレイン容量
も増加し、さらに動作速度を低下させる原因になってい
た。これは、バイポーラ・トランジスタのエミッタ、コ
レクタ電極の引き出し配線についても同じことが言え
る。
２からの引き出し配線６，８の電流密度が高いＭＯＳＦ
ＥＴでは、エレクトロ・マイグレーション耐性を向上さ
せるために、基板から引き出す配線の幅を一律に太くす
ることで電流密度を下げていた。ところが、引き出し配
線６，８の幅を太くすると、配線６，８とゲート電極５
との距離が接近し、ソース／ドレイン−ゲート電極間の
容量が増加するので、動作速度の低下を招いていた。ま
た、配線の幅６，８を確保する為に、ドレイン拡散層２
の幅も同時に太くする必要があったため、ドレイン容量
も増加し、さらに動作速度を低下させる原因になってい
た。これは、バイポーラ・トランジスタのエミッタ、コ
レクタ電極の引き出し配線についても同じことが言え
る。
【０００６】本発明は上記事情を考慮してなされたもの
であって、動作速度の速い半導体装置を得ることを目的
とする。
であって、動作速度の速い半導体装置を得ることを目的
とする。
【０００７】
【課題を解決するための手段】第１の発明による半導体
装置は、ドレイン電極の引き出し配線とソース電極の引
き出し配線を各々異なる層で形成したことを特徴とす
る。
装置は、ドレイン電極の引き出し配線とソース電極の引
き出し配線を各々異なる層で形成したことを特徴とす
る。
【０００８】また第２の発明による半導体装置の第１の
態様は、配線の幅を、流れる電流の量に基づいて変化さ
せたことを特徴とする。
態様は、配線の幅を、流れる電流の量に基づいて変化さ
せたことを特徴とする。
【０００９】また第２の発明による半導体装置の第２の
態様は、第１の態様において、上記配線をソース拡散層
またはドレイン拡散層の引き出し配線とした場合に、ソ
ース拡散層またはドレイン拡散層の引き出し配線の幅に
応じてソース拡散層またはドレイン拡散層の幅が変化し
ていることを特徴とする。
態様は、第１の態様において、上記配線をソース拡散層
またはドレイン拡散層の引き出し配線とした場合に、ソ
ース拡散層またはドレイン拡散層の引き出し配線の幅に
応じてソース拡散層またはドレイン拡散層の幅が変化し
ていることを特徴とする。
【００１０】
【作用】上述のように構成された第１の発明の半導体装
置によれば、ドレイン電極の引き出し配線とソース電極
の引き出し配線は異なる層で形成されることにより、ソ
ースやドレインの両端から引き出し配線を取り出すこと
が可能となり、引き出し配線の配線抵抗を低くすること
ができ、高速動作を実現できる。
置によれば、ドレイン電極の引き出し配線とソース電極
の引き出し配線は異なる層で形成されることにより、ソ
ースやドレインの両端から引き出し配線を取り出すこと
が可能となり、引き出し配線の配線抵抗を低くすること
ができ、高速動作を実現できる。
【００１１】また上述のように構成された第２の発明の
半導体装置の第１の態様によれば、配線の幅は流れる電
流の量に基づいて変化している。すなわち電流が多く流
れるところでは太く、少なく流れるところでは細くなっ
ている。これによりエレクトロマイグレーション耐性を
劣化させることなく、例えばソース／ドレインの引き出
し配線（電極）とゲート電極との間の容量を削減するこ
とができ、高速動作を実現することができる。
半導体装置の第１の態様によれば、配線の幅は流れる電
流の量に基づいて変化している。すなわち電流が多く流
れるところでは太く、少なく流れるところでは細くなっ
ている。これによりエレクトロマイグレーション耐性を
劣化させることなく、例えばソース／ドレインの引き出
し配線（電極）とゲート電極との間の容量を削減するこ
とができ、高速動作を実現することができる。
【００１２】また上述のように構成された第２の発明の
半導体装置の第２の態様によれば、ソースまたはドレイ
ン拡散層の幅は対応する引き出し配線の幅に応じて変化
している。これにより、ソースまたはドレイン拡散層と
半導体基板間の容量を削減することができ、上記第１の
態様の半導体装置よりも、更に高速な動作を実現でき
る。
半導体装置の第２の態様によれば、ソースまたはドレイ
ン拡散層の幅は対応する引き出し配線の幅に応じて変化
している。これにより、ソースまたはドレイン拡散層と
半導体基板間の容量を削減することができ、上記第１の
態様の半導体装置よりも、更に高速な動作を実現でき
る。
【００１３】
【実施例】第１の発明による半導体装置の第１の実施例
の構成を図１に示す。この実施例の半導体装置は、ＭＯ
Ｓトランジスタであって、ドレイン引き出し配線６とソ
ース引き出し配線８は別の層で形成されている。例え
ば、ドレイン引き出し配線６を第１配線層で形成すれ
ば、ソース引き出し配線８は第２配線層で形成すること
になる。このとき、ソース引き出し配線８とソース拡散
層（図示せず）とのコンタクトを取るためには、図１に
示すようにソース拡散層と直接に接続されるソース用配
線１０を第１配線層に設けてこの配線１０とソース引き
出し配線８とをビアホールを介してコンタクト８ａによ
って接続するか、またはソース引き出し配線８を直接に
ソース拡散層に接続するようにコンタクトをとる。なお
ソース引き出し配線を第１配線層に、ドレイン引き出し
配線を第２配線層に形成しても良い。
の構成を図１に示す。この実施例の半導体装置は、ＭＯ
Ｓトランジスタであって、ドレイン引き出し配線６とソ
ース引き出し配線８は別の層で形成されている。例え
ば、ドレイン引き出し配線６を第１配線層で形成すれ
ば、ソース引き出し配線８は第２配線層で形成すること
になる。このとき、ソース引き出し配線８とソース拡散
層（図示せず）とのコンタクトを取るためには、図１に
示すようにソース拡散層と直接に接続されるソース用配
線１０を第１配線層に設けてこの配線１０とソース引き
出し配線８とをビアホールを介してコンタクト８ａによ
って接続するか、またはソース引き出し配線８を直接に
ソース拡散層に接続するようにコンタクトをとる。なお
ソース引き出し配線を第１配線層に、ドレイン引き出し
配線を第２配線層に形成しても良い。
【００１４】また、この実施例ではドレイン引き出し配
線６i （ｉ＝１，…４）とソース引き出し配線８i （ｉ
＝１，…３）は平行に配置されている。しかし、配線が
形成される層が異なるため、図１に示すように、ソー
ス、ドレインの両端から配線を引き出し、各々を束ねる
ように結線が可能となる。これによりソースおよびドレ
インの配線抵抗を低くすることが可能となり、動作速度
を速くすることができる。
線６i （ｉ＝１，…４）とソース引き出し配線８i （ｉ
＝１，…３）は平行に配置されている。しかし、配線が
形成される層が異なるため、図１に示すように、ソー
ス、ドレインの両端から配線を引き出し、各々を束ねる
ように結線が可能となる。これによりソースおよびドレ
インの配線抵抗を低くすることが可能となり、動作速度
を速くすることができる。
【００１５】なお、第１の実施例ではドレイン引き出し
配線６i （ｉ＝１，…４）とソース引き出し配線８
i （ｉ＝１，…３）は平行に配置されていたが、図２に
示すように直交するように配置しても良い。この場合で
もソース引き出し配線とドレイン引き出し配線とは別の
層で形成されているためソースやドレインの両端から引
き出し配線を取り出すことが可能となり、第１の実施例
と同様の効果を奏する。
配線６i （ｉ＝１，…４）とソース引き出し配線８
i （ｉ＝１，…３）は平行に配置されていたが、図２に
示すように直交するように配置しても良い。この場合で
もソース引き出し配線とドレイン引き出し配線とは別の
層で形成されているためソースやドレインの両端から引
き出し配線を取り出すことが可能となり、第１の実施例
と同様の効果を奏する。
【００１６】次に第２の発明の半導体装置の第１の実施
例の構成を図３に示す。この実施例の半導体装置はＭＯ
ＳＦＥＴであって、ドレイン引き出し配線６およびソー
ス引き出し配線の幅の形状を、電流量が多いところでは
太く、少ないところでは細くなるようにテーパにしたも
のである。
例の構成を図３に示す。この実施例の半導体装置はＭＯ
ＳＦＥＴであって、ドレイン引き出し配線６およびソー
ス引き出し配線の幅の形状を、電流量が多いところでは
太く、少ないところでは細くなるようにテーパにしたも
のである。
【００１７】このようにすることにエレクトロマイグレ
ーション耐性を劣化することなく、従来の場合に比べ
て、ソース／ドレイン引き出し電極とゲート電極５との
間の容量を削減することが可能となり、動作速度を向上
させることができる。なお、図３において、符号９はゲ
ート引き出し配線である。
ーション耐性を劣化することなく、従来の場合に比べ
て、ソース／ドレイン引き出し電極とゲート電極５との
間の容量を削減することが可能となり、動作速度を向上
させることができる。なお、図３において、符号９はゲ
ート引き出し配線である。
【００１８】なお上記実施例においてはテーパ形状は配
線の両側に施されているが、片側だけでも同様の効果を
奏することができることは言うまでもない。
線の両側に施されているが、片側だけでも同様の効果を
奏することができることは言うまでもない。
【００１９】次に第２の発明の半導体装置の第２の実施
例の構成を図４に示す。この実施例の半導体装置は図３
に示す第１の実施例の半導体装置において、ドレイン引
き出し配線６およびソース引き出し配線８の形状を、テ
ーパ形状から階段形状に変えたものである。
例の構成を図４に示す。この実施例の半導体装置は図３
に示す第１の実施例の半導体装置において、ドレイン引
き出し配線６およびソース引き出し配線８の形状を、テ
ーパ形状から階段形状に変えたものである。
【００２０】この第２の実施例の半導体装置も第１の実
施例と同様の効果を奏することは言うまでもない。
施例と同様の効果を奏することは言うまでもない。
【００２１】次に第２の発明による半導体装置の第３の
実施例の構成を図５に示す。この実施例の半導体装置
は、ドレイン引き出し配線６およびソース引き出し配線
８の形状を図３に示す第１の実施例の場合と同様にテー
パにするとともに、ゲート電極５を、配線６，８のテー
パに合わせて、傾けて配置したものである。このときソ
ースおよびドレイン拡散層はソースおよびドレイン引き
出し配線の幅に応じて変化している。こうすることによ
りエレクトロマイグレーション耐性を維持したままで、
トランジスタの占有面積を大幅に削減することができ
る。また、この第３の実施例の構造ではドレイン拡散層
の面積を小さくすることが可能となり、これにより拡散
層の寄生容量（ソース／ドレイン拡散層と半導体基板の
容量）を低減することが可能となり、動作速度の大幅な
改善を図ることができる。
実施例の構成を図５に示す。この実施例の半導体装置
は、ドレイン引き出し配線６およびソース引き出し配線
８の形状を図３に示す第１の実施例の場合と同様にテー
パにするとともに、ゲート電極５を、配線６，８のテー
パに合わせて、傾けて配置したものである。このときソ
ースおよびドレイン拡散層はソースおよびドレイン引き
出し配線の幅に応じて変化している。こうすることによ
りエレクトロマイグレーション耐性を維持したままで、
トランジスタの占有面積を大幅に削減することができ
る。また、この第３の実施例の構造ではドレイン拡散層
の面積を小さくすることが可能となり、これにより拡散
層の寄生容量（ソース／ドレイン拡散層と半導体基板の
容量）を低減することが可能となり、動作速度の大幅な
改善を図ることができる。
【００２２】上記第２の発明の第１乃至第３の実施例に
おいては、ソース引き出し配線およびドレイン引き出し
配線の両方について配線幅を変えたが、片方の配線の幅
のみを変えても従来の場合に比べて動作速度を速くする
ことができる。
おいては、ソース引き出し配線およびドレイン引き出し
配線の両方について配線幅を変えたが、片方の配線の幅
のみを変えても従来の場合に比べて動作速度を速くする
ことができる。
【００２３】なお、この第２の発明の各実施例はＭＯＳ
ＦＥＴを例にとって説明したが、第２の発明はバイポー
ラトランジスタにも用いることができる。この場合、エ
ミッタ／コレクタ拡散層から引き出される電極の太さ
を、流れる電流量に応じて変えることにより十分なエレ
クトロマイグレーション耐性を確保できるとともに無駄
な容量を省き、高速動作を実現できる。
ＦＥＴを例にとって説明したが、第２の発明はバイポー
ラトランジスタにも用いることができる。この場合、エ
ミッタ／コレクタ拡散層から引き出される電極の太さ
を、流れる電流量に応じて変えることにより十分なエレ
クトロマイグレーション耐性を確保できるとともに無駄
な容量を省き、高速動作を実現できる。
【００２４】
【発明の効果】以上述べたように本発明によれば、高速
動作を実現することができる。
動作を実現することができる。
【図１】第１の発明による半導体装置の第１の実施例の
構成を示す平面図。
構成を示す平面図。
【図２】第１の発明による半導体装置の第２の実施例の
構成を示す平面図。
構成を示す平面図。
【図３】第２の発明による半導体装置の第１の実施例の
構成を示す平面図。
構成を示す平面図。
【図４】第２の発明による半導体装置の第２の実施例の
構成を示す平面図。
構成を示す平面図。
【図５】第２の発明による半導体装置の第３の実施例の
構成を示す平面図。
構成を示す平面図。
【図６】従来の半導体装置の配線構造を示す平面図。
【図７】従来の半導体装置の配線構造を示す平面図。
２ 拡散層（ソース／ドレイン領域） ５ ゲート電極 ６ ドレイン引き出し配線 ６ａ コンタクト ８ ソース引き出し配線 ８ａ コンタクト ９ ドレイン引き出し配線 ９ａ コンタクト
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8234 27/088 Ｈ０１Ｌ 27/08 １０２ Ｆ
Claims (6)
- 【請求項１】ドレイン電極の引き出し配線とソース電極
の引き出し配線を各々異なる層で形成したことを特徴と
する半導体装置。 - 【請求項２】前記ドレイン電極の引き出し配線と前記ソ
ース電極の引き出し配線はほぼ平行に配置されているこ
とを特徴とする請求項１記載の半導体装置。 - 【請求項３】前記ドレイン電極の引き出し配線と前記ソ
ース電極の引き出し配線はほぼ直交するように配置され
ていることを特徴とする請求項１記載の半導体装置。 - 【請求項４】配線の幅を、流れる電流の量に基づいて変
化させたことを特徴とする半導体装置。 - 【請求項５】前記配線はソース拡散層の引き出し配線ま
たはドレイン拡散層の引き出し配線であることを特徴と
する請求項４記載の半導体装置。 - 【請求項６】前記ソース拡散層またはドレイン拡散層の
引き出し配線の幅に応じて前記ソース拡散層またはドレ
イン拡散層の幅が変化していることを特徴とする請求項
４記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7020627A JPH08213608A (ja) | 1995-02-08 | 1995-02-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7020627A JPH08213608A (ja) | 1995-02-08 | 1995-02-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08213608A true JPH08213608A (ja) | 1996-08-20 |
Family
ID=12032483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7020627A Pending JPH08213608A (ja) | 1995-02-08 | 1995-02-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08213608A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016181616A (ja) * | 2015-03-24 | 2016-10-13 | ラピスセミコンダクタ株式会社 | 半導体素子、半導体装置および半導体素子のレイアウト方法 |
-
1995
- 1995-02-08 JP JP7020627A patent/JPH08213608A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016181616A (ja) * | 2015-03-24 | 2016-10-13 | ラピスセミコンダクタ株式会社 | 半導体素子、半導体装置および半導体素子のレイアウト方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3156300B2 (ja) | 縦型半導体装置 | |
| JPS6046074A (ja) | 電界効果トランジスタの製造方法 | |
| US6767779B2 (en) | Asymmetrical MOSFET layout for high currents and high speed operation | |
| JPS5994849A (ja) | 半導体集積回路装置 | |
| JP3129223B2 (ja) | 半導体装置 | |
| US5051808A (en) | Semiconductor device with low inductance of wirings connecting individual elements of the device | |
| JP3185441B2 (ja) | 高周波高出力電界効果トランジスタ | |
| JPH11500868A (ja) | 無線周波数用パワートランジスタのためのエミッタバラストバイパス | |
| JP3008154B2 (ja) | 半導体装置の製造方法 | |
| JPS6184865A (ja) | 半導体装置 | |
| JP2611687B2 (ja) | 半導体装置 | |
| JPS59130455A (ja) | Ｍｏｓトランジスタ集積回路 | |
| JPH08204183A (ja) | パワーｍｏｓトランジスタ | |
| JP2504498B2 (ja) | 半導体装置 | |
| JP2710249B2 (ja) | スイッチング用半導体装置 | |
| JPS6350070A (ja) | 縦型ｍｏｓ電界効果トランジスタ | |
| JPS60195976A (ja) | 薄膜電界効果トランジスタ | |
| JPS6313352B2 (ja) | ||
| JPH0113425Y2 (ja) | ||
| JPH08186255A (ja) | 半導体集積回路 | |
| JP2946746B2 (ja) | 半導体集積装置 | |
| JPS58199533A (ja) | 半導体装置 | |
| JPS62176163A (ja) | トランジスタの製造方法 | |
| JPS60110153A (ja) | Ｍｏｓ集積回路装置 | |
| JPS60218875A (ja) | 半導体装置の製造方法 |