JPS6350070A - 縦型ｍｏｓ電界効果トランジスタ - Google Patents

縦型ｍｏｓ電界効果トランジスタ

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Publication number
JPS6350070A
JPS6350070A JP61194482A JP19448286A JPS6350070A JP S6350070 A JPS6350070 A JP S6350070A JP 61194482 A JP61194482 A JP 61194482A JP 19448286 A JP19448286 A JP 19448286A JP S6350070 A JPS6350070 A JP S6350070A
Authority
JP
Japan
Prior art keywords
region
field effect
effect transistor
mos field
resistance
Prior art date
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Pending
Application number
JP61194482A
Other languages
English (en)
Inventor
Hiroshi Tanida
宏 谷田
Isamu Kawashima
勇 川島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electronics Corp filed Critical Matsushita Electronics Corp
Priority to JP61194482A priority Critical patent/JPS6350070A/ja
Publication of JPS6350070A publication Critical patent/JPS6350070A/ja
Pending legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
    • H10D84/141—VDMOS having built-in components
    • H10D84/148—VDMOS having built-in components the built-in components being breakdown diodes, e.g. Zener diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、縦型ＭＯＳ電界効果トランジスタに関するも
のである。
従来の技術 大出力用縦型ＭＯＳ電界効果トランジスタ（以下パワー
ＭＯＳＦＥＴと略す。）は、一般に、第４図に示すよう
に、基板の裏面がドレイン電極となる。パワーＭＯＳＦ
ＥＴは、一般に、ＤＭＯＳ（Ｄｉｆｆｕｓｅｄ　５ｅｌ
ｆ　ａｌｉｇｎｅｄ）構造であり、Ｓｉ基板１の表面に
ゲート酸化膜及び多結晶シリコンのゲート電極を形成し
、多結晶シリコンをマスクとし、Ｐベース領域２及びソ
ース領域３を二重拡散することによって作成している。
なお、図中、４はゲート電極、５は層間絶縁膜、６はソ
ース電極である。また、第５図は前記のパワーＭＯＳＦ
ＥＴのゲート・ソース間に、多結晶シリコンを利用して
双方向のダイオードを直列に形成することにより、パワ
ーＭＯＳＦＥＴのサージ耐量を向上させたものの等価回
路で、第６図はその要部の平面図、第７図はその斜視断
面図を示し、同図中、７は多結晶シリコン中のＰ領域で
ある。
発明が解決しようとする問題点 このような従来のパワーＭＯＳＦＥＴでは、ダイオード
の電流容量に限界があるため、サージ耐量に不十分な面
を持っている。
本発明は、上述の問題点を解消するもので、パワーＭＯ
ＳＦＥＴのサージ耐量が向上することを目的とするもの
である。
問題点を解決するための手段 本発明は、ゲート・ソース間に多結晶シリコンによって
抵抗と双方向ダイオードとを並列に形成したパワーＭＯ
ＳＦＥＴである。
作用 この構造により、今まで双方向ダイオードのみに吸収さ
せていたサージ電流が、双方向ダイオードと抵抗に吸収
されるため、サージ耐量の向上が可能である。
実施例 以下に本発明を実施例により詳しく述べる。
第１図、第２図、第３図は、本発明のパワーＭＯＳＦＥ
Ｔの一実施例を示すもので、第１図は要部平面図、第２
図はその斜視断面構造図、第３図は等価回路である。製
造手順に従ってのべると、まず、ｎ型多結晶シリコンを
生成後、リソグラフィにより、ｎ型ゲート領域４．双方
向ダイオードのＰ型領域７．ｎ型抵抗領域８を形成する
。
多結晶シリコンによるｎｐｎ型の双方向ダイオードとｎ
型の抵抗とは並列接続となるように形成する。さらに、
Ｐベース領域２およびｎ型のソース領域３を二重拡散に
より、形成させる。この時、抵抗領域８はレジストでマ
スクをしておけば、その領域の比抵抗は変化しない。こ
の抵抗領域８の値は Ｒ＝ρ・１　／　ｓ ρ：多結晶シリコンの比抵抗 １：抵抗領域の長さ Ｓ：抵抗領域の面積 となり、パワーＭＯＳＦＥＴの高入力インピーダンス特
性を損なうことなく、ゲート・ソース間に抵抗が挿入可
能である。
また、抵抗値は！、Ｓを変化させることにより変動可能
である。さらに抵抗領域にイオン注入することで、その
抵抗値が変わる。
以上ののち、多結晶シリコン・ソース電極間の層間絶縁
膜５を生成し、双方向ダイオード、抵抗領域及びトラン
ジスタ領域のコンタクトを窓開けした後、電極６を形成
する。
発明の効果 以上のように、本発明によれば、従来のパワーＭＯＳＦ
ＥＴの製造工程と同様、もしくは抵抗領域形成工程を加
えるだけで、サージ耐量及び信頼性において優れたパワ
ーＭＯＳＦＥＴを得ることができる。
【図面の簡単な説明】
第１図、第２図、第３図は本発明実施例の要部平面図、
斜視断面図９等価回路図、第４図、第５図は従来例の断
面図９等価回路図、第６図、第７図は従来例の要部平面
図、斜視断面図である。 １・・・・・・Ｓｉ基板、２・・・・・・Ｐベース領域
、３・・・・・・ソース領域、４・・・・・・ゲート電
極、５・・・・・・層間絶縁膜、６・・・・・・電極、
７・・・・・・双方向ダイオード領域、８・・・・・・
抵抗領域。 代理人の氏名　弁理士　中尾敏男　ばか１名第１図 Ｓ 第４図 Ｎ　　　　　　　　　　　　／ 第６図 第７図 ル　　　　−　　　８ 第５図

Claims (1)

    【特許請求の範囲】
  1. 縦型ＭＯＳ電界効果トランジスタのゲート・ソース間に
    、多結晶シリコンによる抵抗領域および同多結晶シリコ
    ン内に双方向ダイオードを互いに並列に形成することを
    特徴とした縦型ＭＯＳ電界効果トランジスタ。
JP61194482A 1986-08-19 1986-08-19 縦型ｍｏｓ電界効果トランジスタ Pending JPS6350070A (ja)

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JP61194482A JPS6350070A (ja) 1986-08-19 1986-08-19 縦型ｍｏｓ電界効果トランジスタ

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JP61194482A JPS6350070A (ja) 1986-08-19 1986-08-19 縦型ｍｏｓ電界効果トランジスタ

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JPS6350070A true JPS6350070A (ja) 1988-03-02

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ID=16325270

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JP61194482A Pending JPS6350070A (ja) 1986-08-19 1986-08-19 縦型ｍｏｓ電界効果トランジスタ

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