JPH08213614A - Ｍｏｓ技術電力デバイスチィップ及びパッケージ組立体 - Google Patents

Ｍｏｓ技術電力デバイスチィップ及びパッケージ組立体

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JPH08213614A JP7197596A JP19759695A JPH08213614A JP H08213614 A JPH08213614 A JP H08213614A JP 7197596 A JP7197596 A JP 7197596A JP 19759695 A JP19759695 A JP 19759695A JP H08213614 A JPH08213614 A JP H08213614A
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Abstract

(57)【要約】 （修正有） 【課題】 ワイヤやピンの寄生抵抗値及びインダクタン
スが小さな電力デバイス及びパッケージ組立体を提供す
る。 【解決手段】 複数の機能ユニットを集積化した半導体
層を具え、各機能ユニットは全電流を分割してになうと
共に、前記半導体層に形成されたｎ型の不純物添加領域
と、その内部に形成されｐ型の不純物添加領域とを有
し、パッケージ２が外部と電気的及び機械的に接続する
ための複数のピンＰ１〜Ｐ１０を具えたＭＯＳ技術電力
デバイスチィップ及びパッケージ組立体において、前記
複数の機能ユニットを複数個のユニット群に構成し、各
ユニット群毎に各機能ユニットのｐ型の不純物添加領域
を同一の金属プレート１００と接触させる。同様に各ユ
ニット群毎に作られた金属プレートは互に電気的に絶縁
され、各金属プレートはそれぞれボンディングワイヤ
（Ｗ１〜Ｗ５）によりパッケージ２のピンＰ１〜Ｐ５に
それぞれ接続する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はＭＯＳ技術電力デバ
イスチィップ及びパッケージ組立体に関するものであ
る。
【０００２】
【従来の技術】通常のＭＯＳ技術電力デバイスチィップ
（例えば、電力ＭＯＳＦＥＴ）は数１００万個の縦型Ｍ
ＯＳＦＥＴユニットが集積されている半導体層を有す
る。メッシュ構造を有する絶縁されたゲート層が前記半
導体層上に形成されて全ての単位ＭＯＳＦＥＴユニット
に対して共通のゲート電極を構成し金属パッドに接続さ
れている。絶縁されたゲート層は絶縁性材料層で被覆さ
れ、この絶縁層には下側の全てのＭＯＳＦＥＴユニット
についてコンタクト窓が形成されている。チィップ表面
のほぼ全体が金属層で被覆され、この金属層は絶縁層の
コンタクト窓を介して全てのＭＯＳＦＥＴユニットと接
触し、従って電力ＭＯＳＦＥＴのソース電極を構成して
いる。チィップの底部表面も電力ＭＯＳＦＥＴのドレイ
ン電極を構成する金属層で被覆されている。デバイスチ
ィップが所望のパッケージに挿入された後、ゲート金属
パッド、ソース金属層及びドレイン金属層は各ワイヤに
結合され、これらワイヤはプリント回路基板の端子に電
気的及び機械的に接続するためパッケージの外部ピンに
接続されている。
【０００３】パッケージは電力パッケージとし、高電力
容量及び高電力密度に耐えるものでなければならない。
特に、電力ＭＯＳＦＥＴのソース端子及びドレイン端子
を構成するパッケージピンは極めて大きい電流を流す。
【０００４】
【発明が解決しようとする課題】電力パッケージを選択
する際に考慮すべき重要な概念はパッケージによって導
入される寄生の電気的成分である。実際に、ボンデング
ワイヤ及びパッケージピンの寄生抵抗により電力装置の
出力抵抗が増大してしまい、これにより電力消費が増大
してしまう。一方、ボンデングワイヤ及びパッケージピ
ンの寄生インダクタンスが増大すると誘導性スイッチン
グの問題が生じてしまう。
【０００５】取り得る解決策はデバイスチィップのソー
ス金属層に１個以上のワイヤを結合することである。こ
の場合、ワイヤの並列接続により、寄生抵抗及び寄生イ
ンダクタンスは減少する。しかし、この解決策は信頼性
に欠ける欠点がある。この理由は、チィップのソース電
極に何本のワイヤを接続すべきかを確証する方法がない
ことである。
【０００６】電力デバイスの分野においては、面装着技
術（ＳＭＴ）パッケージを用いる傾向にあることが知ら
れている。この面装着技術により生産性が増大すると共
にＰＣＢの面積を低減でき、回路基板の両面に装着され
た素子を有するＰＣＢを生産できるからである。たとえ
ば、商品名“ＰｏｗｅｒＳＯ−１０ＴＭ”として知られ
ているＳＭＴ多重ピン電力パッケージが多重出力を有す
る電力集積回路（ＰＩＣ）用に開発されている。
【０００７】上述した従来技術の観点より、本発明の目
的は、上述した欠点を除去したＭＯＳ技術電力デバイス
チィップ及びパッケージ組立体を提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、本発明によるＭＯＳ技術電力デバイスチィップ及び
パッケージ組立体は、ＭＯＳ技術電力デバイスチィップ
及びパッケージを有するＭＯＳ技術電力デバイスチィッ
プ及びパッケージ組立体であって、ＭＯＳ技術電力デバ
イスチィップが複数の機能ユニットが集積化されている
半導体層を具え、各機能ユニットが全電流に対する各電
流部分をになうと共に、前期半導体層に形成した第１導
電型の第１の不純物添加領域と、この第１の不純物添加
領域の内部に形成され第２導電型の第２の不純物添加領
域とを有し、パッケージが外部と電気的及び機械的に接
続するための複数のピンを具えるＭＯＳ技術電力デバイ
スチィップ及びパッケージ組立体において、前記複数の
機能ユニットが複数個のユニット群を構成し、各ユニッ
ト群の全ての機能ユニットの第２の不純物添加領域を同
一の金属プレートと接触させ、これら金属プレートを、
他のユニット群の全ての機能ユニットの第２の不純物添
加領域と接触する別の金属プレートから電気的に絶縁
し、各金属プレートを各ボンディングワイヤを介して前
記パッケージのピンにそれぞれ接続したことを特徴とす
る。
【０００９】本発明の要旨を例えば電力ＭＯＳＦＥＴチ
ィップを例にして説明すると、通常は全てのＭＯＳＦＥ
Ｔユニットのソース領域と接触しているソース金属層
を、互いに電気的に分離されている複数のソース金属プ
レートに分割し、各ソース金属プレートを複数のＭＯＳ
ＦＥＴユニットから成るＭＯＳＦＥＴユニット群のソー
ス領域と接触させる。そして、各ソース金属プレートを
この金属プレートに結合されている各ワイヤによりそれ
ぞれパッケージの各ピンに接続する。これらのピン（ソ
ース電極ピン）はＰＣＢ側で相互接続して、全てのＭＯ
ＳＦＥＴユニット群の全てのＭＯＳＦＥＴユニットを並
列に接続することができる。従って、この電力デバイス
の最大電流容量は再確立することができる。一方、個々
の用途に応じて各ソース電極ピンを電気的に分離するこ
ともでき、又は数個のソース電極ピンを相互接続し残り
のピンを電気的に独立させることもできる。このように
構成すれば、設計の自由度を大幅に改善することができ
る。
【００１０】好ましくは、パッケージのレイアウト及び
電力デバイスチィップのソース金属プレートに接続され
るパッケージピンの選択は、ソース金属プレートをパッ
ケージに接続するワイヤが互いにほぼ同一の長さとなる
ように設定する。このように設定すれば、ワイヤ及びピ
ンにより導入される寄生抵抗及びインダクタンスを各ソ
ース金属プレート毎にほぼ同一にすることができる。
【００１１】従来技術によるデバイスは、パッケージピ
ンと１個のソース金属層との間で数個のワイヤが単に結
合されているにすぎない。しかし、本発明では数本のワ
イヤ及びピンが互いに並列に接続されているので、ワイ
ヤ及びピンの寄生抵抗及びインダクタンスのデバイスの
電気的特性に及ぼす影響が低減される。本発明の従来技
術に勝される利点は、ソース電極ピンを個々に試験する
ことによりデバイスのチィップをパッケージで封止した
後全てのワイヤが各ソース金属プレートに有効に電気的
に接続されているか否かについてパッケージされたデバ
イス全体について試験できることである。
【００１２】さらに、ソース金属プレートは互いに分離
されるので、これら金属プレートを、全てのＭＯＳＦＥ
Ｔユニットのゲートを構成すると共に１個又はそれ以上
のゲート金属パッドに接続される絶縁されたゲート層と
接触するゲート金属メッシュにより包囲することができ
る。このように構成すれば、デバイスのゲート抵抗を低
減させることができる。
【００１３】本発明の好適実施例では、パッケージを例
えば商品名“ＰｏｗｅｒＳＯ−１０ＴＭ”として知られ
ている面装着技術電力パッケージとする。
【００１４】以下、図面に基いて本発明を詳細に説明す
る。尚、本発明は図示の実施例に限定されるものではな
い。
【００１５】
【発明の実施の形態】図１を参照するに、ＭＯＳ技術電
力装置チィップ１及びパッケージ２を具える半導体装置
チィップ及びパッケージ組立体を示す。パッケージ２は
デュアル−イン−ラインパッケージ（ＤＩＰ）とし、こ
のパッケージは図示しないプリント回路基板（ＰＣＢ）
の信号端子へ電気的及び機会的に接続する例えば１０個
の外部金属ピンＰ１〜Ｐ１０を有する。このパッケージ
２はＰＣＢに設けた金属パッドへ電気的及び機械的に接
続する底部金属プレート３も有する。従って、パッケー
ジ２は１１個の外部電気的端子を有する。特に、図示の
パッケージは面装着技術（ＳＭＴ）用に設計され、多数
のピンを有する小型電力装置又は電力集積回路（ＰＩ
Ｃ）である例えば市販されているＰｏｗｅｒＳＯ−１０
ＴＭとする。
【００１６】ＭＯＳ技術電力装置チィップ１は例えば電
力ＭＯＳＦＥＴチィップ又は絶縁ゲートバイポーラトラ
ンジスタ（ＩＧＢＴ）チィップとする。既知のように、
これらの装置はセル型の装置であり、全電力装置電流に
対する一部分をになう複数の単位セル群で構成される。
図４に示すように、電力ＭＯＳＦＥＴチィップ１はｎ +
形半導体基板４を具え、この基板上に通常のエピタキシ
ャル成長によりｎ- 形半導体層５を形成する。複数のＭ
ＯＳＦＥＴセル６から成る単位セル群をｎ- 層５に形成
する。各セル６は例えば四角形のような多角形状を有し
Ｐ+ 形の深い本体領域８と側方のｐ- 形のチャネル領域
９とから成るｐ形の本体領域７を有する。環状のｎ+ 形
のソース領域１０を各本体領域７に形成する。ｎ- 層５
の表面は絶縁されたゲート層１１で選択的に被覆する。
ゲート層１１は薄いゲート酸化膜１２及び導電性ゲート
層１３（一般には、ポリシリコンから成る）で構成す
る。絶縁されたゲート層１１はチャネル領域９上に延在
するが、各単位セル６の中央部分には形成されず、従っ
て、ｎ- 層５上に一種のメッシュを形成する。絶縁され
たゲート層１１は絶縁材料層１４により被覆し、この絶
縁材料層に各単位セル６毎にコンタクト孔を形成する。
【００１７】通常、ソース金属層はｎ- 層５に集積化し
た全てのＭＯＳＦＥＴセル６と接触する。これに対し
て、本発明では、図３に示すように、例えば５個の複数
のソース金属プレート１００を形成し、各ソース金属プ
レート１００をコンタクト孔１５を介して各単位ＭＯＳ
ＦＥＴセル群のなかの複数のセルの各々のソース領域１
０及び深い本体領域８と接触させる。この単位ＭＯＳＦ
ＥＴセル群のなかの複数のセルはほぼ矩形に配列され、
ｎ- 層５の複数の細長い領域３０によって分離する。こ
れら細長い領域３０は絶縁されたゲート層１１及び絶縁
材料層１４で被覆する。しかし、この細長い領域３０に
はいかなるセル６も集積化しないものとする。伸長状の
コンタクト孔１６をｎ- 層５の細長い領域３０上の絶縁
材料層１４に形成し、細いゲート金属指１０１を導電性
ゲート層１３と接触させる。従って、ゲート金属指１０
１はソース金属プレート間に挿入され、ゲート金属パッ
ド１７に接続される。導電性ゲート層１３は、ソース金
属プレート１００を包囲するゲート金属レーン１０２に
よりゲート金属パッド１７と接触する。
【００１８】チィップの表面は不動化材料層１８で被覆
し（図４の破線で示す）、この不動化層１８に窓１９を
形成し、ソース金属プレート１００上にソースパッド３
１を形成し、同様にコンタクト孔２０も形成してゲート
金属パッド１７を形成する。ｎ- 基板４の底部表面もド
レイン金属層２１で被覆する。
【００１９】図１を参照するに、上述した５個のソース
金属プレート１００は、それぞれワイヤＷ１〜Ｗ５によ
りパッケージ２の第１の５個のピンＰ１〜Ｐ５にそれぞ
れ接続する。ワイヤＷ１〜Ｗ５はパッド３１においてソ
ース金属プレートに結合すると共にピンＰ１〜Ｐ５に結
合する。好ましくは、全てのソース金属プレートをパッ
ケージ２の同一の側に沿って位置するピンに接続し、ボ
ンディングワイヤＷ１〜Ｗ５を同一の長さとする。ゲー
ト金属パッドもワイヤＷ８によりパッケージのピンＰ８
に接続する。チィップ１の底部表面は金属プレート３上
に半田付けし、ドレイン金属層２１を金属プレート３に
電気的及び機械的に接触させる。
【００２０】図１に示す実施例によれば、５個の独立し
たソースピンＰ１〜Ｐ５を有するチィップ・パッケージ
組立体が得られる。また、個々の用途に応じて、ピンＰ
１〜Ｐ５をＰＣＢ側において短絡し、又は個別に独立さ
せることもできる。
【００２１】さらに、１個以上のゲート金属パッドを設
けて、個別のワイヤにより個々のパッケージピンに接続
することもできる。
【００２２】上述した実施例では、電力ＭＯＳチィップ
について説明したが、本発明はＩＧＢＴチィップにも適
用することができる。
【図面の簡単な説明】
【図１】本発明によるＭＯＳ技術電力デバイスチィップ
及びパッケージ組立体のパッケージで封止する前の構成
を示す斜視図である。
【図２】図１に示すチィップ及びパッケージ組立体のパ
ッケージで封止した後の構成を示す斜視図である。
【図３】図１のＭＯＳ技術電力デバイスチィップの拡大
した平面図である。
【図４】図３の電力デバイスチィップをIV−IV線で切っ
て示す断面図である。
【符号の説明】
１ ＭＯＳ技術電力デバイスチィップ ２ パッケージ ３ 底部金属プレート ４ 基板 ５ 半導体層 ６ ＭＯＳＦＥＴセル ７ 本体領域 ８ 深い本体領域 ９ チャネル領域 １０ ソース領域 １１ ゲート層 ３０ 細長い領域 １００ ソース金属プレート １０１ ゲート金属指
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 23/12 Ｈ０１Ｌ 23/12 Ｓ (71)出願人 591063888 コンソルツィオ ペル ラ リセルカ ス ーラ マイクロエレットロニカ ネル メ ッツォジオルノ ＣＯＮＳＯＲＺＩＯ ＰＥＲ ＬＡ ＲＩ ＣＥＲＣＡ ＳＵＬＬＡ ＭＩＣＲＯＥＬ ＥＴＴＲＯＮＩＣＡ ＮＥＬ ＭＥＺＺＯ ＧＩＯＲＮＯ イタリア国 カターニア 95121 カター ニアストラダーレ プリモソーレ 50 (72)発明者 ジョゼッペ フェルラ イタリア国 95126 カターニア ヴィア アシカステーロ 12 (72)発明者 フェルッチオ フリシナ イタリア国 カターニア 95030 サンタ ガタ リ バッティアティ ヴィア トレ トーリ（番地なし)

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 ＭＯＳ技術電力デバイスチィップ及びパ
    ッケージを有するＭＯＳ技術電力デバイスチィップ及び
    パッケージ組立体であって、ＭＯＳ技術電力デバイスチ
    ィップが複数の機能ユニット（６）が集積化されている
    半導体層（４，５）を具え、各機能ユニット（６）が全
    電流に対する各電流部分をになうと共に、前期半導体層
    （４，５）に形成した第１導電型の第１の不純物添加領
    域（７）と、この第１の不純物添加領域（７）の内部に
    形成され第２導電型の第２の不純物添加領域（１０）と
    を有し、パッケージ（２）が外部と電気的及び機械的に
    接続するための複数のピン（Ｐ１〜Ｐ１０）を具えるＭ
    ＯＳ技術電力デバイスチィップ及びパッケージ組立体に
    おいて、 前記複数の機能ユニット（６）が複数個のユニット群を
    構成し、各ユニット群の全ての機能ユニット（６）の第
    ２の不純物添加領域（１０）を同一の金属プレート（１
    ００）と接触させ、これら金属プレート（１００）を、
    他のユニット群の全ての機能ユニット（６）の第２の不
    純物添加領域（１０）と接触する別の金属プレートから
    電気的に絶縁し、各金属プレート（１００）を各ボンデ
    ィングワイヤ（Ｗ１〜Ｗ５）を介して前記パッケージ
    （２）のピン（Ｐ１〜Ｐ５）にそれぞれ接続したことを
    特徴とするＭＯＳ技術電力デバイスチィップ及びパッケ
    ージ組立体。
  2. 【請求項２】 前記複数の機能ユニットから成るユニッ
    ト群を、前記半導体層の機能ユニットが形成されていな
    い領域（３０）により分離したことを特徴とする請求項
    １に記載のＭＯＳ技術電力デバイスチィップ及びパッケ
    ージ組立体。
  3. 【請求項３】 前記半導体材料層（４，５）を、前記第
    １の不純物添加領域（７）上に延在する絶縁されたゲー
    ト層（１１）で選択的に被覆し、この絶縁されたゲート
    層を、前記ソース金属プレート（１００）を包囲すると
    共に少なくとも１個のゲート金属パッドに接続されたゲ
    ート金属メッシュ（１０１，１０２）と接触させ、前記
    ゲート金属パッドを各ボンディングワイヤ（Ｗ８）によ
    りパッケージの各ピン（Ｐ８）に接続したことを特徴と
    するＭＯＳ技術電力デバイスチィップ及びパッケージ組
    立体。
  4. 【請求項４】 前記ゲート金属メッシュ（１０１，１０
    ２）が、前記ソース金属プレート（１００）の間に配置
    されたゲート金属指（１０１）を有し、ゲート金属レー
    ン（１０２）が電力デバイスチィップの周辺を包囲する
    ことを特徴とするＭＯＳ技術電力デバイスチィップ及び
    パッケージ組立体。
  5. 【請求項５】 前記半導体材料層（４，５）が、高濃度
    の不純物が添加された半導体基板（４）上に形成した第
    ２導電型の低濃度の不純物が添加された半導体層（５）
    を有することを特徴とする請求項１に記載のＭＯＳ技術
    電力デバイスチィップ及びパッケージ組立体。
  6. 【請求項６】 前記半導体基板（４）が第２導電型とさ
    れ、電力ＭＯＳＦＥＴを構成することを特徴とする請求
    項５に記載のＭＯＳ技術電力デバイスチィップ及びパッ
    ケージ組立体。
  7. 【請求項７】 前記半導体基板（４）が第１導電型とさ
    れ、ＩＧＢＴを構成することを特徴とする請求項５に記
    載のＭＯＳ技術電力デバイスチィップ及びパッケージ組
    立体。
  8. 【請求項８】 前記第１導電型をｐ形とし、第２導電型
    をｎ形としたことを特徴とする請求項１から７までのい
    ずれか１項に記載のＭＯＳ技術電力デバイスチィップ及
    びパッケージ組立体。
  9. 【請求項９】 前記第１導電型をｎ形とし、第２導電型
    をｐ形としたことを特徴とする請求項１から７までのい
    ずれか１項に記載のＭＯＳ技術電力デバイスチィップ及
    びパッケージ組立体。
  10. 【請求項１０】 前記パッケージを、多重ピンデュアル
    −イン−ライン面装着技術（ＳＭＴ）の電力パッケージ
    としたことを特徴とする請求項１に記載のＭＯＳ技術電
    力デバイスチィップ及びパッケージ組立体。
  11. 【請求項１１】 前記ボンディングワイヤ（Ｗ１〜Ｗ
    ５）の同一の長さを長することを特徴とする請求項１に
    記載のＭＯＳ技術電力デバイスチィップ及びパッケージ
    組立体。
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