JPH08213615A - 縦型ｍｏｓ電界効果トランジスタ - Google Patents
縦型ｍｏｓ電界効果トランジスタInfo
- Publication number
- JPH08213615A JPH08213615A JP21030395A JP21030395A JPH08213615A JP H08213615 A JPH08213615 A JP H08213615A JP 21030395 A JP21030395 A JP 21030395A JP 21030395 A JP21030395 A JP 21030395A JP H08213615 A JPH08213615 A JP H08213615A
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- JP
- Japan
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- drain region
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- Pending
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 単位面積当たりのオン抵抗の低減可能な縦型
ＭＯＳＦＥＴを提供することを目的とする。 【構成】 本発明の縦型ＭＯＳＦＥＴのドレイン領域に
ソース領域より深い高濃度のドレイン領域９をチップ全
面に設けて、ドレイン領域内のジャンクションＦＥＴ部
分のオン抵抗を低減するとともに、デバイス全面に電子
を流すことを可能にしてオン抵抗を低減させるような構
成を有している。
ＭＯＳＦＥＴを提供することを目的とする。 【構成】 本発明の縦型ＭＯＳＦＥＴのドレイン領域に
ソース領域より深い高濃度のドレイン領域９をチップ全
面に設けて、ドレイン領域内のジャンクションＦＥＴ部
分のオン抵抗を低減するとともに、デバイス全面に電子
を流すことを可能にしてオン抵抗を低減させるような構
成を有している。
Description
【０００１】
【産業上の利用分野】本発明は、スイッチング機器等に
使用される縦型ＭＯＳ電界効果トランジスタ（以下縦型
ＭＯＳＦＥＴと記す）に関するもので、特に３０〜２０
０Ｖ程度の耐圧で耐圧特性よりもオン抵抗のさらなる低
減が望まれるものに有効である。
使用される縦型ＭＯＳ電界効果トランジスタ（以下縦型
ＭＯＳＦＥＴと記す）に関するもので、特に３０〜２０
０Ｖ程度の耐圧で耐圧特性よりもオン抵抗のさらなる低
減が望まれるものに有効である。
【０００２】
【従来の技術】縦型ＭＯＳＦＥＴは、高速性の面で優れ
ているばかりでなく、広いＡＳＯ（安全動作領域）を持
ち、理想的なパワースイッチングデバイスとして、スイ
ッチング電源を始めとして、幅広い分野で利用されてい
る。
ているばかりでなく、広いＡＳＯ（安全動作領域）を持
ち、理想的なパワースイッチングデバイスとして、スイ
ッチング電源を始めとして、幅広い分野で利用されてい
る。
【０００３】従来の縦型ＭＯＳＦＥＴは、図３に示すよ
うな構造断面図である。図示する縦型ＭＯＳＦＥＴがｎ
チャンネル形であるものとして以下に詳しく説明する。
うな構造断面図である。図示する縦型ＭＯＳＦＥＴがｎ
チャンネル形であるものとして以下に詳しく説明する。
【０００４】この縦型ＭＯＳＦＥＴは、ドレイン領域１
を形成する低濃度ｎ型シリコン半導体基板中に、分離さ
れてチャンネル領域形成用のＰ型拡散領域２が形成さ
れ、このＰ型拡散領域の中に二部分のｎ型ソース領域３
が形成されるとともに、ドレイン領域１を挟んで相対す
るソース領域３間のシリコン半導体基板表面上にゲート
酸化膜４が形成され、さらにゲート酸化膜４上にゲート
電極５が形成され、ソース領域３およびＰ型拡散領域２
にまたがってソース電極６が形成され、シリコン半導体
基板の裏面ドレイン側に高濃度のｎ型層７を設け、ドレ
イン電極８が形成された構造である。
を形成する低濃度ｎ型シリコン半導体基板中に、分離さ
れてチャンネル領域形成用のＰ型拡散領域２が形成さ
れ、このＰ型拡散領域の中に二部分のｎ型ソース領域３
が形成されるとともに、ドレイン領域１を挟んで相対す
るソース領域３間のシリコン半導体基板表面上にゲート
酸化膜４が形成され、さらにゲート酸化膜４上にゲート
電極５が形成され、ソース領域３およびＰ型拡散領域２
にまたがってソース電極６が形成され、シリコン半導体
基板の裏面ドレイン側に高濃度のｎ型層７を設け、ドレ
イン電極８が形成された構造である。
【０００５】この構造の縦型ＭＯＳＦＥＴでは、Ｐ型拡
散領域２とゲート酸化膜４との界面にチャンネルがで
き、電子はソース領域３からこのチャンネルを通ってド
レイン領域１の表面部分に達し、ここから裏面側に設け
たドレイン電極８に向かって流れる。なお、ドレイン領
域１が低濃度なのはドレイン耐圧を高く保つためであ
る。
散領域２とゲート酸化膜４との界面にチャンネルがで
き、電子はソース領域３からこのチャンネルを通ってド
レイン領域１の表面部分に達し、ここから裏面側に設け
たドレイン電極８に向かって流れる。なお、ドレイン領
域１が低濃度なのはドレイン耐圧を高く保つためであ
る。
【０００６】
【発明が解決しようとする課題】この構造では、ドレイ
ン領域を流れる電子が、Ｐ型拡散領域間のドレイン位置
の表面部分に集中して流れ、電流が集中的に流れる領域
の電圧降下が大きくなり、縦型ＭＯＳＦＥＴの導通時の
抵抗（オン抵抗）が極めて大きくなるという不都合があ
った。
ン領域を流れる電子が、Ｐ型拡散領域間のドレイン位置
の表面部分に集中して流れ、電流が集中的に流れる領域
の電圧降下が大きくなり、縦型ＭＯＳＦＥＴの導通時の
抵抗（オン抵抗）が極めて大きくなるという不都合があ
った。
【０００７】
【課題を解決するための手段】本発明の縦型ＭＯＳＦＥ
Ｔは、上記の不都合を排除するものであって、ドレイン
領域の電流の流れを分散させてオン抵抗の低減をはかる
ことを目的とするもので、一導電型の第一層と同第一層
より高い不純物濃度で同第一層全面と接続形成された一
導電型の第二層とを備えた半導体基板と、前記第二層内
に選択的に作り込まれた最深部が前記第二層の厚みを越
えない深さの逆導電型のチャンネル領域と、前記チャン
ネル領域内に選択的に作り込まれた一導電型のソース領
域と、前記ソース領域と前記第二層間の前記チャンネル
領域上に形成されたゲートとを備えた構造のものであ
る。
Ｔは、上記の不都合を排除するものであって、ドレイン
領域の電流の流れを分散させてオン抵抗の低減をはかる
ことを目的とするもので、一導電型の第一層と同第一層
より高い不純物濃度で同第一層全面と接続形成された一
導電型の第二層とを備えた半導体基板と、前記第二層内
に選択的に作り込まれた最深部が前記第二層の厚みを越
えない深さの逆導電型のチャンネル領域と、前記チャン
ネル領域内に選択的に作り込まれた一導電型のソース領
域と、前記ソース領域と前記第二層間の前記チャンネル
領域上に形成されたゲートとを備えた構造のものであ
る。
【０００８】また、第二層をエピタキシャル層で形成し
た構造のものである。
た構造のものである。
【０００９】
【作用】第一層より高い不純物濃度で同第一層全面と接
続形成された一導電型の第二層を有しているので、基板
の周辺部も含めて、縦型ＭＯＳＦＥＴが導通状態のと
き、ドレイン領域を流れる電流は高濃度の第二層である
ドレイン領域に沿って流れ、かつこの高濃度ドレイン領
域がチャンネル領域の最深部で分離されていないため全
面に均一に流れるところとなり、チャンネル領域形成用
の拡散領域間への集中が緩和される。
続形成された一導電型の第二層を有しているので、基板
の周辺部も含めて、縦型ＭＯＳＦＥＴが導通状態のと
き、ドレイン領域を流れる電流は高濃度の第二層である
ドレイン領域に沿って流れ、かつこの高濃度ドレイン領
域がチャンネル領域の最深部で分離されていないため全
面に均一に流れるところとなり、チャンネル領域形成用
の拡散領域間への集中が緩和される。
【００１０】ただし、ドレイン−ソース間の耐圧は若干
低下するので、ソース領域間の間隔１０等について小さ
くするなどの最適化を行なう必要があるが、第二層を拡
散層でなくエピタキシャル層とすることで、拡散層が表
面で不純物濃度が高く、深くなるに従って不純物濃度が
低くなり、表面で電界が集中して耐圧を下げるのに対し
て、表面から深さ方向に不純物濃度が均一に分布される
ため耐圧が改善できる。特に、第二層がエピタキシャル
層で形成される場合には、層全体にわたる不純物濃度の
制御が容易となるため、抵抗値と耐圧との関係が制御し
やすくなり、目的に沿った設計ができる。
低下するので、ソース領域間の間隔１０等について小さ
くするなどの最適化を行なう必要があるが、第二層を拡
散層でなくエピタキシャル層とすることで、拡散層が表
面で不純物濃度が高く、深くなるに従って不純物濃度が
低くなり、表面で電界が集中して耐圧を下げるのに対し
て、表面から深さ方向に不純物濃度が均一に分布される
ため耐圧が改善できる。特に、第二層がエピタキシャル
層で形成される場合には、層全体にわたる不純物濃度の
制御が容易となるため、抵抗値と耐圧との関係が制御し
やすくなり、目的に沿った設計ができる。
【００１１】
【実施例】本発明の縦型ＭＯＳＦＥＴの実施例につい
て、図１に示したｎチャンネル縦型ＭＯＳＦＥＴの構造
断面を参照して説明する。
て、図１に示したｎチャンネル縦型ＭＯＳＦＥＴの構造
断面を参照して説明する。
【００１２】本発明の縦型ＭＯＳＦＥＴでは、ドレイン
領域を形成する所定不純物濃度の第一層１と、同第一層
より高い不純物濃度で同第一層全面と接続形成された第
二層９とを備えたｎ型シリコン半導体基板であり、第二
層内に選択的に作り込まれ、最深部が第二層の厚みの深
さを越えないチャンネル領域形成用のＰ型拡散領域、こ
のチャンネル領域内に作り込まれた二部分のｎ型ソース
領域３、高濃度のドレイン領域９を挟んで相対するソー
ス領域３間の半導体基板表面上のゲート酸化膜４、ゲー
ト酸化膜４上のゲート電極５、ソース領域３とＰ型拡散
領域２にまたがって形成されたソース電極６、シリコン
半導体基板の裏面に濃度の高いドレイン領域７とドレイ
ン電極８を持つ構造をしている。なお、ゲート電極５お
よびソース電極６は一箇所に接続され、複数の縦型ＭＯ
ＳＦＥＴが並列接続された構造である。
領域を形成する所定不純物濃度の第一層１と、同第一層
より高い不純物濃度で同第一層全面と接続形成された第
二層９とを備えたｎ型シリコン半導体基板であり、第二
層内に選択的に作り込まれ、最深部が第二層の厚みの深
さを越えないチャンネル領域形成用のＰ型拡散領域、こ
のチャンネル領域内に作り込まれた二部分のｎ型ソース
領域３、高濃度のドレイン領域９を挟んで相対するソー
ス領域３間の半導体基板表面上のゲート酸化膜４、ゲー
ト酸化膜４上のゲート電極５、ソース領域３とＰ型拡散
領域２にまたがって形成されたソース電極６、シリコン
半導体基板の裏面に濃度の高いドレイン領域７とドレイ
ン電極８を持つ構造をしている。なお、ゲート電極５お
よびソース電極６は一箇所に接続され、複数の縦型ＭＯ
ＳＦＥＴが並列接続された構造である。
【００１３】この構造によれば高濃度のドレイン領域９
の抵抗値が小さいため、ドレイン領域を流れる電子は、
矢印が示すようにＰ型拡散領域２間に集中せず、抵抗値
の小さい高濃度ドレイン領域９に沿っても流れて高濃度
ドレイン領域９全域に分散し、ここから均一に下方に向
かってドレイン電極８に流れ込む。
の抵抗値が小さいため、ドレイン領域を流れる電子は、
矢印が示すようにＰ型拡散領域２間に集中せず、抵抗値
の小さい高濃度ドレイン領域９に沿っても流れて高濃度
ドレイン領域９全域に分散し、ここから均一に下方に向
かってドレイン電極８に流れ込む。
【００１４】また、基板の周辺までも高濃度のドレイン
領域９が形成されているのでオン抵抗の低減は、基板と
周辺部との面積比に応じて数十％程度の低減がプラスさ
れる。
領域９が形成されているのでオン抵抗の低減は、基板と
周辺部との面積比に応じて数十％程度の低減がプラスさ
れる。
【００１５】さらに、高濃度のドレイン領域９をエピタ
キシャル層にすることで、耐圧の改善もできた。
キシャル層にすることで、耐圧の改善もできた。
【００１６】なお、実施例ではｎチャンネルについて説
明したが、すべての導電型を逆にしてＰチャンネルにし
てもよい。
明したが、すべての導電型を逆にしてＰチャンネルにし
てもよい。
【００１７】
【発明の効果】本発明の縦型ＭＯＳＦＥＴでは、図２に
示すようにドレイン−ソース間電圧は、１０％程度低下
するが、ドレイン領域における電流の流れが分散され、
ドレイン電流が流れる部分の有効断面積を増大させるた
め、オン抵抗を従来のものより、１．５〜２倍低減する
効果が奏される。
示すようにドレイン−ソース間電圧は、１０％程度低下
するが、ドレイン領域における電流の流れが分散され、
ドレイン電流が流れる部分の有効断面積を増大させるた
め、オン抵抗を従来のものより、１．５〜２倍低減する
効果が奏される。
【００１８】また、基板の周辺までも高濃度のドレイン
領域９が形成されているので、オン抵抗の低減は、基板
と周辺部との面積比に応じて数十％程度の低減効果が追
加される。
領域９が形成されているので、オン抵抗の低減は、基板
と周辺部との面積比に応じて数十％程度の低減効果が追
加される。
【００１９】特に、第二層がエピタキシャル層の場合に
は、層全体にわたる不純物濃度の制御が容易となるた
め、抵抗値と耐圧との関係が制御しやすくなり、目的に
沿った設計ができた。
は、層全体にわたる不純物濃度の制御が容易となるた
め、抵抗値と耐圧との関係が制御しやすくなり、目的に
沿った設計ができた。
【図１】本発明の縦型ＭＯＳＦＥＴの実施例を示す構造
断面図
断面図
【図２】本発明の効果を示すオン抵抗とドレイン−ソー
ス間電圧を示すグラフ
ス間電圧を示すグラフ
【図３】従来の縦型ＭＯＳＦＥＴを示す構造断面図
１ 低濃度ドレイン領域 ２ チャンネル形成用Ｐ型拡散領域 ３ ソース領域 ４ ゲート酸化膜 ５ ゲート電極 ６ ソース電極 ７ 裏面側の濃度の高いドレイン領域 ８ ドレイン電極 ９ 高濃度ドレイン領域 １０ Ｐ型拡散領域の間隔 １１ 絶縁膜
Claims (2)
- 【請求項１】一導電型の第一層と同第一層より高い不純
物濃度で同第一層全面と接続形成された一導電型の第二
層とを備えた半導体基板と、前記第二層内に選択的に作
り込まれた最深部が前記第二層の厚みを越えない深さの
逆導電型のチャンネル領域と、前記チャンネル領域内に
選択的に作り込まれた一導電型のソース領域と、前記ソ
ース領域と前記第二層間の前記チャンネル領域上に形成
されたゲートとを備えた縦型ＭＯＳ電界効果トランジス
タ。 - 【請求項２】前記第２層がエピタキシャル層であること
を特徴とする特許請求の範囲第１項記載の縦型ＭＯＳ電
界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21030395A JPH08213615A (ja) | 1995-08-18 | 1995-08-18 | 縦型ｍｏｓ電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21030395A JPH08213615A (ja) | 1995-08-18 | 1995-08-18 | 縦型ｍｏｓ電界効果トランジスタ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60256984A Division JPS62115873A (ja) | 1985-11-15 | 1985-11-15 | 縦型ｍｏｓ電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08213615A true JPH08213615A (ja) | 1996-08-20 |
Family
ID=16587178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21030395A Pending JPH08213615A (ja) | 1995-08-18 | 1995-08-18 | 縦型ｍｏｓ電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08213615A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7482285B2 (en) | 1999-06-09 | 2009-01-27 | International Rectifier Corporation | Dual epitaxial layer for high voltage vertical conduction power MOSFET devices |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5742164A (en) * | 1980-08-27 | 1982-03-09 | Hitachi Ltd | Semiconductor device |
-
1995
- 1995-08-18 JP JP21030395A patent/JPH08213615A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5742164A (en) * | 1980-08-27 | 1982-03-09 | Hitachi Ltd | Semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7482285B2 (en) | 1999-06-09 | 2009-01-27 | International Rectifier Corporation | Dual epitaxial layer for high voltage vertical conduction power MOSFET devices |
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