JPH08213618A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】オン抵抗が低く、かつスイッチングオフ速度の
速い半導体装置を得る。 【解決手段】ｎ型低濃度ドープ領域23と、この領域23に
形成され領域23の第一の表面へ延びるｐ型ウエル28と、
ウエル28の表面に形成された電極30が固定されたｎ型の
第一の高濃度ドープ領域29と、ウエル28の表面に形成さ
れたｎ型の第二の高濃度ドープ領域32と、ウエル28の表
面に形成されｎ型の領域23に隣接するｎ型の第三の高濃
度ドープ領域35と、を備え、第一と第二の高濃度ドープ
領域29，32は相隔てられてその間を通ってウエル28の一
部が領域23の表面へ延在し、ウエル28の第一と第二の領
域29，32の間に延びる延在部に絶縁層34を介してゲート
電極Ｇ２が固定され、第一と第三の領域29，35は相隔て
られその間を通ってウエル28の一部が延在し、このウエ
ル28の第一と第三の領域29，35の間に延びる延在部に絶
縁層36を介して別のゲート電極Ｇ３が固定され、ｐ型の
高濃度ドープ領域31がウエル28の表面に設けられてｎ型
の第二の高濃度ドープ領域32に接続される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置に関す
る。

【０００２】

【従来の技術】高電圧・大電力の電力用半導体装置はよ
く知られているところである。集積回路用には、横型半
導体装置がより好適である。よく知られていものに横型
二重拡散ＭＯＳ（ＬＤＭＯＳ）がある。図１に従来のＬ
ＤＭＯＳの構造を示す。この装置は、ｐ^- 基板１を有
し、基板１の上にｎ^- エピタキシャル層２が形成されて
いる。ｎ^- エピタキシャル層２の表面にｎ⁺ 領域３が形
成され、このｎ⁺ 領域３はトランジスタのドレインを形
成している。電極４がｎ⁺ ドレイン３に固定されてい
る。ｐウエル５が、ｎ^- エピタキシャル層２の表面のｎ
⁺ ドレイン３から横方向に離れた位置に形成されてい
る。ｐウエル５の表面にｐ⁺ 領域６とｎ⁺ 領域７とが隣
接して形成されている。ｐウエル５に形成されたｎ⁺ 領
域７はソースの役割を果たし、ｐウエル５そのものは、
その表面のチャンネルの伝導がＭＯＳトランジスタのゲ
ートにより制御される領域となる。電極８がｎ⁺ 領域７
およびこれに隣接するｐ⁺ 領域６の表面に固定されてい
る。もう１個の電極９が、酸化層10を介して、ｎ⁺ 領域
７の表面から、ｐウエル５の表面露出部分およびｎ^- エ
ピタキシャル層２の表面にかけて延在し、ゲート電極９
を形成している。

【０００３】ＬＤＭＯＳの特質はよく知られているとこ
ろである。ＬＤＭＯＳはその電極の全てが一表面に設け
られた横型装置であって、他の回路装置との接続が容易
な点で優れている。しかしながら、ドリフト領域を形成
するｎ^- エピタキシャル層２のドーピング濃度が低いた
め、オン抵抗が比較的高いという欠点を有する。ＬＤＭ
ＯＳの改良型装置としてよく知られているものに横型絶
縁ゲートバイポーラトランジスタ（ＬＩＧＢＴ）があ
る。従来のＬＩＧＢＴの構造を図２に示す。このＬＩＧ
ＢＴはｐ^- 基板11を有し、基板11の上にｎ^- エピタキシ
ャル層12が形成されている。ｎ^- エピタキシャル層12の
表面にｐ⁺ 領域13が形成され、このｐ⁺ 領域13はトラン
ジスタのアノードを形成している。電極14がｐ⁺ アノー
ド13に固定されている。ｐウエル15がｎ^- エピタキシャ
ル層12の表面のｐ⁺ アノード13から横方向に離れた位置
に形成されてゲートを構成し、ゲート電極16が酸化層17
を介してｐウエル15に固定されている。ｐウエル15の表
面にｐ⁺ 領域18とｎ⁺領域19とが隣接して形成され、カ
ソードを形成している。電極20がこれらｐ⁺ 領域18とｎ
⁺ 領域19とに接続されている。ゲート電極16がｎ⁺ カソ
ード領域19からｐウエル15の表面露出部を越えてｎ^- エ
ピタキシャル層12の表面に延在している点に注目された
い。さらに、ｎバッフアー領域がパンチスルー防止のた
めにｐ⁺アノード13の下部に形成されている。

【０００４】

【発明が解決しようとする課題】かかるＬＩＧＢＴのオ
ン状態において、少数キャリア（この場合はホール）が
アノードとカソードの間のｎ^- エピタキシャル層12に形
成されたドリフド領域へｐ⁺ アノード13から注入され、
このドリフト領域の伝導度を変調する。このように、Ｌ
ＩＧＢＴはドリフト領域の伝導度変調を利用したバイポ
ーラ装置である。これによってドリフド領域の抵抗が、
比較対象となるＬＤＭＯＳに比して低くなり、その高入
力インピーダンス、高破壊耐量および低オン抵抗の故
に、ＬＩＧＢＴはパワー用ＩＣとして魅力的な装置であ
る。しかしながら、注入された少数キリャアの再結合に
よってスイッチオフ時間が決定されることから、スイッ
チング速度がＬＤＭＯＳに較べて遅いのがＬＩＧＢＴの
重大な欠点である。

【０００５】本発明は上記の点に鑑みてなされたもので
あって、オン抵抗が低く、かつスイッチオフの速い半導
体装置を提供することを目的とする。

【０００６】

【課題を解決するための手段】本発明によれば、上記の
目的は、第一導電型の低濃度ドープ領域と、この第一導
電型の低濃度ドープ領域に形成され当該半導体装置の表
面へ延びる第二導電型のウエルと、このウエルの表面に
形成され電極が固定された第一導電型の第一の高濃度ド
ープ領域と、ウエルの表面に形成された第一導電型の第
二の高濃度ドープ領域と、ウエルの表面に低濃度ドープ
領域に隣接して形成された第一導電型の第三の高濃度ド
ープ領域と、を備え、第一と第二の高濃度ドープ領域は
相隔てられてその間を通ってウエルの一部が当該半導体
装置の表面へ延在し、このウエルの装置表面への延在部
に絶縁層を介してゲート電極が設けられ、第一と第三の
高濃度ドープ領域は相隔てられてその間を通ってウエル
の一部が当該半導体装置の表面へ延在し、このウエルの
装置表面への延在部に絶縁層を介して別のゲート電極が
設けられ、第二導電型の高濃度ドープ領域がウエルの表
面に設けられて第一導電型の第二の高濃度ドープ領域に
電気的に接続されてなる半導体装置により達成される。

【０００７】

【発明の実施の形態】以下に、本発明の実施例を図面を
参照して説明する。図１は従来のＬＤＭＯＳを模式的に
示す断面図、図２は従来のＬＩＧＢＴを模式的に示す断
面図、図３（ａ）は本発明の半導体装置の第一実施例を
模式的に示す断面図、図３（ｂ）は本発明の半導体装置
の第二実施例を模式的に示す断面図、図４（ａ）と４
（ｂ）はそれぞれ図３（ａ）、３（ｂ）に示す装置のゲ
ート駆動に適した回路の模式図、図５は本発明の半導体
装置の第三実施例を模式的に示す断面図、図６は本発明
の半導体装置の第四実施例を模式的に示す断面図であ
る。

【０００８】図３（ａ）に示す半導体装置21において
は、ｐ^- 基板22上にドリフト領域として作用するｎ^- エ
ピタキシャル層23が形成される。ｎ^- エピタキシャル層
23の表面には一方側（カソード／ソース側）に第一のｐ
ウエル24が形成されている。第一のｐウエル24の表面に
は装置21のカソード／ソースをなすｐ⁺ 領域25とｎ⁺ 領
域26が形成されている。図３から明瞭なように、ｐ⁺ カ
ソード25は装置の横方向の最も外側に位置し、第一のｐ
ウエル24は装置21の表面へ延在している。第一のゲート
電極G1が酸化物絶縁層27に固定され、酸化物絶縁層27は
装置21の表面に設けられて第一のｐウエル24の表面露出
部からｎ^- ドリフト領域23の隣接表面上まで延びてい
る。ｐ⁺ カソード領域25およびｎ⁺ カソード領域26は、
図１および２に示すＬＤＭＯＳおよびＬＩＧＢＴと同様
に、アースされている。

【０００９】ｎ⁺ カソード領域26と、第一のｐウエル24
と、ｎ^- ドリフト領域23と、ゲート電極G1によって第一
のトランジスタT1が実効的に形成されていることが判
る。第二のｐウエル28がｎ^- ドリフト領域23の表面の第
一のｐウエル24から横方向に離れた位置に形成されてい
る。この第二のｐウエル28は第一のｐウエル24よりも広
い。第二のｐウエル28は一般に装置21のアノード／エミ
ッタとして作用する。

【００１０】第二のｐウエル28の表面ほぼ中央に第一の
ｎ⁺ アノード領域29が形成されて、電極30が設けられて
いる。さらに、第二のｐウエル28の表面には、第一のｎ
⁺ アノード領域29のカソード側に、ｐ⁺ アノード領域31
と、これと隣接する第二のｎ⁺ アノード領域32と、が形
成されている。金属の接触層33がｐ⁺ アノード領域31か
ら第二のｎ⁺ アノード領域32にかけて、ｐ⁺ アノード領
域31と第二のｎ⁺ アノード領域32が同電位になるよう
に、装置21の表面に形成されている。第二のｎ⁺ アノー
ド領域32は、ｐ⁺アノード領域31よりも第一のｎ⁺ アノ
ード領域29に近く、第一のｎ⁺ アノード領域29から横方
向に離れて位置し、ｐアノードウエル28の一部が第一と
第二のアノード領域29、32の間で装置21の表面まで延び
ている。第二のゲート電極G2が酸化物絶縁層34を介して
ｐアノードウエル28の第一と第二のｎ⁺ アノード領域2
9、32の間の延在部に固定されている。かくして、第二
のＭＯＳトランジスタT2が形成される。更に、ｐアノー
ドウエル28のｐ⁺ アノード領域31と第二のｎ⁺ アノード
領域32の下側の部分およびｎ^- ドリフト領域23の隣接部
分がｐ−ｎ接合J1を形成している。

【００１１】第三のｎ⁺ アノード領域35が、第一のｎ⁺
アノード領域29とは反対側において、ｐアノードウエル
28の表面に形成されている。第三のｎ⁺ アノード領域35
は第一のアノード領域29から横方向に離れた位置に設け
られ、ｐアノードウエル28の一部が第一と第三のｎ⁺ ア
ノード領域29、35の間で装置21の表面まで延びている。
第三のゲート電極G3が酸化物絶縁層36を介してｐアノー
ドウエル28の第一と第三のｎ⁺ アノード領域29、35の間
の延在部に固定されている。かくして、第三のＭＯＳト
ランジスタT3が形成される。

【００１２】この装置をオンするには、第一のゲートG1
の印加電圧を正にする。これによって当該装置のカソー
ド／ソース側にあるＭＯＳトランジスタT1がオンし、多
数キャリア（電子）がｎ^- ドリフト領域23に注入される
ことになる。次に第二のゲートG2の印加電圧をアノード
電圧よりも大きくして(V_G2>V_A ) 、第二のトランジスタ
T2をオンする。これによって、アノード電圧 V_A を短絡
されているｐ⁺ アノード領域31と第二のｎ⁺ アノード領
域32に接続する。これによって、今度はアノード領域31
の電圧が V_A （正電圧）になり、ｐ−ｎ接合J1を順方向
バイアスする。かくして、少数キャリア（ホール）がｎ
^- ドリフト領域23に注入されてｎ^- ドリフト領域23の伝
導度を変調し、ＬＩＧＢＴ様の動作を行わせて装置をオ
ンする。

【００１３】装置をオフする際には、第一段階として、
第二のゲートG2の印加電圧をアノード電圧よりも低くす
ることにより(V_G2<V_A ) 、第二のＭＯＳトランジスタT2
をオフする。これによって短絡されているｐ⁺ アノード
領域31と第二のｎ⁺ アノード領域32がアノード電圧 V_A
から切離され、従ってｐ−ｎ接合J1はもはや順方向バイ
アスされてなくなるので、少数キャリアの注入も止ま
る。

【００１４】ターンオフ過程の第二段階としては、好ま
しくは第一段階で第二ゲートG2の印加電圧 V_G2をアノー
ド電圧よりも低下させるのと同時に、第三ゲートG3の印
加電圧 V_G3をアノード電圧よりも高くして(V_G3>V_A ) 第
三のＭＯＳトランジスタT3をオンする。これにより、ア
ノード電圧 V_A が第三のｎ⁺ アノード領域35を介してｎ
^- アノード領域23へ有効に印加されることになる。これ
によって半導体装置はＬＤＭＯＳ様の動作を行うように
なり、全ての小数キャリア（ホール）が排除されること
になる。

【００１５】ターンオフ過程の第三段階としては、第一
ゲートG1への電圧印加をやめることにより、第一のＭＯ
ＳトランジスタT1をオフする。第二段階と第三段階の間
（即ち、ＭＯＳトランジスタT3のオンとＭＯＳトランジ
スタT1のオフの間）の時間τ2 が伝導度の変調に関与し
た全ての少数キャリアが排除される程度に充分長けれ
ば、装置は極めて速く、実際には従来のＬＤＭＯＳトラ
ンジスタと同程度の速さで、ターンオフする。従って、
この半導体装置は、従来のＬＩＧＢＴ特有の低オン抵抗
と、従来のＬＤＭＯＳトランジスタ特有の速いターンオ
フ時間とを合わせ持つことになる。

【００１６】第二ゲートG2、第三ゲートG3は独立に操作
できる。或いは、図４（ａ）に示した回路を用いてもよ
い。共通の信号を直接ゲートの一つG3に与え、ゲートG2
にはインバータ37を介して与える。かくして、一つのゲ
ートG2をオンして他のゲートG3をオフし、或いはその逆
を行う。図３（ａ）の変形として図３（ｂ）に例示した
ように、第三のゲートG3を、独立の駆動回路を用いるこ
となく、アノード30に接続できることに注意されたい。
これに対応する駆動回路を図４（ｂ）に示す。これが可
能なのは、ターンオフ過程の第一段階に入った時に、実
効的に装置が少数キャリアの注入を中止してオフしょう
とするので、アノード電圧 V_A が上昇し始めることによ
る。即ち、第一のｎ＋アノード領域29と第二のｐウエル
28の間の接合が常に逆バイアスされているので、第三ゲ
ートG3をアノード30に接続にすることにより、第三ゲー
トG3の印加電圧は第二のｐウエル28の印加電圧よりも高
い値をとることによる。これにより、ターンオフ過程の
第二段階に入った時に、第三のトランジスタT3が自動的
にオンする。

【００１７】図３（ａ）、図３（ｂ）に示した上記の装
置が横型であったのに対して、本発明の第三実施例は縦
型装置であって、図５に示されている。更に、図５にお
いては、同一基板上に並列配置された多数の装置が示さ
れている。破線で四角く囲まれた部分40が１個の単位セ
ルである。図５の装置の構造は多くの点で図３の横型装
置と似通っているので、以下の記載においては、相違点
のみを取り上げることとする。

【００１８】ｎ^- 層42の上面41にカソード構造43が形成
されている。カソード構造43は上記横型装置同様、ｐ⁺
型とｎ⁺ 型の表面領域を有するｐウエルを備えている。
第一のゲート電極G1がｎ⁺ カソード領域からｐウエルの
ｎ^- 層42の上面41への露出部を越えてｎ^- 層42の表面露
出部へと延びている。図５から明らかなように、カソー
ド構造43は単位セル40の反対側に設けられたもう一つの
対応するカソード構造43と鏡映の関係にある。第一のゲ
ート電極G1は第二のカソード構造43のｐウエルの上へと
延びている。

【００１９】ｎ^- 層42の他の面44上にアノード構造が形
成されている。図５に示す縦型装置のアノード構造45は
図３の横型装置のアノード構造と同一であって、詳細な
説明は不要である。アノードの基本構造45はｎ^- 層42の
第二面44にわたって、ｎ^- 層42の第一面41上に繰り返し
設けられているカソード構造43に対応して、繰り返し設
けられている。図５にみられるように、縦型装置の基本
的な単位セル40は第一のアノード構造45の一部と隣のア
ノード構造45の一部とによって形成されている。

【００２０】図５の縦型装置の動作は、図３の横型装置
について上記したものと変わるところはなく、従って、
改めて説明は行わない。図６に図３（ａ）の横型装置を
簡素化したものが示されている。図６の装置は、以下に
説明するように、ダイオード（整流装置）動作をおこな
う。図６の装置50は、ｎ^- エピタキシャル層51の上に図
３の横型装置21のアノード構造と同一のアノード構造52
が形成された横型装置である。アノード構造52の説明は
省略する。

【００２１】カソード構造53は任意のｎウエル55に形成
されたｎ⁺ 表面領域54によって形成され、ｎウエル55は
ｎ^- 層51に形成されてその一部がｎ^- 層51の表面56まで
延在している。カソード電極57がｎ⁺ カソード領域54の
表面に固定されてマイナス端子を形成している。この装
置の動作は、まずゲート電極G2、G3に印加される電圧に
よって制御される。装置の動作の詳細は以下の通りであ
る（アノード領域52の動作は図３（ａ）の横型装置のア
ノード領域の動作と同一であり既に詳しく記載されてい
る）。 （ａ）アノードをカソードに対して正電位とし、ゲート
G2をオン、G3をオフして接合J1を順方向バイアスする。 （ｂ）アノードをカソードに対して正電位とし、ゲート
G2をオフ、G3をオンすると接合J1はもはや順方向バイア
スされないで、抵抗のような特性が得られる。 （ｃ）ゲートG2、G3をオフすると、実効的に〔アノード
−（ｎ⁺ −ｐ−ｎ^- ）−カソード〕の構造になり、これ
はバイポーラトランジスタのオフ時と同様であって、電
流を流さない。

【００２２】従って、図６の装置はＭＯＳ制御整流装置
である。ゲートG2、G3をオフすることにより、順バイア
スダイオードと同じ動作をする。このダイオードを急速
に逆バイアス（逆回復）するには、ゲートG2をオフし、
G3をオンする。この間、装置は抵抗として動作し、この
状態に、前のダイオードモードの時に（ゲートG2オン、
G3オフ）ｎ^- 領域51に注入された少数キャリア（ホー
ル）を排除するに足る程度、長時間維持される。次にゲ
ートG3がオフされて、非常に速いターンオフが実現され
ることになる。

【００２３】図６のＭＯＳ制御装置の縦型実施例（図示
せず）は図５の縦型装置の表面44にあるのと同じアノー
ド構造を有することになろう。しかしながら、表面41は
層42と同型の高濃度にドープされた半導体層を有するこ
とになろう。図５のものに対応するアノードを有する構
造としては、この表面層は高濃度のｎ型となろう。装置
へのカソード接触は表面41に設けられたこの高濃度ドー
プ層上でなされることになろう。

【００２４】上記図３（ｂ）の実施例におけると同様、
図５、図６を参照して以上説明した各実施例におい
て、、ゲードG3とアノードとを別々に駆動するために別
々の接続を用いなくとも、ゲードG3とアノードを接続で
きる。これは、ゲードG2をオフするとアノード電圧が上
昇するためである。これにより、ゲードG3の印加電圧が
（あたかもゲードG3とアノードが結合或いは短絡されて
いるように）上昇し、かくしてゲートG3直下のＭＯＳト
ランジスタT3がオンすることになる。

【図面の簡単な説明】

【図１】従来のＬＤＭＯＳを模式的に示す断面図

【図２】従来のＬＩＧＢＴを模式的に示す断面図

【図３】（ａ）は本発明の半導体装置の第一実施例を模
式的に示す断面図、（ｂ）は本発明の半導体装置の第二
実施例を模式的に示す断面図

【図４】（ａ）と（ｂ）はそれぞれ図３（ａ）、３
（ｂ）に示す装置のゲート駆動に適した回路の模式図

【図５】本発明の半導体装置の第三実施例を模式的に示
す断面図

【図６】本発明の半導体装置の第四実施例を模式的に示
す断面図

【符号の説明】

1,11,22 ・・・ ｐ^- 基板 2,12,23 ・・・ ｎ^- エピタキシャル層 3,7,19,26,29,32,35,54 ・・・ ｎ⁺ 領域 4,8,14,20,30,57 ・・・ 電極 5,15,24,28 ・・・ ｐウエル 6,13,18,25,31 ・・・ ｐ⁺ 領域 10,17,27,34,36 ・・・ 酸化層 9,16 ・・・ ゲート電極（フィールドプレート付） G1〜G3 ・・・ ゲート電極 21,39,50 ・・・ 半導体装置 33 ・・・ メタルコンタクト 40 ・・・ 単位セル 41 ・・・ 表面 42 ・・・ ｎ^- 層 43,53 ・・・ カソード 45,52 ・・・ アノード 51 ・・・ ｎ^- 領域 T1〜T3 ・・・ ＭＯＳトランジスタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 アマルトゥンガ ゲーハン アニル ジョ セフ イギリス シービー２ ２アールダブリュ ケンブリッジ ヒルズロード235 (72)発明者 熊谷 直樹 神奈川県川崎市川崎区田辺新田１番１号 富士電機株式会社内

Claims (10)

【特許請求の範囲】
1. 【請求項１】第一導電型の低濃度ドープ領域（23）と；
   この低濃度ドープ領域（23）に形成され低濃度ドープ領
   域（23）の第一の表面へ延びる第二導電型のウエル（2
   8）と；ウエル（28）の表面に形成され電極（30）が固
   定された第一導電型の第一の高濃度ドープ領域（29）
   と；ウエル（28）の表面に形成された第一導電型の第二
   の高濃度ドープ領域（32）と；ウエル（28）の表面に形
   成され第一導電型の低濃度ドープ領域（23）に隣接する
   第一導電型の第三の高濃度ドープ領域（35）と；を備
   え、第一と第二の高濃度ドープ領域（29，32）は相隔て
   られてその間を通ってウエル（28）の一部が低濃度ドー
   プ領域（23）の前記表面へ延在し、ウエル（28）の第一
   と第二の高濃度ドープ領域（29，32）の間に延びる前記
   延在部に絶縁層（34）を介してゲート電極（G2）が固定
   され、第一と第三の高濃度ドープ領域（29，35）は相隔
   てられその間を通ってウエル（28）の一部が延在し、こ
   のウエル（28）の第一と第三の高濃度ドープ領域（29，
   35）の間に延びる前記延在部に絶縁層（36）を介して別
   のゲート電極（G3）が固定され、第二導電型の高濃度ド
   ープ領域（31）がウエル（28）の表面に設けられて第一
   導電型の第二の高濃度ドープ領域（32）に電気的に接続
   されてなる半導体装置（21,39,50）。
2. 【請求項２】第二導電型の高濃度ドープ領域（31）が第
   一導電型の第二の高濃度ドープ領域（32）に隣接してい
   ることを特徴とする請求項１に記載の半導体装置。
3. 【請求項３】第一導電型がｎ型であり、第二導電型がｐ
   型であることを特徴とする請求項１または２に記載の半
   導体装置。
4. 【請求項４】第二導電型の高濃度ドープ領域（31）が、
   第二導電型の高濃度ドープ領域（31）と第一導電型の第
   二の高濃度ドープ領域（32）の表面に固定されたオーム
   接触（33）によって第一導電型の第二の高濃度ドープ領
   域（32）に接続されてなることを特徴とする請求項１乃
   至３のいずれかの項に記載の半導体装置。
5. 【請求項５】前記第一のウエル（28）から離して設けら
   れた第二導電型のカソードウエル（24）と；カソードウ
   エル（24）に、このカソードウエル（24）の一部が第一
   導電型の低濃度ドープ領域（23）の表面へ延在するよう
   に、形成された第一導電型の高濃度ドープのカソード領
   域（26）と；この第一導電型の高濃度ドープカソード領
   域（26）に隣接して形成された第二導電型の高濃度ドー
   プカソード領域（25）と；絶縁層（27）を介してカソー
   ドウエル（24）の第一導電型の低濃度ドープ領域（23）
   の表面への延在部上に設けられ、第一導電型の低濃度ド
   ープ領域（23）の隣接部分上へ延在するカソードゲード
   電極（G1）と、を備えたことを特徴とする請求項１乃至
   ４のいずれかの項に記載の半導体装置。
6. 【請求項６】 半導体装置が横型装置であって、カソー
   ドウエル（24）が第二導電型の第一のウエル（28）と同
   じ側の第一導電型の低濃度ドープ領域（23）の表面に形
   成され、カソードウエル（24）の一部が第一導電型の高
   濃度ドープカソード領域（26）の一側において高濃度ド
   ープカソード領域（26）と第一導電型の低濃度ドープ領
   域（23）の表面部との間で装置表面へ延在し、第二導電
   型の高濃度ドープカソード領域（25）が第一導電型の高
   濃度ドープカソード領域（26）の他の側に位置すること
   を特徴とする請求項５に記載の半導体装置。
7. 【請求項７】第一導電型の低濃度ドープ領域（23）が第
   二導電型の低濃度ドープの基板（22）上に形成されてい
   ることを特徴とする請求項１乃至６のいずれかの項に記
   載の半導体装置。
8. 【請求項８】半導体装置が縦型装置であって、カソード
   ウエル（24）が前記第二導電型の第一のウエル（28）と
   は反対側の第一導電型の低濃度ドープ領域（23）の表面
   に形成されていることを特徴とする請求項５に記載の半
   導体装置。
9. 【請求項９】半導体装置が絶縁層の上に形成されている
   ことを特徴とする請求項１乃至６のいずれかの項に記載
   の半導体装置。
10. 【請求項10】カソードが第一導電型の高濃度ドープ領域
    によって形成されてなることを特徴とする請求項１乃至
    ４のいずれかの項に記載の半導体装置。