JPH06169090A - パワーｍｏｓｆｅｔ - Google Patents
パワーｍｏｓｆｅｔInfo
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- JPH06169090A JPH06169090A JP5212303A JP21230393A JPH06169090A JP H06169090 A JPH06169090 A JP H06169090A JP 5212303 A JP5212303 A JP 5212303A JP 21230393 A JP21230393 A JP 21230393A JP H06169090 A JPH06169090 A JP H06169090A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Thyristors (AREA)
Abstract
(57)【要約】
【目的】 パワーＭＯＳＦＥＴのアバランシェ耐性を簡
略化された製造方法で改善する。 【構成】 セル２と半導体基体１の縁部１３との間にゲ
ート領域９と同じ導電形の環状領域４を設け、この領域
がゲート領域９と同じ深さ及びドーピングを有し、環状
領域４が接触孔３と同じ深さを有する環状溝を有し、環
状溝が金属層６により接触化され、溝と半導体基体の縁
部との間にある環状領域の部分にソース領域１０、２０
を設けないようにする。
略化された製造方法で改善する。 【構成】 セル２と半導体基体１の縁部１３との間にゲ
ート領域９と同じ導電形の環状領域４を設け、この領域
がゲート領域９と同じ深さ及びドーピングを有し、環状
領域４が接触孔３と同じ深さを有する環状溝を有し、環
状溝が金属層６により接触化され、溝と半導体基体の縁
部との間にある環状領域の部分にソース領域１０、２０
を設けないようにする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体基体上に配設さ
れそれぞれゲート領域及びそのゲート領域中に平面状に
埋め込まれたソース領域からなる多数の並列に接続され
ているセル、ゲート領域をソース領域内に形成された接
触孔を介して接触化する金属層並びに並列に接続されて
いるゲート電極を有するパワーＭＯＳＦＥＴに関する。
れそれぞれゲート領域及びそのゲート領域中に平面状に
埋め込まれたソース領域からなる多数の並列に接続され
ているセル、ゲート領域をソース領域内に形成された接
触孔を介して接触化する金属層並びに並列に接続されて
いるゲート電極を有するパワーＭＯＳＦＥＴに関する。
【０００２】
【従来の技術】この種のパワーＭＯＳＦＥＴは例えば欧
州特許出願公開第２９３８４６号明細書に記載されてい
る。この公知発明の目標とするところは、多くはセル領
域の縁部に流れるアバランシェ電流を、寄生バイポーラ
トランジスタを使用したり又はトランジスタを破壊する
ことなく、高めることを追求するものである。この公知
明細書にはセル領域の縁部の近くにあるセルにはソース
領域を全く作らないか極く小さなソース領域を形成する
ことが提案されている。パワーＭＯＳＦＥＴは一般に、
ゲート電極がゲート領域に対してもソース領域に対して
も注入マスクとなることにより、自己整合的に作られる
ので、、上述の半導体デバイスは付加的マスクを必要と
する。
州特許出願公開第２９３８４６号明細書に記載されてい
る。この公知発明の目標とするところは、多くはセル領
域の縁部に流れるアバランシェ電流を、寄生バイポーラ
トランジスタを使用したり又はトランジスタを破壊する
ことなく、高めることを追求するものである。この公知
明細書にはセル領域の縁部の近くにあるセルにはソース
領域を全く作らないか極く小さなソース領域を形成する
ことが提案されている。パワーＭＯＳＦＥＴは一般に、
ゲート電極がゲート領域に対してもソース領域に対して
も注入マスクとなることにより、自己整合的に作られる
ので、、上述の半導体デバイスは付加的マスクを必要と
する。
【０００３】
【発明が解決しようとする課題】本発明の課題は、簡略
化された製造方法でアバランシェ耐性を一層高めること
にある。更にまた整流耐性を高めることにもある。
化された製造方法でアバランシェ耐性を一層高めること
にある。更にまた整流耐性を高めることにもある。
【０００４】
【課題を解決するための手段】この課題は本発明によれ
ば、 ａ）セルと半導体基体の縁部との間にゲート領域と同じ
導電形の環状領域が設けられ、 ｂ）この環状領域がゲート領域と同じ深さ及びドーピン
グを有し、 ｃ）この環状領域が接触孔と同じ深さを有する環状溝を
有し、 ｄ）環状溝が金属層により接触化され、 ｅ）溝と半導体基体の縁部との間にある環状領域の部分
がソース領域の導電形に相応する領域によっては覆われ
ていない ことによって解決される。
ば、 ａ）セルと半導体基体の縁部との間にゲート領域と同じ
導電形の環状領域が設けられ、 ｂ）この環状領域がゲート領域と同じ深さ及びドーピン
グを有し、 ｃ）この環状領域が接触孔と同じ深さを有する環状溝を
有し、 ｄ）環状溝が金属層により接触化され、 ｅ）溝と半導体基体の縁部との間にある環状領域の部分
がソース領域の導電形に相応する領域によっては覆われ
ていない ことによって解決される。
【０００５】
【実施例】本発明の実施例を図面に基づき以下に詳述す
る。
る。
【０００６】図１に示すパワーＭＯＳＦＥＴは、強ｎド
ープされた基板１５上に施された弱ｎドープされた領域
１４を有する半導体基体１を有する。弱ｎドープ層１４
内にトランジスタセル２が埋め込まれている。これらの
セルはｐドープされたゲート領域９を有しており、その
中に強ｎドープされたソース領域１０が埋め込まれてい
る。セル２と縁部１３との間にはパワーＭＯＳＦＥＴの
セル２の全てを囲む環状領域４がある。環状領域４はゲ
ート領域９と同じドーピング及び同じ深さを有する。ゲ
ート領域９はソース領域１０に設けられている接触孔３
を介して金属層６により接触化されている。更に金属層
６はソース領域１０を接触化している。この金属層６は
ソース端子Ｓを備えている。基板１５は電極１６を介し
てドレイン端子Ｄと接続されている。
ープされた基板１５上に施された弱ｎドープされた領域
１４を有する半導体基体１を有する。弱ｎドープ層１４
内にトランジスタセル２が埋め込まれている。これらの
セルはｐドープされたゲート領域９を有しており、その
中に強ｎドープされたソース領域１０が埋め込まれてい
る。セル２と縁部１３との間にはパワーＭＯＳＦＥＴの
セル２の全てを囲む環状領域４がある。環状領域４はゲ
ート領域９と同じドーピング及び同じ深さを有する。ゲ
ート領域９はソース領域１０に設けられている接触孔３
を介して金属層６により接触化されている。更に金属層
６はソース領域１０を接触化している。この金属層６は
ソース端子Ｓを備えている。基板１５は電極１６を介し
てドレイン端子Ｄと接続されている。
【０００７】環状領域４は接触孔３と同じ深さの環状溝
５を有する。この環状領域４は溝５内にある金属層６に
よって接触化されている。
５を有する。この環状領域４は溝５内にある金属層６に
よって接触化されている。
【０００８】セル２の上方には公知方法によりゲート領
域９及びソース領域１０を注入するためのマスクとして
使用されるゲート電極７が配設されている。半導体基体
１は環状領域４と縁部１３との間をその上に導電層８を
配設されている絶縁層１２で覆われている。導電層８は
有利にはゲート電極７と同じ材料、即ちドープされたポ
リシリコンからなる。ゲート電極７と同時に形成される
導電層８は傾斜した側面を有しており、縁部１３の最も
近くにあるゲート電極７と共に環状領域４を形成するた
めのマスクとなる。セル２内のソース領域１０と共にと
りあえず環状領域４内にもソース領域２０が形成されて
いる。
域９及びソース領域１０を注入するためのマスクとして
使用されるゲート電極７が配設されている。半導体基体
１は環状領域４と縁部１３との間をその上に導電層８を
配設されている絶縁層１２で覆われている。導電層８は
有利にはゲート電極７と同じ材料、即ちドープされたポ
リシリコンからなる。ゲート電極７と同時に形成される
導電層８は傾斜した側面を有しており、縁部１３の最も
近くにあるゲート電極７と共に環状領域４を形成するた
めのマスクとなる。セル２内のソース領域１０と共にと
りあえず環状領域４内にもソース領域２０が形成されて
いる。
【０００９】環状領域４内にある環状溝５は、ソース領
域２０を縁部１３の方を向いた環状領域４の部分では除
去するように配設されている。
域２０を縁部１３の方を向いた環状領域４の部分では除
去するように配設されている。
【００１０】このトランジスタにソース端子Ｓ及びドレ
イン端子Ｄを介して逆方向電圧を印加すると、領域９と
１４間のｐｎ接合部に空間電荷領域が形成される。逆方
向電圧を上昇させると、臨界電界強度ＥKritに到達した
際アバランシェ降伏が生じる。アバランシェ降伏は実地
上明らかなように特にパワーＭＯＳＦＥＴの縁部の近く
に起こる。その際キャリア対が形成され、それらから負
のキャリアがドレイン電極Ｄにまた正のキャリアがソー
ス電極Ｓに流れる。半導体基体１の縁部１３に形成され
たキャリア対は環状領域４に流れ込み、そこから金属層
６内に流れる。ソース領域１０及びソース領域２０の下
に残留する横方向に走るアバランシェ電流は、ソース領
域１０、２０からのキャリアの放出が中断されることに
よって、即ち寄生バイポーラトランジスタが投入されな
いことによって減少する。
イン端子Ｄを介して逆方向電圧を印加すると、領域９と
１４間のｐｎ接合部に空間電荷領域が形成される。逆方
向電圧を上昇させると、臨界電界強度ＥKritに到達した
際アバランシェ降伏が生じる。アバランシェ降伏は実地
上明らかなように特にパワーＭＯＳＦＥＴの縁部の近く
に起こる。その際キャリア対が形成され、それらから負
のキャリアがドレイン電極Ｄにまた正のキャリアがソー
ス電極Ｓに流れる。半導体基体１の縁部１３に形成され
たキャリア対は環状領域４に流れ込み、そこから金属層
６内に流れる。ソース領域１０及びソース領域２０の下
に残留する横方向に走るアバランシェ電流は、ソース領
域１０、２０からのキャリアの放出が中断されることに
よって、即ち寄生バイポーラトランジスタが投入されな
いことによって減少する。
【００１１】上記のパワーＭＯＳＦＥＴは補助的なマス
クなしで極めて容易に製造することができる。環状溝５
が接触孔３と同じ深さを有することから、溝を接触孔と
同時にエッチングすることができる。更に接触孔３の製
造にいずれにせよ必要とされるエッチングマスクは、環
状領域４内に注入されたソース領域２０を少なくとも部
分的にエッチング除去するのにも使用できる。その際生
じる環状溝５は、ソース領域２０が縁部１３の方を向く
側面上で完全にエッチング除去されるように設けられ
る。環状溝５の縁部１３とは反対側の面上にはソース領
域２０の一部が残留する。
クなしで極めて容易に製造することができる。環状溝５
が接触孔３と同じ深さを有することから、溝を接触孔と
同時にエッチングすることができる。更に接触孔３の製
造にいずれにせよ必要とされるエッチングマスクは、環
状領域４内に注入されたソース領域２０を少なくとも部
分的にエッチング除去するのにも使用できる。その際生
じる環状溝５は、ソース領域２０が縁部１３の方を向く
側面上で完全にエッチング除去されるように設けられ
る。環状溝５の縁部１３とは反対側の面上にはソース領
域２０の一部が残留する。
【００１２】図２は図１に基づく装置の平面図を簡略化
して示すものである。図１と同じ部分には同じ符号を付
してある。この図ではセル領域上にある金属層６は除か
れており、従ってここには個々のセル２用のゲート電極
７を見ることができる。ゲート電極７はポリシリコンか
らなる連続した層により形成されている。図２には金属
層６は環状溝５を接触化する金属化部分だけが示されて
いる。
して示すものである。図１と同じ部分には同じ符号を付
してある。この図ではセル領域上にある金属層６は除か
れており、従ってここには個々のセル２用のゲート電極
７を見ることができる。ゲート電極７はポリシリコンか
らなる連続した層により形成されている。図２には金属
層６は環状溝５を接触化する金属化部分だけが示されて
いる。
【００１３】図３は図２の一部を拡大して詳細に示すも
のである。ゲート電極７の層が環状領域４を覆っている
ことが明らかに見て取れる。環状領域４の内側には完全
に金属層６により覆われている環状溝５が配設されてい
る。金属層６は導電層８を接触化する。導電層８とゲー
ト電極７との間は電気的に全く接続されていない。導電
層８はむしろ金属層６を介してソース電位上にあり、従
って補助電極として作用する。
のである。ゲート電極７の層が環状領域４を覆っている
ことが明らかに見て取れる。環状領域４の内側には完全
に金属層６により覆われている環状溝５が配設されてい
る。金属層６は導電層８を接触化する。導電層８とゲー
ト電極７との間は電気的に全く接続されていない。導電
層８はむしろ金属層６を介してソース電位上にあり、従
って補助電極として作用する。
【図１】本発明によるパワーＭＯＳＦＥＴの一部断面
図。
図。
【図２】図１に基づく装置の概略平面図。
【図３】図２の一点鎖線により囲まれた部分の拡大図。
１ 半導体基体 ２ セル ３ 接触孔 ４ 環状領域 ５ 環状溝 ６ 金属層 ７ ゲート電極 ８ 導電層 ９ ゲート領域 １０、２０ ソース領域 １２ 絶縁層 １３ 半導体基体の縁部 １４ 弱ｎドープ領域 １５ 基板 １６ 電極 Ｓ ソース端子 Ｄ ドレイン端子
Claims (5)
- 【請求項１】 半導体基体（１）上に配設されそれぞれ
ゲート領域（９）及びそのゲート領域中に平面状に埋込
まれたソース領域（１０）からなる並列に接続されてい
る多数のセル（２）、ソース領域内に形成された接触孔
（３）を介してゲート領域（９）を接触化する金属層
（６）並びに並列に接続されているゲート電極（７）を
有するパワーＭＯＳＦＥＴにおいて、 ａ）セル（２）と半導体基体（１）の縁部（１３）との
間にゲート領域（９）と同じ導電形の環状領域（４）が
設けられ、 ｂ）この環状領域（４）がゲート領域（９）と同じ深さ
及び同じドーピングを有し、 ｃ）この環状領域（４）が接触孔（３）と同じ深さを有
する環状の溝（５）を有し、 ｄ）環状溝（５）が金属層（６）により接触化され、 ｅ）溝（５）と半導体基体（１）の縁部（１３）との間
にある環状領域（４）の部分がソース領域（１０、２
０）の導電形に相応する領域によって覆われていない ことを特徴とするパワーＭＯＳＦＥＴ。 - 【請求項２】 半導体基体（１）が溝（５）から半導体
基体（１）の縁部（１３）まで広がっている絶縁部層
（１２）により覆われ、金属層（６）が半導体基体
（１）の縁部（１３）に対向する環状領域（４）の縁上
に突き出していることを特徴とする請求項１記載のパワ
ーＭＯＳＦＥＴ。 - 【請求項３】 環状溝（５）と半導体基体（１）の縁部
（１３）との間の絶縁層（１２）上に導電層（８）が配
置され、金属層（６）が導電層（８）を接触化すること
を特徴とする請求項２記載のパワーＭＯＳＦＥＴ。 - 【請求項４】 導電層（８）がゲート電極（７）と同じ
金属からなりまた同じ厚さを有していることを特徴とす
る請求項３記載のパワーＭＯＳＦＥＴ。 - 【請求項５】 環状溝（５）とセル（２）との間の環状
領域（４）内に少なくとも１つのソース領域（２０）が
配設されていることを特徴とする請求項１ないし４の１
つに記載のパワーＭＯＳＦＥＴ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| AT92113628.9 | 1992-08-10 | ||
| EP92113628A EP0586716B1 (de) | 1992-08-10 | 1992-08-10 | Leistungs-MOSFET mit verbesserter Avalanche-Festigkeit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06169090A true JPH06169090A (ja) | 1994-06-14 |
Family
ID=8209899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5212303A Pending JPH06169090A (ja) | 1992-08-10 | 1993-08-04 | パワーｍｏｓｆｅｔ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5418394A (ja) |
| EP (1) | EP0586716B1 (ja) |
| JP (1) | JPH06169090A (ja) |
| DE (1) | DE59208987D1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5637922A (en) * | 1994-02-07 | 1997-06-10 | General Electric Company | Wireless radio frequency power semiconductor devices using high density interconnect |
| KR100200485B1 (ko) * | 1996-08-08 | 1999-06-15 | 윤종용 | 모스 트랜지스터 및 그 제조방법 |
| US6528846B1 (en) | 1999-09-23 | 2003-03-04 | International Business Machines Corporation | Asymmetric high voltage silicon on insulator device design for input output circuits |
| JP3914785B2 (ja) * | 2002-02-20 | 2007-05-16 | 新電元工業株式会社 | ダイオード素子 |
| US6852634B2 (en) * | 2002-06-27 | 2005-02-08 | Semiconductor Components Industries L.L.C. | Low cost method of providing a semiconductor device having a high channel density |
| CN104734837B (zh) | 2004-07-28 | 2018-01-19 | 金雅拓股份有限公司 | 通信系统和方法 |
| US7884444B2 (en) * | 2008-07-22 | 2011-02-08 | Infineon Technologies Ag | Semiconductor device including a transformer on chip |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DK157272C (da) * | 1978-10-13 | 1990-04-30 | Int Rectifier Corp | Mosfet med hoej effekt |
| US5008725C2 (en) * | 1979-05-14 | 2001-05-01 | Internat Rectifer Corp | Plural polygon source pattern for mosfet |
| US5045903A (en) * | 1988-05-17 | 1991-09-03 | Advanced Power Technology, Inc. | Topographic pattern delineated power MOSFET with profile tailored recessed source |
| EP0293846A1 (de) * | 1987-06-05 | 1988-12-07 | Siemens Aktiengesellschaft | MIS-Leistunsgstransistor |
| JPS6449273A (en) * | 1987-08-19 | 1989-02-23 | Mitsubishi Electric Corp | Semiconductor device and its manufacture |
| JPH07114279B2 (ja) * | 1988-01-06 | 1995-12-06 | 株式会社東芝 | 半導体装置 |
| JPH0282534A (ja) * | 1988-09-19 | 1990-03-23 | Sanyo Electric Co Ltd | 縦型ｍｏｓｆｅｔ及びその製造方法 |
| JP2701502B2 (ja) * | 1990-01-25 | 1998-01-21 | 日産自動車株式会社 | 半導体装置 |
| JP2672694B2 (ja) * | 1990-07-13 | 1997-11-05 | 松下電子工業株式会社 | Ｍｏｓｆｅｔ |
-
1992
- 1992-08-10 DE DE59208987T patent/DE59208987D1/de not_active Expired - Lifetime
- 1992-08-10 EP EP92113628A patent/EP0586716B1/de not_active Expired - Lifetime
-
1993
- 1993-08-04 JP JP5212303A patent/JPH06169090A/ja active Pending
- 1993-08-10 US US08/104,670 patent/US5418394A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0586716A1 (de) | 1994-03-16 |
| EP0586716B1 (de) | 1997-10-22 |
| US5418394A (en) | 1995-05-23 |
| DE59208987D1 (de) | 1997-11-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020822 |