JPH08213884A - Ｍｏｓ型スタティックフリップフロップ - Google Patents
Ｍｏｓ型スタティックフリップフロップInfo
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- JPH08213884A JPH08213884A JP7041240A JP4124095A JPH08213884A JP H08213884 A JPH08213884 A JP H08213884A JP 7041240 A JP7041240 A JP 7041240A JP 4124095 A JP4124095 A JP 4124095A JP H08213884 A JPH08213884 A JP H08213884A
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- 230000003068 static effect Effects 0.000 title claims abstract description 9
- 238000010586 diagram Methods 0.000 description 11
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Abstract
(57)【要約】
【目的】 ＭＯＳ型スタティックフリップフロップにお
いて、トランジスタ数を低減する。 【構成】 Ｄ−フリップフロップの場合、ＣＭＯＳ型イ
ンバータＩＶ1 〜ＩＶ6 及び制御スイッチＳ1 〜Ｓ4 を
図示の如く接続する。Ｓ1 ，Ｓ4 をＰチャンネルＭＯＳ
型トランジスタで構成すると共に、Ｓ2 ，Ｓ3 をＮチャ
ンネルＭＯＳ型トランジスタで構成する。Ｓ1 〜Ｓ4 と
してのトランジスタをいずれもクロック信号φで制御す
る。ＩＶ2 のＮチャンネルＭＯＳ型ＮH 及びＩＶ4 のＰ
チャンネルＭＯＳ型トランジスタＰH としては、それぞ
れＳ1 及びＳ3 としてのトランジスタよりスレッショル
ド電圧が高いものを用いる。Ｓ2 ，ＩＶ3 を含む回路部
及びＳ4 ，ＩＶ5 を含む回路部は、それぞれＩＶ1 及び
ＩＶ2 より駆動能力が低いＣＭＯＳ型インバータにして
もよい。この発明は、Ｔ−フリップフロップにも応用で
きる。
いて、トランジスタ数を低減する。 【構成】 Ｄ−フリップフロップの場合、ＣＭＯＳ型イ
ンバータＩＶ1 〜ＩＶ6 及び制御スイッチＳ1 〜Ｓ4 を
図示の如く接続する。Ｓ1 ，Ｓ4 をＰチャンネルＭＯＳ
型トランジスタで構成すると共に、Ｓ2 ，Ｓ3 をＮチャ
ンネルＭＯＳ型トランジスタで構成する。Ｓ1 〜Ｓ4 と
してのトランジスタをいずれもクロック信号φで制御す
る。ＩＶ2 のＮチャンネルＭＯＳ型ＮH 及びＩＶ4 のＰ
チャンネルＭＯＳ型トランジスタＰH としては、それぞ
れＳ1 及びＳ3 としてのトランジスタよりスレッショル
ド電圧が高いものを用いる。Ｓ2 ，ＩＶ3 を含む回路部
及びＳ4 ，ＩＶ5 を含む回路部は、それぞれＩＶ1 及び
ＩＶ2 より駆動能力が低いＣＭＯＳ型インバータにして
もよい。この発明は、Ｔ−フリップフロップにも応用で
きる。
Description
【０００１】
【産業上の利用分野】この発明は、ＭＯＳ型スタティッ
クフリップフロップに関し、特にＤ（遅延）−フリップ
フロップ［以下、Ｄ−ＦＦと略記する］においてインバ
ータ間のデータ転送を１相のクロック信号で制御するこ
とによりトランジスタ数の低減を図ったものである。
クフリップフロップに関し、特にＤ（遅延）−フリップ
フロップ［以下、Ｄ−ＦＦと略記する］においてインバ
ータ間のデータ転送を１相のクロック信号で制御するこ
とによりトランジスタ数の低減を図ったものである。
【０００２】
【従来の技術】従来、この種のＤ−ＦＦとしては、図５
に示すものが知られている。図５の回路は、１つの半導
体チップに集積化されたＭＯＳ型集積回路のうちの１つ
のＤ−ＦＦセルに相当する。
に示すものが知られている。図５の回路は、１つの半導
体チップに集積化されたＭＯＳ型集積回路のうちの１つ
のＤ−ＦＦセルに相当する。
【０００３】入力データＤを受取る第１のインバータＩ
Ｖ1 の出力側には、ＰチャンネルＭＯＳ型トランジスタ
Ｐ1 及びＮチャンネルＭＯＳ型トランジスタＮ1 を並列
接続した構成の制御スイッチＳ1 が接続されており、第
２のインバータＩＶ2 は、スイッチＳ1 の導通時にイン
バータＩＶ1 の出力を受取るようになっている。
Ｖ1 の出力側には、ＰチャンネルＭＯＳ型トランジスタ
Ｐ1 及びＮチャンネルＭＯＳ型トランジスタＮ1 を並列
接続した構成の制御スイッチＳ1 が接続されており、第
２のインバータＩＶ2 は、スイッチＳ1 の導通時にイン
バータＩＶ1 の出力を受取るようになっている。
【０００４】第３のインバータＩＶ3 は、インバータＩ
Ｖ2 の出力Ｄ’を受取るもので、その出力側には、スイ
ッチＳ1 と同様の構成の制御スイッチＳ2 が接続されて
いる。インバータＩＶ3 の出力は、スイッチＳ2 の導通
時にインバータＩＶ2 に入力される。
Ｖ2 の出力Ｄ’を受取るもので、その出力側には、スイ
ッチＳ1 と同様の構成の制御スイッチＳ2 が接続されて
いる。インバータＩＶ3 の出力は、スイッチＳ2 の導通
時にインバータＩＶ2 に入力される。
【０００５】インバータＩＶ2 の出力側には、スイッチ
Ｓ1 と同様の構成の制御スイッチＳ3 が接続されてお
り、第４のインバータＩＶ4 は、スイッチＳ3 の導通時
にインバータＩＶ2 の出力Ｄ’を受取るようになってい
る。
Ｓ1 と同様の構成の制御スイッチＳ3 が接続されてお
り、第４のインバータＩＶ4 は、スイッチＳ3 の導通時
にインバータＩＶ2 の出力Ｄ’を受取るようになってい
る。
【０００６】第５のインバータＩＶ5 は、インバータＩ
Ｖ4 の出力を受取るもので、その出力側には、スイッチ
Ｓ1 と同様の構成の制御スイッチＳ4 が接続されてい
る。インバータＩＶ5 の出力は、スイッチＳ4 の導通時
にインバータＩＶ4 に入力される。
Ｖ4 の出力を受取るもので、その出力側には、スイッチ
Ｓ1 と同様の構成の制御スイッチＳ4 が接続されてい
る。インバータＩＶ5 の出力は、スイッチＳ4 の導通時
にインバータＩＶ4 に入力される。
【０００７】第６のインバータＩＶ6 は、インバータＩ
Ｖ4 の出力を反転し、その反転出力を出力データＱとし
て送出するものである。出力データＱの反転データに相
当する出力データＮＱを必要とするときは、インバータ
ＩＶ4 の出力を導出すればよい。
Ｖ4 の出力を反転し、その反転出力を出力データＱとし
て送出するものである。出力データＱの反転データに相
当する出力データＮＱを必要とするときは、インバータ
ＩＶ4 の出力を導出すればよい。
【０００８】第７のインバータＩＶ7 は、クロック信号
φを反転して逆相のクロック信号Ｎφを送出するもので
ある。クロック信号φは、スイッチＳ1 ，Ｓ4 のＰチャ
ンネルＭＯＳ型トランジスタのゲートに供給されると共
に、スイッチＳ2 ，Ｓ3 のＮチャンネルＭＯＳ型トラン
ジスタのゲートに供給される。また、クロック信号Ｎφ
は、スイッチＳ1 ，Ｓ4 のＮチャンネルＭＯＳ型トラン
ジスタのゲートに供給されると共に、スイッチＳ2 ，Ｓ
3 のＰチャンネルＭＯＳ型トランジスタのゲートに供給
される。
φを反転して逆相のクロック信号Ｎφを送出するもので
ある。クロック信号φは、スイッチＳ1 ，Ｓ4 のＰチャ
ンネルＭＯＳ型トランジスタのゲートに供給されると共
に、スイッチＳ2 ，Ｓ3 のＮチャンネルＭＯＳ型トラン
ジスタのゲートに供給される。また、クロック信号Ｎφ
は、スイッチＳ1 ，Ｓ4 のＮチャンネルＭＯＳ型トラン
ジスタのゲートに供給されると共に、スイッチＳ2 ，Ｓ
3 のＰチャンネルＭＯＳ型トランジスタのゲートに供給
される。
【０００９】インバータＩＶ1 〜ＩＶ7 は、いずれも図
６に示すようなＣＭＯＳ（コンプリメンタリＭＯＳ）型
インバータＩＶからなるものである。このインバータＩ
Ｖにあっては、ＮチャンネルＭＯＳ型トランジスタＮ11
のゲートとＰチャンネルＭＯＳ型トランジスタＰ11のゲ
ートとが共に入力配線Ｌi に接続されると共に、トラン
ジスタＮ11のドレインとトランジスタＰ11のソースとが
共に出力配線Ｌo に接続される。また、トランジスタＮ
11のソースには、接地電位等の基準電位が与えられると
共に、トランジスタＰ11のドレインには、動作電位ＶDD
が与えられる。
６に示すようなＣＭＯＳ（コンプリメンタリＭＯＳ）型
インバータＩＶからなるものである。このインバータＩ
Ｖにあっては、ＮチャンネルＭＯＳ型トランジスタＮ11
のゲートとＰチャンネルＭＯＳ型トランジスタＰ11のゲ
ートとが共に入力配線Ｌi に接続されると共に、トラン
ジスタＮ11のドレインとトランジスタＰ11のソースとが
共に出力配線Ｌo に接続される。また、トランジスタＮ
11のソースには、接地電位等の基準電位が与えられると
共に、トランジスタＰ11のドレインには、動作電位ＶDD
が与えられる。
【００１０】入力配線Ｌi に供給される入力信号Ｉが
“１”になると、トランジスタＮ11及びＰ11がそれぞれ
オン及びオフし、出力配線Ｌo から得られる出力信号Ｎ
Ｉは、“０”となる。そして、入力信号Ｉが“０”にな
ると、トランジスタＮ11及びＰ11がそれぞれオフ及びオ
ンし、出力信号ＮＩは、“１”となる。
“１”になると、トランジスタＮ11及びＰ11がそれぞれ
オン及びオフし、出力配線Ｌo から得られる出力信号Ｎ
Ｉは、“０”となる。そして、入力信号Ｉが“０”にな
ると、トランジスタＮ11及びＰ11がそれぞれオフ及びオ
ンし、出力信号ＮＩは、“１”となる。
【００１１】図７は、図５の回路の種々の信号波形を示
すもので、図７を参照して図５の回路の動作を説明す
る。
すもので、図７を参照して図５の回路の動作を説明す
る。
【００１２】まず、時刻ｔ1 にてクロック信号φ及びＮ
φがそれぞれ“０”及び“１”になると、スイッチＳ1
がオン状態となり、入力データＤ＝“１”はインバータ
ＩＶ1 からインバータＩＶ2 に転送され、インバータＩ
Ｖ2 の出力Ｄ’は“１”となる。このとき、出力Ｄ’＝
“１”はインバータＩＶ3 に入力されるが、スイッチＳ
2 がオフ状態であるため、インバータＩＶ3 の出力
“０”はインバータＩＶ2に入力されない。また、スイ
ッチＳ3 もオフ状態であり、出力Ｄ’＝“１”はインバ
ータＩＶ4 に入力されない。
φがそれぞれ“０”及び“１”になると、スイッチＳ1
がオン状態となり、入力データＤ＝“１”はインバータ
ＩＶ1 からインバータＩＶ2 に転送され、インバータＩ
Ｖ2 の出力Ｄ’は“１”となる。このとき、出力Ｄ’＝
“１”はインバータＩＶ3 に入力されるが、スイッチＳ
2 がオフ状態であるため、インバータＩＶ3 の出力
“０”はインバータＩＶ2に入力されない。また、スイ
ッチＳ3 もオフ状態であり、出力Ｄ’＝“１”はインバ
ータＩＶ4 に入力されない。
【００１３】次に、時刻ｔ2 でクロック信号φ及びＮφ
がそれぞれ“１”及び“０”になると、スイッチＳ1 が
オフ状態になると共にスイッチＳ2 ，Ｓ3 が共にオン状
態になる。このため、インバータＩＶ2 の出力Ｄ’＝
“１”がインバータＩＶ4 に転送され、これに応じてイ
ンバータＩＶ6 の出力Ｑが“１”となる。また、出力
Ｄ’＝“１”を受取るインバータＩＶ3 の出力“０”
は、スイッチＳ2 を介してインバータＩＶ2 に入力さ
れ、インバータＩＶ2 は出力Ｄ’＝“１”の状態を維持
する。このとき、インバータＩＶ4 の出力“０”はイン
バータＩＶ5 に入力されるが、スイッチＳ4 がオフ状態
であるため、インバータＩＶ5 の出力“１”はインバー
タＩＶ4 に入力されない。
がそれぞれ“１”及び“０”になると、スイッチＳ1 が
オフ状態になると共にスイッチＳ2 ，Ｓ3 が共にオン状
態になる。このため、インバータＩＶ2 の出力Ｄ’＝
“１”がインバータＩＶ4 に転送され、これに応じてイ
ンバータＩＶ6 の出力Ｑが“１”となる。また、出力
Ｄ’＝“１”を受取るインバータＩＶ3 の出力“０”
は、スイッチＳ2 を介してインバータＩＶ2 に入力さ
れ、インバータＩＶ2 は出力Ｄ’＝“１”の状態を維持
する。このとき、インバータＩＶ4 の出力“０”はイン
バータＩＶ5 に入力されるが、スイッチＳ4 がオフ状態
であるため、インバータＩＶ5 の出力“１”はインバー
タＩＶ4 に入力されない。
【００１４】時刻ｔ2 の後スイッチＳ2 ，Ｓ3 がオン状
態にあるときは、入力データＤが“１”から“０”に変
化しても、スイッチＳ1 がオフ状態であるため、インバ
ータＩＶ2 の出力Ｄ’は変化せず、“１”のままであ
る。従って、出力Ｑも“１”のままである。
態にあるときは、入力データＤが“１”から“０”に変
化しても、スイッチＳ1 がオフ状態であるため、インバ
ータＩＶ2 の出力Ｄ’は変化せず、“１”のままであ
る。従って、出力Ｑも“１”のままである。
【００１５】次に、時刻ｔ3 でクロック信号φ及びＮφ
がそれぞれ“０”及び“１”になると、スイッチＳ1 ，
Ｓ4 がオン状態になると共にスイッチＳ2 ，Ｓ3 がオフ
状態になる。このため、インバータＩＶ5 の出力“１”
がスイッチＳ4 を介してインバータＩＶ4 に入力され、
インバータＩＶ4 は出力＝“０”の状態を維持し、従っ
て出力Ｑも“１”の状態を維持する。このとき、入力デ
ータＤが“０”であるので、インバータＩＶ1 の出力＝
“１”がスイッチＳ1 を介してインバータＩＶ2 に転送
され、これに応じて出力Ｄ’が“０”となる。
がそれぞれ“０”及び“１”になると、スイッチＳ1 ，
Ｓ4 がオン状態になると共にスイッチＳ2 ，Ｓ3 がオフ
状態になる。このため、インバータＩＶ5 の出力“１”
がスイッチＳ4 を介してインバータＩＶ4 に入力され、
インバータＩＶ4 は出力＝“０”の状態を維持し、従っ
て出力Ｑも“１”の状態を維持する。このとき、入力デ
ータＤが“０”であるので、インバータＩＶ1 の出力＝
“１”がスイッチＳ1 を介してインバータＩＶ2 に転送
され、これに応じて出力Ｄ’が“０”となる。
【００１６】時刻ｔ3 の後スイッチＳ2 ，Ｓ3 がオフ状
態にあるときに、入力データＤが“０”から“１”に変
化したり、“１”から“０”に変化したりすると、この
ような変化に対応してインバータＩＶ2 ，ＩＶ3 の出力
状態は変化するものの、インバータＩＶ4 の出力状態は
変化せず、従って出力Ｑの状態も変化しない。
態にあるときに、入力データＤが“０”から“１”に変
化したり、“１”から“０”に変化したりすると、この
ような変化に対応してインバータＩＶ2 ，ＩＶ3 の出力
状態は変化するものの、インバータＩＶ4 の出力状態は
変化せず、従って出力Ｑの状態も変化しない。
【００１７】この後、時刻ｔ4 でクロック信号φ及びＮ
φがそれぞれ“１”及び“０”になると、スイッチＳ
1 ，Ｓ4 がオフ状態になると共にスイッチＳ2 ，Ｓ3 が
オン状態になる。このため、インバータＩＶ3 の出力
“１”がスイッチＳ2 を介してインバータＩＶ2 に入力
され、インバータＩＶ2 は出力Ｄ’＝“０”の状態を維
持する。また、出力Ｄ’＝“０”がスイッチＳ3 を介し
てインバータＩＶ4 に転送されるので、インバータＩＶ
6 の出力Ｑは“０”となる。
φがそれぞれ“１”及び“０”になると、スイッチＳ
1 ，Ｓ4 がオフ状態になると共にスイッチＳ2 ，Ｓ3 が
オン状態になる。このため、インバータＩＶ3 の出力
“１”がスイッチＳ2 を介してインバータＩＶ2 に入力
され、インバータＩＶ2 は出力Ｄ’＝“０”の状態を維
持する。また、出力Ｄ’＝“０”がスイッチＳ3 を介し
てインバータＩＶ4 に転送されるので、インバータＩＶ
6 の出力Ｑは“０”となる。
【００１８】時刻ｔ5 以降の動作も上記したと同様に行
なわれる。図５の回路によれば、クロック信号φの立上
りで入力データＤを取込み、その取込みデータをクロッ
ク信号φの次の立上りまで保持することができる。
なわれる。図５の回路によれば、クロック信号φの立上
りで入力データＤを取込み、その取込みデータをクロッ
ク信号φの次の立上りまで保持することができる。
【００１９】
【発明が解決しようとする課題】上記した従来技術によ
ると、Ｄ−ＦＦセル１つ当りトランジスタを２２個も必
要とするため、セルサイズが増大し、チップサイズの増
大を招く不都合がある。
ると、Ｄ−ＦＦセル１つ当りトランジスタを２２個も必
要とするため、セルサイズが増大し、チップサイズの増
大を招く不都合がある。
【００２０】また、各制御スイッチを２個のＭＯＳ型ト
ランジスタで構成しているため、クロック入力数は、各
制御スイッチ毎に２個所で合計８個所と多い。従って、
入力容量が大きくなり、高速動作に不向きである。
ランジスタで構成しているため、クロック入力数は、各
制御スイッチ毎に２個所で合計８個所と多い。従って、
入力容量が大きくなり、高速動作に不向きである。
【００２１】一方、図８に示すようなデータ転送回路が
知られており、これを応用して図９に示すようなＤ−Ｆ
Ｆを構成することが考えられる。
知られており、これを応用して図９に示すようなＤ−Ｆ
Ｆを構成することが考えられる。
【００２２】図８の回路は、ＮチャンネルＭＯＳ型トラ
ンジスタＮ21及びＰチャンネルＭＯＳ型トランジスタＰ
21を含む第１のインバータＩＶ21と、ＮチャンネルＭＯ
Ｓ型トランジスタＮ22と、ＮチャンネルＭＯＳ型トラン
ジスタＮ23及びＰチャンネルＭＯＳ型トランジスタＰH
を含む第２のインバータＩＶ22とを備え、制御信号ＳＣ
に応じてトランジスタＮ22がオンしたときにインバータ
ＩＶ21の出力をインバータＩＶ22に転送するようになっ
ている。
ンジスタＮ21及びＰチャンネルＭＯＳ型トランジスタＰ
21を含む第１のインバータＩＶ21と、ＮチャンネルＭＯ
Ｓ型トランジスタＮ22と、ＮチャンネルＭＯＳ型トラン
ジスタＮ23及びＰチャンネルＭＯＳ型トランジスタＰH
を含む第２のインバータＩＶ22とを備え、制御信号ＳＣ
に応じてトランジスタＮ22がオンしたときにインバータ
ＩＶ21の出力をインバータＩＶ22に転送するようになっ
ている。
【００２３】このような回路では、トランジスタＮ21が
オフ状態のときにトランジスタＮ22がオンすると、トラ
ンジスタＮ23，ＰH のゲート接続点であるＸ点の電位
は、ＶDD−ＶTNまでしか上がらない。ここで、ＶDDは、
トランジスタＰ21，ＰH のソース電位、ＶTNは、トラン
ジスタＮ22のスレッショルド電圧である。従って、トラ
ンジスタＰH のスレッショルド電圧がＶTNに近い値であ
ると、トランジスタＰHは十分にオフできず、リーク電
流が流れてしまう。そこで、トランジスタＰH のスレッ
ショルド電圧の値をＶTNに比べて大きく（例えば１．４
Ｖ程度）設定することによりトランジスタＰH が十分に
オフするようにしている。
オフ状態のときにトランジスタＮ22がオンすると、トラ
ンジスタＮ23，ＰH のゲート接続点であるＸ点の電位
は、ＶDD−ＶTNまでしか上がらない。ここで、ＶDDは、
トランジスタＰ21，ＰH のソース電位、ＶTNは、トラン
ジスタＮ22のスレッショルド電圧である。従って、トラ
ンジスタＰH のスレッショルド電圧がＶTNに近い値であ
ると、トランジスタＰHは十分にオフできず、リーク電
流が流れてしまう。そこで、トランジスタＰH のスレッ
ショルド電圧の値をＶTNに比べて大きく（例えば１．４
Ｖ程度）設定することによりトランジスタＰH が十分に
オフするようにしている。
【００２４】図９のＤ−ＦＦは、このような考え方を図
５のＤ−ＦＦに適用することによりトランジスタ数の低
減を図ったものである。すなわち、制御スイッチＳ1 〜
Ｓ4をいずれもＮチャンネルＭＯＳ型トランジスタのみ
で構成すると共に、インバータＩＶ2 ，ＩＶ4 を構成す
るＰチャンネルＭＯＳ型トランジスタＰH としてスレッ
ショルド電圧がＳ1 ，Ｓ3 としてのトランジスタより高
いものを用いたことによりトランジスタ数をセル当り２
２個から１８個に低減したものである。このようにする
と、セルサイズ乃至チップサイズの縮小が可能になると
共にクロック入力数の低減が可能になるが、トランジス
タ数を一層低減するのが望ましい。
５のＤ−ＦＦに適用することによりトランジスタ数の低
減を図ったものである。すなわち、制御スイッチＳ1 〜
Ｓ4をいずれもＮチャンネルＭＯＳ型トランジスタのみ
で構成すると共に、インバータＩＶ2 ，ＩＶ4 を構成す
るＰチャンネルＭＯＳ型トランジスタＰH としてスレッ
ショルド電圧がＳ1 ，Ｓ3 としてのトランジスタより高
いものを用いたことによりトランジスタ数をセル当り２
２個から１８個に低減したものである。このようにする
と、セルサイズ乃至チップサイズの縮小が可能になると
共にクロック入力数の低減が可能になるが、トランジス
タ数を一層低減するのが望ましい。
【００２５】トランジスタ数の低減対策としては、クロ
ック信号Ｎφをセルの外部で作成し、各セルに供給する
ことも考えられる。このようにすると、セル当り更に２
個のトランジスタ（インバータＩＶ7 ）を削減できる。
しかしながら、クロック信号Ｎφを各セルに引き回すた
めの配線を設ける必要があり、チップ面積が増大すると
共にクロック信号φ及びＮφ間に遅延時間差が生ずると
いう問題点がある。
ック信号Ｎφをセルの外部で作成し、各セルに供給する
ことも考えられる。このようにすると、セル当り更に２
個のトランジスタ（インバータＩＶ7 ）を削減できる。
しかしながら、クロック信号Ｎφを各セルに引き回すた
めの配線を設ける必要があり、チップ面積が増大すると
共にクロック信号φ及びＮφ間に遅延時間差が生ずると
いう問題点がある。
【００２６】この発明の目的は、このような問題点を伴
うことなくトランジスタ数を低減した新規なＭＯＳ型ス
タティックフリップフロップを提供することにある。
うことなくトランジスタ数を低減した新規なＭＯＳ型ス
タティックフリップフロップを提供することにある。
【００２７】
【課題を解決するための手段】この発明に係るＭＯＳ型
スタティックフリップフロップは、ＣＭＯＳ型の第１の
インバータと、第１導電型のチャンネルを有するＭＯＳ
型トランジスタからなる第１の制御スイッチであって、
１相の制御信号によって制御されるものと、この第１の
制御スイッチの導通時に前記第１のインバータの出力を
受取るＣＭＯＳ型の第２のインバータであって、このイ
ンバータを構成する２つのＭＯＳ型トランジスタのうち
前記第１導電型とは反対の第２導電型のチャンネルを有
するものが前記第１の制御スイッチを構成するトランジ
スタより高いスレッショルド電圧を有するものと、この
第２のインバータの出力を受取るＣＭＯＳ型の第３のイ
ンバータと、前記第２導電型のチャンネルを有するＭＯ
Ｓ型トランジスタからなる第２の制御スイッチであっ
て、前記制御信号によって制御され、導通時に前記第３
のインバータの出力を前記第２のインバータに入力する
ものと、前記第２導電型のチャンネルを有するＭＯＳ型
トランジスタからなる第３の制御スイッチであって、前
記制御信号によって制御されるものと、この第３の制御
スイッチの導通時に前記第２のインバータの出力を受取
るＣＭＯＳ型の第４のインバータであって、このインバ
ータを構成する２つのＭＯＳ型トランジスタのうち前記
第１導電型のチャンネルを有するものが前記第３の制御
スイッチを構成するトランジスタより高いスレッショル
ド電圧を有するものと、この第４のインバータの出力を
受取るＣＭＯＳ型の第５のインバータと、前記第１導電
型のチャンネルを有するＭＯＳ型トランジスタからなる
第４の制御スイッチであって、前記制御信号によって制
御され、導通時に前記第５のインバータの出力を前記第
４のインバータに入力するものとを備えたものである。
スタティックフリップフロップは、ＣＭＯＳ型の第１の
インバータと、第１導電型のチャンネルを有するＭＯＳ
型トランジスタからなる第１の制御スイッチであって、
１相の制御信号によって制御されるものと、この第１の
制御スイッチの導通時に前記第１のインバータの出力を
受取るＣＭＯＳ型の第２のインバータであって、このイ
ンバータを構成する２つのＭＯＳ型トランジスタのうち
前記第１導電型とは反対の第２導電型のチャンネルを有
するものが前記第１の制御スイッチを構成するトランジ
スタより高いスレッショルド電圧を有するものと、この
第２のインバータの出力を受取るＣＭＯＳ型の第３のイ
ンバータと、前記第２導電型のチャンネルを有するＭＯ
Ｓ型トランジスタからなる第２の制御スイッチであっ
て、前記制御信号によって制御され、導通時に前記第３
のインバータの出力を前記第２のインバータに入力する
ものと、前記第２導電型のチャンネルを有するＭＯＳ型
トランジスタからなる第３の制御スイッチであって、前
記制御信号によって制御されるものと、この第３の制御
スイッチの導通時に前記第２のインバータの出力を受取
るＣＭＯＳ型の第４のインバータであって、このインバ
ータを構成する２つのＭＯＳ型トランジスタのうち前記
第１導電型のチャンネルを有するものが前記第３の制御
スイッチを構成するトランジスタより高いスレッショル
ド電圧を有するものと、この第４のインバータの出力を
受取るＣＭＯＳ型の第５のインバータと、前記第１導電
型のチャンネルを有するＭＯＳ型トランジスタからなる
第４の制御スイッチであって、前記制御信号によって制
御され、導通時に前記第５のインバータの出力を前記第
４のインバータに入力するものとを備えたものである。
【００２８】
【作用】この発明の構成によれば、第１〜第４の制御ス
イッチをいずれも１つのＭＯＳ型トランジスタで構成す
ると共に１相の制御信号で制御するようにしたので、ト
ランジスタ数がセル当り１８個以下に低減されると共に
２相クロックの使用に伴う問題点をなくすことができ
る。
イッチをいずれも１つのＭＯＳ型トランジスタで構成す
ると共に１相の制御信号で制御するようにしたので、ト
ランジスタ数がセル当り１８個以下に低減されると共に
２相クロックの使用に伴う問題点をなくすことができ
る。
【００２９】
【実施例】図１は、この発明の一実施例に係るＤ−ＦＦ
を示すもので、図５，９と同様の部分には同様の符号を
付して詳細な説明を省略する。
を示すもので、図５，９と同様の部分には同様の符号を
付して詳細な説明を省略する。
【００３０】図１のＤ−ＦＦは、図８，１０に示すよう
なデータ転送回路を利用してインバータ間のデータ転送
を１相のクロック信号で制御するようにしたことを特徴
とするものである。
なデータ転送回路を利用してインバータ間のデータ転送
を１相のクロック信号で制御するようにしたことを特徴
とするものである。
【００３１】図１０の回路は、図８の回路の考え方をＰ
チャンネルＭＯＳ型トランジスタＰ22によるデータ転送
に適用したものである。インバータＩＶ21は、図８で述
べたのと同様のものであり、インバータＩＶ23は、Ｎチ
ャンネルＭＯＳ型トランジスタＮH 及びＰチャンネルＭ
ＯＳ型トランジスタＰ23を含むものである。制御信号Ｓ
Ｃ’によりトランジスタＰ22がオンすると、インバータ
ＩＶ21の出力がインバータＩＶ23に転送される。
チャンネルＭＯＳ型トランジスタＰ22によるデータ転送
に適用したものである。インバータＩＶ21は、図８で述
べたのと同様のものであり、インバータＩＶ23は、Ｎチ
ャンネルＭＯＳ型トランジスタＮH 及びＰチャンネルＭ
ＯＳ型トランジスタＰ23を含むものである。制御信号Ｓ
Ｃ’によりトランジスタＰ22がオンすると、インバータ
ＩＶ21の出力がインバータＩＶ23に転送される。
【００３２】このような回路では、トランジスタＮ21が
オン状態のときにトランジスタＰ22がオンすると、トラ
ンジスタＰ23，ＮH のゲート接続点であるＹ点の電位
は、ＶSS＋ＶTPまで上昇してしまう。ここで、ＶSSは、
トランジスタＮ21，ＮH のソース電位、ＶTPは、トラン
ジスタＰ22のスレッショルド電圧である。従って、トラ
ンジスタＮH のスレッショルド電圧がＶTPに近い値であ
ると、トランジスタＮHが十分にオフできない。そこ
で、トランジスタＮH のスレッショルド電圧をＶTPに比
べて大きく設定することによりトランジスタＮH が十分
にオフするようにしている。
オン状態のときにトランジスタＰ22がオンすると、トラ
ンジスタＰ23，ＮH のゲート接続点であるＹ点の電位
は、ＶSS＋ＶTPまで上昇してしまう。ここで、ＶSSは、
トランジスタＮ21，ＮH のソース電位、ＶTPは、トラン
ジスタＰ22のスレッショルド電圧である。従って、トラ
ンジスタＮH のスレッショルド電圧がＶTPに近い値であ
ると、トランジスタＮHが十分にオフできない。そこ
で、トランジスタＮH のスレッショルド電圧をＶTPに比
べて大きく設定することによりトランジスタＮH が十分
にオフするようにしている。
【００３３】図１の回路では、制御スイッチＳ1 をＰチ
ャンネルＭＯＳ型トランジスタのみで構成すると共に１
相のクロック信号φで制御し、インバータＩＶ2 のＮチ
ャンネルＭＯＳ型トランジスタＮH としてはＳ1 として
のトランジスタよりスレッショルド電圧が高いものを用
いている。従って、図１０で述べた原理により正常な動
作が確保される。また、制御スイッチＳ3 をＮチャンネ
ルＭＯＳ型トランジスタのみで構成すると共に１相のク
ロック信号φで制御し、インバータＩＶ4 のＰチャンネ
ルＭＯＳ型トランジスタＰH としてはＳ3 としてのトラ
ンジスタよりスレッショルド電圧が高いものを用いてい
る。従って、図８で述べた原理により正常な動作が確保
される。
ャンネルＭＯＳ型トランジスタのみで構成すると共に１
相のクロック信号φで制御し、インバータＩＶ2 のＮチ
ャンネルＭＯＳ型トランジスタＮH としてはＳ1 として
のトランジスタよりスレッショルド電圧が高いものを用
いている。従って、図１０で述べた原理により正常な動
作が確保される。また、制御スイッチＳ3 をＮチャンネ
ルＭＯＳ型トランジスタのみで構成すると共に１相のク
ロック信号φで制御し、インバータＩＶ4 のＰチャンネ
ルＭＯＳ型トランジスタＰH としてはＳ3 としてのトラ
ンジスタよりスレッショルド電圧が高いものを用いてい
る。従って、図８で述べた原理により正常な動作が確保
される。
【００３４】制御スイッチＳ2 は、スイッチＳ3 と同期
して動作するものであるから、Ｓ3と同様にＮチャンネ
ルＭＯＳ型トランジスタのみで構成すると共に１相のク
ロック信号φで制御する。また、制御スイッチＳ4 は、
スイッチＳ1 と同期して動作するものであるから、Ｓ1
と同様にＰチャンネルＭＯＳ型トランジスタのみで構成
すると共に１相のクロック信号φで制御する。
して動作するものであるから、Ｓ3と同様にＮチャンネ
ルＭＯＳ型トランジスタのみで構成すると共に１相のク
ロック信号φで制御する。また、制御スイッチＳ4 は、
スイッチＳ1 と同期して動作するものであるから、Ｓ1
と同様にＰチャンネルＭＯＳ型トランジスタのみで構成
すると共に１相のクロック信号φで制御する。
【００３５】図１のＤ−ＦＦは、図５のＤ−ＦＦと同様
に動作するものである。図１のＤ−ＦＦによれば、トラ
ンジスタ数が１６個となり、セルサイズ乃至チップサイ
ズの縮小が可能である。また、クロック入力数が４個所
と少なく、入力容量が低減されることから高速動作が可
能である。さらに、クロック信号が１相であるため、２
相クロックの使用に伴う問題点もない。なお、出力デー
タＱの反転出力に相当する出力データＮＱのみを利用す
るときは、インバータＩＶ6 を省略することができ、ト
ランジスタ数は更に２個減る。
に動作するものである。図１のＤ−ＦＦによれば、トラ
ンジスタ数が１６個となり、セルサイズ乃至チップサイ
ズの縮小が可能である。また、クロック入力数が４個所
と少なく、入力容量が低減されることから高速動作が可
能である。さらに、クロック信号が１相であるため、２
相クロックの使用に伴う問題点もない。なお、出力デー
タＱの反転出力に相当する出力データＮＱのみを利用す
るときは、インバータＩＶ6 を省略することができ、ト
ランジスタ数は更に２個減る。
【００３６】図１の回路において、インバータＩＶ1 の
入力として入力データＤの代りに破線ＢＬ1 で示すよう
に出力ＮＱを供給すると共にＳ1 〜Ｓ4 の各スイッチの
制御信号として１相のクロック信号φの代りに１相のト
リガ信号を供給すると、Ｔ（トリガ又はトグル）−フリ
ップフロップ［以下、Ｔ−ＦＦと略記する］を実現する
ことができる。
入力として入力データＤの代りに破線ＢＬ1 で示すよう
に出力ＮＱを供給すると共にＳ1 〜Ｓ4 の各スイッチの
制御信号として１相のクロック信号φの代りに１相のト
リガ信号を供給すると、Ｔ（トリガ又はトグル）−フリ
ップフロップ［以下、Ｔ−ＦＦと略記する］を実現する
ことができる。
【００３７】図２は、図１の回路の変形例を示すもの
で、図１と同様の部分には同様の符号を付して詳細な説
明を省略する。
で、図１と同様の部分には同様の符号を付して詳細な説
明を省略する。
【００３８】図２のＤ−ＦＦの特徴とするところは、イ
ンバータＩＶ2 と制御スイッチＳ3との間にＣＭＯＳ型
インバータＩＶ8 を設け、インバータＩＶ4 の出力側の
インバータＩＶ6 をなくしたことである。この場合、イ
ンバータＩＶ4 の出力側から出力データＱが得られると
共にインバータＩＶ4 の入力側から出力データＮＱが得
られる。
ンバータＩＶ2 と制御スイッチＳ3との間にＣＭＯＳ型
インバータＩＶ8 を設け、インバータＩＶ4 の出力側の
インバータＩＶ6 をなくしたことである。この場合、イ
ンバータＩＶ4 の出力側から出力データＱが得られると
共にインバータＩＶ4 の入力側から出力データＮＱが得
られる。
【００３９】図２の回路においても、破線ＢＬ2 で示す
ように出力ＮＱをインバータＩＶ1の入力として供給す
ると共にクロック信号φの代りにトリガ信号を供給する
と、Ｔ−ＦＦを実現することができる。
ように出力ＮＱをインバータＩＶ1の入力として供給す
ると共にクロック信号φの代りにトリガ信号を供給する
と、Ｔ−ＦＦを実現することができる。
【００４０】図３は、この発明の他の実施例に係るＤ−
ＦＦを示すもので、図１と同様の部分には同様の符号を
付して詳細な説明を省略する。
ＦＦを示すもので、図１と同様の部分には同様の符号を
付して詳細な説明を省略する。
【００４１】図３のＤ−ＦＦが図１のＤ−ＦＦと異なる
ところは、図１の制御スイッチＳ2及びインバータＩＶ3
を含む回路部に代えてインバータＩＶ1 より駆動能力
が低いＣＭＯＳ型インバータＩＶ31を設けると共に図１
の制御スイッチＳ4 及びインバータＩＶ5 を含む回路部
に代えてインバータＩＶ2 より駆動能力が低いＣＭＯＳ
型インバータＩＶ51を設けたことである。インバータＩ
Ｖ31，ＩＶ51としては、チャンネル長Ｌを大きくすると
共にチャンネル幅Ｗを小さくするなどして駆動能力を低
下させたものを用いることができる。
ところは、図１の制御スイッチＳ2及びインバータＩＶ3
を含む回路部に代えてインバータＩＶ1 より駆動能力
が低いＣＭＯＳ型インバータＩＶ31を設けると共に図１
の制御スイッチＳ4 及びインバータＩＶ5 を含む回路部
に代えてインバータＩＶ2 より駆動能力が低いＣＭＯＳ
型インバータＩＶ51を設けたことである。インバータＩ
Ｖ31，ＩＶ51としては、チャンネル長Ｌを大きくすると
共にチャンネル幅Ｗを小さくするなどして駆動能力を低
下させたものを用いることができる。
【００４２】図３の構成において、制御スイッチＳ1 が
オンしたときはインバータＩＶ2 の入力点Ｚ1 の電位が
インバータＩＶ1 の出力に応じて決定され、制御スイッ
チＳ3 がオンしたときはインバータＩＶ4 の入力点Ｚ2
の電位がインバータＩＶ2 の出力に応じて決定される。
オンしたときはインバータＩＶ2 の入力点Ｚ1 の電位が
インバータＩＶ1 の出力に応じて決定され、制御スイッ
チＳ3 がオンしたときはインバータＩＶ4 の入力点Ｚ2
の電位がインバータＩＶ2 の出力に応じて決定される。
【００４３】図３のＤ−ＦＦによると、図１のＤ−ＦＦ
に比べて更に２つのトランジスタが減り、トランジスタ
数は１４個となる。従って、セルサイズ乃至チップサイ
ズを一層縮小できると共に一層の高速化が可能となる。
に比べて更に２つのトランジスタが減り、トランジスタ
数は１４個となる。従って、セルサイズ乃至チップサイ
ズを一層縮小できると共に一層の高速化が可能となる。
【００４４】図３の回路においても、破線ＢＬ3 で示す
ように出力ＮＱをインバータＩＶ1の入力として供給す
ると共にクロック信号φの代りにトリガ信号を供給する
と、Ｔ−ＦＦを実現することができる。
ように出力ＮＱをインバータＩＶ1の入力として供給す
ると共にクロック信号φの代りにトリガ信号を供給する
と、Ｔ−ＦＦを実現することができる。
【００４５】図４は、図３の回路の変形例を示すもの
で、図３と同様の部分には同様の符号を付して詳細な説
明を省略する。
で、図３と同様の部分には同様の符号を付して詳細な説
明を省略する。
【００４６】図４のＤ−ＦＦの特徴とするところは、イ
ンバータＩＶ2 と制御スイッチＳ3との間にＣＭＯＳ型
インバータＩＶ8 を設け、インバータＩＶ4 の出力側の
インバータＩＶ6 をなくしたことである。この場合、イ
ンバータＩＶ51としては、インバータＩＶ8 より駆動能
力が低いものを用いる。図４のＤ−ＦＦによると、イン
バータＩＶ4 の出力側から出力データＱが得られると共
にインバータＩＶ4 の入力側から出力データＮＱが得ら
れる。
ンバータＩＶ2 と制御スイッチＳ3との間にＣＭＯＳ型
インバータＩＶ8 を設け、インバータＩＶ4 の出力側の
インバータＩＶ6 をなくしたことである。この場合、イ
ンバータＩＶ51としては、インバータＩＶ8 より駆動能
力が低いものを用いる。図４のＤ−ＦＦによると、イン
バータＩＶ4 の出力側から出力データＱが得られると共
にインバータＩＶ4 の入力側から出力データＮＱが得ら
れる。
【００４７】図４の回路においても、破線ＢＬ4 で示す
ように出力ＮＱをインバータＩＶ1の入力として供給す
ると共にクロック信号φの代りにトリガ信号を供給する
と、Ｔ−ＦＦを実現することができる。
ように出力ＮＱをインバータＩＶ1の入力として供給す
ると共にクロック信号φの代りにトリガ信号を供給する
と、Ｔ−ＦＦを実現することができる。
【００４８】この発明は、上記した実施例に限定される
ものではなく、種々の改変形態で実施可能なものであ
る。例えば、クロック信号としてφの代りにＮφを用い
ると共に制御スイッチＳ1 〜Ｓ4 を構成するトランジス
タのチャンネル導電型を図示したものとは反対にし、イ
ンバータＩＶ2 ではＰチャンネルトランジスタを、イン
バータＩＶ4 ではＮチャンネルトランジスタをそれぞれ
高スレッショルド電圧とすればよい。
ものではなく、種々の改変形態で実施可能なものであ
る。例えば、クロック信号としてφの代りにＮφを用い
ると共に制御スイッチＳ1 〜Ｓ4 を構成するトランジス
タのチャンネル導電型を図示したものとは反対にし、イ
ンバータＩＶ2 ではＰチャンネルトランジスタを、イン
バータＩＶ4 ではＮチャンネルトランジスタをそれぞれ
高スレッショルド電圧とすればよい。
【００４９】
【発明の効果】以上のように、この発明によれば、ＭＯ
Ｓ型スタティックフリップフロップを構成するトランジ
スタの数を大幅に低減したので、セルサイズ乃至チップ
サイズの縮小が可能となる効果が得られるものである。
Ｓ型スタティックフリップフロップを構成するトランジ
スタの数を大幅に低減したので、セルサイズ乃至チップ
サイズの縮小が可能となる効果が得られるものである。
【００５０】また、各制御スイッチを１つのトランジス
タで構成すると共に１相の制御信号で制御するようにし
たので、高速動作が可能になると共に２相の制御信号の
使用に伴う不利益を免れる効果もある。
タで構成すると共に１相の制御信号で制御するようにし
たので、高速動作が可能になると共に２相の制御信号の
使用に伴う不利益を免れる効果もある。
【図１】 この発明の一実施例に係るＤ−ＦＦの回路構
成を示す回路図である。
成を示す回路図である。
【図２】 図１の回路の変形例を示す回路図である。
【図３】 この発明の他の実施例に係るＤ−ＦＦの回路
構成を示す回路図である。
構成を示す回路図である。
【図４】 図３の回路の変形例を示す回路図である。
【図５】 従来のＤ−ＦＦの回路構成を示す回路図であ
る。
る。
【図６】 ＣＭＯＳ型インバータの回路構成を示す回路
図である。
図である。
【図７】 図５の回路の動作を説明するための信号波形
図である。
図である。
【図８】 ＮチャンネルＭＯＳ型トランジスタを用いた
データ転送回路を示す回路図である。
データ転送回路を示す回路図である。
【図９】 図８の回路を用いて構成されたＤ−ＦＦの回
路構成を示す回路図である。
路構成を示す回路図である。
【図１０】 ＰチャンネルＭＯＳ型トランジスタを用い
たデータ転送回路を示す回路図である。
たデータ転送回路を示す回路図である。
ＩＶ1 〜ＩＶ8 ，ＩＶ31，ＩＶ51：ＣＭＯＳ型インバー
タ、Ｓ1 〜Ｓ4 ：制御スイッチ。
タ、Ｓ1 〜Ｓ4 ：制御スイッチ。
Claims (4)
- 【請求項１】ＣＭＯＳ型の第１のインバータと、 第１導電型のチャンネルを有するＭＯＳ型トランジスタ
からなる第１の制御スイッチであって、１相の制御信号
によって制御されるものと、 この第１の制御スイッチの導通時に前記第１のインバー
タの出力を受取るＣＭＯＳ型の第２のインバータであっ
て、このインバータを構成する２つのＭＯＳ型トランジ
スタのうち前記第１導電型とは反対の第２導電型のチャ
ンネルを有するものが前記第１の制御スイッチを構成す
るトランジスタより高いスレッショルド電圧を有するも
のと、 この第２のインバータの出力を受取るＣＭＯＳ型の第３
のインバータと、 前記第２導電型のチャンネルを有するＭＯＳ型トランジ
スタからなる第２の制御スイッチであって、前記制御信
号によって制御され、導通時に前記第３のインバータの
出力を前記第２のインバータに入力するものと、 前記第２導電型のチャンネルを有するＭＯＳ型トランジ
スタからなる第３の制御スイッチであって、前記制御信
号によって制御されるものと、 この第３の制御スイッチの導通時に前記第２のインバー
タの出力を受取るＣＭＯＳ型の第４のインバータであっ
て、このインバータを構成する２つのＭＯＳ型トランジ
スタのうち前記第１導電型のチャンネルを有するものが
前記第３の制御スイッチを構成するトランジスタより高
いスレッショルド電圧を有するものと、 この第４のインバータの出力を受取るＣＭＯＳ型の第５
のインバータと、 前記第１導電型のチャンネルを有するＭＯＳ型トランジ
スタからなる第４の制御スイッチであって、前記制御信
号によって制御され、導通時に前記第５のインバータの
出力を前記第４のインバータに入力するものとを備えた
ＭＯＳ型スタティックフリップフロップ。 - 【請求項２】ＣＭＯＳ型の第１のインバータと、 第１導電型のチャンネルを有するＭＯＳ型トランジスタ
からなる第１の制御スイッチであって、１相の制御信号
によって制御されるものと、 この第１の制御スイッチの導通時に前記第１のインバー
タの出力を受取るＣＭＯＳ型の第２のインバータであっ
て、このインバータを構成する２つのＭＯＳ型トランジ
スタのうち前記第１導電型とは反対の第２導電型のチャ
ンネルを有するものが前記第１の制御スイッチを構成す
るトランジスタより高いスレッショルド電圧を有するも
のと、 この第２のインバータの出力を受取るＣＭＯＳ型の第３
のインバータと、 前記第２導電型のチャンネルを有するＭＯＳ型トランジ
スタからなる第２の制御スイッチであって、前記制御信
号によって制御され、導通時に前記第３のインバータの
出力を前記第２のインバータに入力するものと、 前記第２のインバータの出力を受取るＣＭＯＳ型の第４
のインバータと、 前記第２導電型のチャンネルを有するＭＯＳ型トランジ
スタからなる第３の制御スイッチであって、前記制御信
号によって制御されるものと、 この第３の制御スイッチの導通時に前記第４のインバー
タの出力を受取るＣＭＯＳ型の第５のインバータであっ
て、このインバータを構成する２つのＭＯＳ型トランジ
スタのうち前記第１導電型のチャンネルを有するものが
前記第３の制御スイッチを構成するトランジスタより高
いスレッショルド電圧を有するものと、 この第５のインバータの出力を受取るＣＭＯＳ型の第６
のインバータと、 前記第１導電型のチャンネルを有するＭＯＳ型トランジ
スタからなる第４の制御スイッチであって、前記制御信
号によって制御され、導通時に前記第６のインバータの
出力を前記第５のインバータに入力するものとを備えた
ＭＯＳ型スタティックフリップフロップ。 - 【請求項３】ＣＭＯＳ型の第１のインバータと、 第１導電型のチャンネルを有するＭＯＳ型トランジスタ
からなる第１の制御スイッチであって、１相の制御信号
によって制御されるものと、 この第１の制御スイッチの導通時に前記第１のインバー
タの出力を受取るＣＭＯＳ型の第２のインバータであっ
て、このインバータを構成する２つのＭＯＳ型トランジ
スタのうち前記第１導電型とは反対の第２導電型のチャ
ンネルを有するものが前記第１の制御スイッチを構成す
るトランジスタより高いスレッショルド電圧を有するも
のと、 この第２のインバータの出力を反転し、その反転出力を
前記第２のインバータに入力するＣＭＯＳ型の第３のイ
ンバータであって、前記第１のインバータより駆動能力
が低いものと、 前記第２導電型のチャンネルを有するＭＯＳ型トランジ
スタからなる第２の制御スイッチであって、前記制御信
号によって制御されるものと、 この第２の制御スイッチの導通時に前記第２のインバー
タの出力を受取るＣＭＯＳ型の第４のインバータであっ
て、このインバータを構成する２つのＭＯＳ型トランジ
スタのうち前記第１導電型のチャンネルを有するものが
前記第２の制御スイッチを構成するトランジスタより高
いスレッショルド電圧を有するものと、 この第４のインバータの出力を反転し、その反転出力を
前記第４のインバータに入力するＣＭＯＳ型の第５のイ
ンバータであって、前記第２のインバータより駆動能力
が低いものとを備えたＭＯＳ型スタティックフリップフ
ロップ。 - 【請求項４】ＣＭＯＳ型の第１のインバータと、 第１導電型のチャンネルを有するＭＯＳ型トランジスタ
からなる第１の制御スイッチであって、１相の制御信号
によって制御されるものと、 この第１の制御スイッチの導通時に前記第１のインバー
タの出力を受取るＣＭＯＳ型の第２のインバータであっ
て、このインバータを構成する２つのＭＯＳ型トランジ
スタのうち前記第１導電型とは反対の第２導電型のチャ
ンネルを有するものが前記第１の制御スイッチを構成す
るトランジスタより高いスレッショルド電圧を有するも
のと、 この第２のインバータの出力を反転し、その反転出力を
前記第２のインバータに入力するＣＭＯＳ型の第３のイ
ンバータであって、前記第１のインバータより駆動能力
が低いものと、 前記第２のインバータの出力を受取るＣＭＯＳ型の第４
のインバータと、 前記第２導電型のチャンネルを有するＭＯＳ型トランジ
スタからなる第２の制御スイッチであって、前記制御信
号によって制御されるものと、 この第２の制御スイッチの導通時に前記第４のインバー
タの出力を受取るＣＭＯＳ型の第５のインバータであっ
て、このインバータを構成する２つのＭＯＳ型トランジ
スタのうち前記第１導電型のチャンネルを有するものが
前記第２の制御スイッチを構成するトランジスタより高
いスレッショルド電圧を有するものと、 この第５のインバータの出力を反転し、その反転出力を
前記第５のインバータに入力するＣＭＯＳ型の第６のイ
ンバータであって、前記第４のインバータより駆動能力
が低いものとを備えたＭＯＳ型スタティックフリップフ
ロップ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4124095A JP3572700B2 (ja) | 1995-02-06 | 1995-02-06 | Ｍｏｓ型スタティックフリップフロップ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4124095A JP3572700B2 (ja) | 1995-02-06 | 1995-02-06 | Ｍｏｓ型スタティックフリップフロップ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08213884A true JPH08213884A (ja) | 1996-08-20 |
| JP3572700B2 JP3572700B2 (ja) | 2004-10-06 |
Family
ID=12602917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4124095A Expired - Fee Related JP3572700B2 (ja) | 1995-02-06 | 1995-02-06 | Ｍｏｓ型スタティックフリップフロップ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3572700B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015012424A (ja) * | 2013-06-28 | 2015-01-19 | パナソニック株式会社 | ラッチ及びフリップフロップ |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105850043B (zh) | 2013-12-27 | 2019-01-11 | 松下知识产权经营株式会社 | 半导体集成电路、锁存电路以及触发器 |
-
1995
- 1995-02-06 JP JP4124095A patent/JP3572700B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015012424A (ja) * | 2013-06-28 | 2015-01-19 | パナソニック株式会社 | ラッチ及びフリップフロップ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3572700B2 (ja) | 2004-10-06 |
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