JPH08214294A - 動画像圧縮回路用制御プロセッサ - Google Patents

Abstract

(57)【要約】 【課題】 ＲＯＭ内に記憶されたプログラムの命令シー
ケンスを実行し、インターフェースを介して回路の処理
ユニットから発行されたシーケンス割込み要求を管理す
る、マルチシーケンサ型動画像圧縮回路用の制御プロセ
ッサ。 【解決手段】 制御プロセッサは、処理ユニットの要求
時サブルーチンへの分岐アドレスをプログラム・カウン
タに提供する、スケジューラに関連する論理手段を含ん
でいる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、テレビジョン映像
などの動画像を圧縮する回路における、制御プロセッサ
に関する。

【０００２】

【従来の技術】この型の制御プロセッサは、動画像圧縮
用回路に含まれる様々なユニットの操作の同期をとるた
めに使用される。こうしたユニットは、主に、テレビジ
ョン映像の伝送、より具体的にはテレビ電話の用途など
で、伝送情報量を縮小するために設計された操作を実行
する。本発明の目的は、動画像、より厳密には動画像の
一部に対して行われる操作ではない。こうした操作は、
たとえば、比較ユニット、直接または反転不連続余弦変
換を実行するユニット、可変長エンコーダなど、または
表示画面などの回路の周辺装置によって行われる。

【０００３】プロセッサは、読取り専用メモリ（ＲＯ
Ｍ）に記憶されたプログラムを実行する。一般に、プロ
グラムは、複数のプロシージャに分割されている。各プ
ロシージャは、インターフェースを介して状態に応じて
オーダを伝送することのできる処理ユニットに関連付け
られている。各処理ユニットは、対応する特定の命令シ
ーケンスまたはプロシージャの実行を要求できなければ
ならない。処理ユニットは、インターフェースを介し
て、プログラム内での分岐要求を制御プロセッサに伝送
する。各処理ユニットは、回路の他の処理ユニットに対
する優先度ランクを有しており、制御プロセッサは、最
高の優先度ランクを有する要求処理ユニットによって発
行された様々な要求にアクセスしなければならない。

【０００４】従来、このようなプロセッサ、すなわちマ
ルチシーケンサは、（１）回路の操作プログラムを記憶
する読取り専用メモリ（ＲＯＭ）と、（２）回路操作に
必要なアドレスおよびデータを記憶する内部レジスタを
含むランダムアクセスメモリ（ＲＡＭ）と、（３）プロ
グラムのカレント命令をそのデコード中含み、プログラ
ムの命令をデコードする論理手段を含む、命令レジスタ
（ＩＲ）と、（４）実行すべき新命令のアドレスを含む
プログラムカウンタ（ＰＣ）と、（５）プログラムによ
って要求された算術演算を行う、演算論理ユニット（Ａ
ＬＵ）と、（６）動画像圧縮回路の他の処理ユニットと
交信するマルチシーケンサ・インターフェースとを含ん
でいる。

【０００５】スケジューラを構成する様々なエレメント
は、プログラムの正確な動作のために必要なアドレス、
オーダおよびデータを伝送するために設計されたバスを
介して相互接続されている。

【０００６】本発明は、プログラム実行中にシーケンス
割込み、またはサブルーチンへの分岐を必要とする、回
路の処理ユニットによりインターフェースを介して実行
される要求の管理に適用できる。

【０００７】従来は、こうした分岐の操作は、スケジュ
ーラ（ＳＣＨ）を構成するレジスタの内容を考慮してＲ
ＯＭに記憶されたプログラムによって管理されている。
スケジューラ・レジスタは、制御プロセッサ自体によっ
て、またはインターフェースを介し回路の処理ユニット
によって位置付けされたフラグを含んでいる。これらの
フラグは、要求の存在および他の要求に対する要求の優
先度を決定するためプログラムによって翻訳される。こ
のような要求管理システムは、膨大な数のプログラム命
令を必要とする。プログラムは、分岐命令自体に加え
て、どの要求処理ユニットが最高優先度を有しているか
を判定するために、条件およびテスト命令を実行しなけ
ればならない。プログラムはさらに、分岐が正しく行わ
れることを確かめなければならない。このためには、大
きなメモリ容量およびサブルーチンへの長いアクセス時
間を必要とする。さらに、プログラムは、ＲＯＭに記憶
されるので、ジャンプ管理の変更を許可することができ
ない。

【０００８】

【発明が解決しようとする課題】本発明は、一般に、様
々なユニットおよび周辺装置によって発行された分岐要
求の管理のためのスケジューラを備える、制御プロセッ
サに関連する。

【０００９】本発明は、動画像を圧縮し、プログラム実
行率を高めるため、回路の様々な処理ユニットによる要
求を管理するＲＯＭの要件を縮小することを目的とす
る。

【００１０】

【課題を解決するための手段】この目的を達成するため
に、本発明は、ＲＯＭに記憶されたプログラムの命令シ
ーケンスを実行し、インターフェースを介して回路の処
理ユニットによって発行されたシーケンス割込み要求を
管理することのできる、マルチシーケンサ型動画像圧縮
回路のための制御プロセッサを提供する。この制御プロ
セッサは、スケジューラを含み、処理ユニットの要求時
にサブルーチンへの分岐アドレスをプログラム・カウン
タに供給するように設計された、論理回路を含んでい
る。

【００１１】本発明の一実施例によれば、スケジューラ
は、回路の様々な処理ユニットによって発行された要求
を記憶するレジスタを含んでいる。

【００１２】本発明の一実施例によれば、スケジューラ
は、スケジューラのレジスタを読み込むことによって、
分岐要求を発行した最高の優先度を有する処理ユニット
を選択するように適合された優先度エンコーダをさらに
含んでいる。

【００１３】本発明の一実施例によれば、スケジューラ
は、８つの８ビットレジスタを含み、各ビットが処理ユ
ニットに割り当てられた１つのフラグを表し、４つのフ
ラグが各処理ユニットに割り当てられている。

【００１４】本発明の一実施例によれば、制御プロセッ
サは、ＲＯＭに記憶されたサブルーチンへの分岐アドレ
スの第一の部分を記憶するページ・レジスタをさらに含
み、このアドレスの第二の部分はスケジューラの優先度
エンコーダによってもたらされる。

【００１５】本発明の一実施例によれば、ページ・レジ
スタは、１２ビット・アドレスの上位８ビットをもたら
し、下位４ビットは、優先度エンコーダによってもたら
される。

【００１６】本発明の一実施例によれば、制御プロセッ
サは、制御命令に応じて、プログラム・カウンタにアド
レスを提供するマルチプレクサを含んでいる。マルチプ
レクサは、１つ増分されたプログラムの先行アドレスを
受け取る第一の入力、命令レジスタによって提供される
直接分岐アドレスを受け取る第二の入力、およびページ
・レジスタと優先度エンコーダによって提供されるビッ
トの連結によって形成されたアドレスを受け取る第三の
入力を含んでいる。

【００１７】本発明の一実施例によれば、マルチプレク
サは、指標付き分岐アドレスを受け取る、第四の入力を
含んでおり、その上位８ビットが命令レジスタによって
提供され、下位４ビットは累算機構によって提供され
る。

【００１８】本発明の一実施例によれば、マルチプレク
サは、演算論理ユニットにより、分岐命令の存在とタイ
プの関数として制御される。

【００１９】本発明の一実施例によれば、ＲＯＭの各ペ
ージの最初の１６のアドレスは、各処理ユニットに割り
当てられたサブルーチンの開始アドレスへの分岐命令を
含んでいる。

【００２０】スケジューラは、ワイア配線式優先度エン
コーダに接続されている、すなわちワイア配線式論理回
路に基づいている。これは、回路の様々な処理ユニット
によって実行された分岐命令を管理して、ＲＯＭに記憶
されるプログラムのサイズを減少できるようにする。こ
れにより、プログラムの実行速度が増大し、したがっ
て、回路の動作速度も増大する。

【００２１】これまで、プログラムは分岐の優先度をテ
ストし決定するために一連の命令を実行してきたが、こ
れからは分岐アドレスがスケジューラＳＣの優先度エン
コーダの論理回路によって計算される。すべての分岐条
件は、各ユニットに割り当てられたフラグの位置から導
き出される。

【００２２】回路の処理ユニットの分岐命令を管理す
る、ＲＯＭのタスクは、このように、分岐命令自体に限
定される。

【００２３】本発明は、ＲＯＭページングの使用を可能
にすることにより、制御プロセッサの処理能力を高める
ことができる。ＲＯＭページを使用して、分岐要求管理
の複雑さを増すことなく、各処理ユニットに複数の操作
モードをもたらすことができる。スケジューラは、ｎビ
ットに記憶されたアドレスの下位ｍビットに実際に対応
する同じアドレスをもたらす。アドレスの上位ｎ−ｍビ
ットは、所望の操作モードを表す二次プログラムが記憶
されているメモリ・ページに対応している。スケジュー
ラに割り当てられるビット数ｍは、回路に含まれる処理
ユニット数によって決まる。

【００２４】物理手段の使用により、新たな分岐タイプ
を追加することができ、これによっても制御プロセッサ
の性能が向上する。マルチプレクサが、使用すべき分岐
タイプの選択に使用されるので、累算機構（ＡＣＣＵ）
の内容で指標付けされた分岐は、簡単な方法で実行する
ことができる。

【００２５】さらに、本発明により、「疑似指標付き」
分岐の実行が可能になり、このため必要なプログラム行
の数が減少する。データ処理が、所定の変数の値に依存
する場合、この変数の値は、メモリ内の分岐アドレスの
下位ｍビットに割り当てられる。このアドレスの上位ｎ
−ｍビットは、分岐全体について同じである。変数の値
に応じて割り当てられた分岐アドレスは、最下位ビット
を変動しない最上位ビットに連結することによって得ら
れる。

【００２６】本発明の、前記その他の目的、特徴、態様
および利点は、以下の本発明についての詳しい説明を、
添付の図を参照しながら読むことにより、明らかとなろ
う。

【００２７】

【発明の実施の形態】図１に示すマルチシーケンサ制御
プロセッサは、動画像を圧縮するための回路の様々な処
理ユニットによって実行されるすべての操作を制御する
ように設計されている。

【００２８】本発明の理解のために必要な接続のみが示
してあり、様々なバスもクロック信号や供給信号も、図
には示してない。当業者には、様々なコンポーネント間
の機能的接続を開示する本発明の説明から、プロセッサ
の物理的アーキテクチャ、特にアドレスバス、データバ
ス、制御バスのアーキテクチャが論理的に推理できるで
あろう。

【００２９】ＲＯＭ１は、オーダ・シーケンスまたはサ
ブルーチンの形をとる回路の操作プログラムを含んでい
る。このＲＯＭ１は、プログラム・カウンタ（ＰＣ）２
から、次の命令が読み取られるアドレスを受け取る。Ｒ
ＯＭ１は、命令レジスタ（ＩＲ）３に、論理回路を使用
して受け取った命令をデコードする命令を提供する。命
令レジスタ３は、必要に応じて、読み取った命令に含ま
れる分岐アドレスを提供する。命令レジスタ３はまた、
命令に含まれる即値オペランドを演算論理ユニット（Ａ
ＬＵ）４に、また命令に含まれるデータ・レジスタ・ア
ドレスをＲＡＭ５に送ることができる。ＲＡＭ５は、対
応するデータを、ＡＬＵ４に、またはインターフェース
６を介して回路の処理ユニットＵ（ｉ）に提供する。Ａ
ＬＵ４は、算術演算の実行結果を、ＰＣ２またはＲＡＭ
５に提供する。

【００３０】ＰＣ２は、マルチプレクサ７に接続されて
おり、カレント分岐命令のタイプに応じて、次の命令の
１２ビット・アドレスを選択するように設計されてい
る。

【００３１】マルチプレクサ７は、様々な１２ビット・
アドレスを受け取る。最初のアドレスは、カレント・ア
ドレスのインクレメンタ８によって提供される。このア
ドレスは、分岐要求のない場合に選択されるため、プロ
グラムは１行ずつ進んでいく。第二の入力は、プログラ
ムの命令行に含まれる直接分岐アドレスを、命令レジス
タ３から受け取る。第三の入力は、指標付き分岐アドレ
スを受け取る。このアドレスは、命令レジスタ３から送
られる上位８ビットと累算機構（ＡＣＣＵ）９から提供
される下位４ビットを連結したものである。累算機構９
は、ＡＬＵ４によってロードされ、最終実行操作の結果
を含んでいる。第四の入力は、要求時分岐アドレスを受
け取る。

【００３２】マルチプレクサ７によるアドレス選択は、
ＡＬＵ４から提供され、分岐命令のタイプ、たとえば条
件付き分岐（等しい、上回る、または下回るなどの場合
に、分岐）に対応する制御信号によって、実行される。
プログラムに分岐命令が含まれる場合、１２ビット絶対
アドレスがプログラム・カウンタ２に提供される。した
がって、ＰＣ２は、ＲＯＭ１内で読み取る次の命令のア
ドレスを計算するために特定の操作を実行する必要がな
い。制御プロセッサは、アドレスを計算するために命令
タイプを必要としないので、インクリメンタ８は、いか
なる速度制約条件も有していない。マルチプレクサ７に
より、割り当てられた様々なエレメントによる永久アド
レスの計算が可能になり、マルチプレクサ７の１つの入
力にアドレスが提供される。

【００３３】様々なプロシージャまたはサブルーチンの
要求時呼出しは、ワイア配線式スケジューラ（ＳＨＣ）
１１によって管理される。スケジューラ１１は、様々な
処理ユニットＵ（ｉ）の要求を検査し、最高優先度を有
する要求処理ユニットＵ（ｉ）に対応する値を返す。

【００３４】ワイア配線式スケジューラ１１は、優先度
エンコーダ１２を介して、実行すべきシーケンスの第一
命令を含むＲＯＭ１アドレスの下位４ビットをもたら
す。優先度エンコーダ１２は、論理ゲート型である。優
先度エンコーダ１２は、スケジューラ１１の８つのレジ
スタＲ１、．．．、Ｒ８（図２）の内容に応じて、最高
優先度処理ユニットＵ（ｉ）に対応するアドレスの下位
４ビットをもたらす。ページ・レジスタ１３によって提
供される上位８ビットは、分岐が行われるＲＯＭ１のメ
モリ・ページを表している。このページ・レジスタ１３
は、プログラム・カウンタ２が命令レジスタ３から受け
取る分岐条件「ＢＣ」に従って、プログラム・カウンタ
２によって管理される。

【００３５】スケジューラ１１のレジスタＲ
１、．．．、Ｒ８は、インターフェース６を介し、回路
の様々な処理ユニットＵ（ｉ）によって伝送された分岐
要求を、制御プロセッサによって処理されるまで記憶す
る。レジスタＲ１、．．．、Ｒ８は、回路の各処理ユニ
ットＵ（ｉ）に割り当てられたフラグを含んでおり、そ
れにより優先度エンコーダ１２は要求時分岐のアドレス
を提供することができる。

【００３６】図２の例において、４つのフラグが、各処
理ユニットに関連し、すなわち各処理ユニットは４フラ
グ・ワードを有する。スケジューラ１１は、８つの８ビ
ットレジスタに分配された６４ビットを使用して、１６
の処理ユニットＵ（ｉ）を管理するように設計されてい
る。４つのフラグのうちの３つは、プログラムに従って
制御プロセッサによって立てられる。第一のフラグＥＮ
（ｉ）（Enable）は、分岐がプログラムの許可を得たと
き、ＡＬＵ４によって立てられる。他の２つのフラグ
は、ＤＲ（ｉ）「Ｄａｔａ Ｒｅａｄｙ」フラグと、Ｂ
Ｆ（ｉ）「Ｏｕｔｐｕｔ Ｂｕｆｆｅｒ Ｒｅａｄｙ」
フラグである。これらは、データおよびインターフェー
ス６のバッファ・レジスタ（図示せず）の状態に従っ
て、制御プロセッサによって立てられる。第四のフラグ
ＯＲ（ｉ）（Operator Ready）は、対応する処理ユニッ
トＵ（ｉ）がインターフェース６を介して分岐要求をも
たらすとき立てられる。フラグは、それに割り当てられ
たビットが１にセットされたとき立てられ、またこのビ
ットが０のときリセットされる。同タイプのフラグ、た
とえばＯＲ（１）、．．．、ＯＲ（ｉ）、．．．、ＯＲ
（１６）はすべて、１６ビット・ワードを表している。
このワードは、８つのスケジューラ１１レジスタのうち
の２つに含まれている。スケジューラ１１の８つのレジ
スタＲ１、．．．、Ｒ８は標準レジスタとして、ＡＬＵ
４からアクセス可能である。

【００３７】制御プロセッサ、より具体的にはＡＬＵ４
が、ＥＮ（ｉ）、ＤＲ（ｉ）、ＢＦ（ｉ）フラグを立て
ることができるようにするために、１つまたは複数のレ
ジスタ・ビットをセットまたはリセットする２つの特定
の命令が設けられている。この位置決めは、内部バスＡ
を使用して８ビット・ワードによって行われ、１つのフ
ラグ・タイプに２ワードが割り当てられる。

【００３８】処理ユニットＵ（ｉ）によるフラグＯＲ
（ｉ）の位置決めはまた、プログラムに含まれるスケジ
ューラ１１のロード・シーケンス中に、内部バスＡを使
用して８ビット・ワードによって行われる。このシーケ
ンスは、インターフェース６を介して、レジスタＲ１の
アドレスを回路のバスＣに送ることを含んでいる。する
と制御プロセッサは、最初の８つの処理ユニットの応答
を待つが、これはレジスタＲ１、．．．、Ｒ８にロード
された１６ビット・ワードの前半の８ビットのうちの１
つに、各処理ユニットのフラグ値を位置決めすることに
よって行われる。最後に、制御プロセッサは、レジスタ
Ｒ２からアドレスを送り、したがって８つの他の処理ユ
ニットは、それぞれフラグを位置決めすることができ
る。

【００３９】ＡＬＵがフラグ・ワードを書き込まなけれ
ばならないレジスタＲ１、．．．、Ｒ８のアドレスは、
命令レジスタ３によってスケジューラ１１に提供され
る。

【００４０】優先度エンコーダ１２が、分岐アドレスを
提供するためには、少なくとも処理ユニットＵ（ｉ）の
うちの１つが、その４つのフラグが１にセットされてい
なければならない。優先度エンコーダ１２は、その後想
定した処理ユニットＵ（ｉ）のアドレスを提供し、ま
た、複数のユニットがその４つのフラグが１にセットさ
れている場合、最高優先度を有する処理ユニットのアド
レスを提供する。優先度エンコーダ１２はまた、ＡＬＵ
に選択フラグ「ＳＦ」を提供する。この選択フラグ「Ｓ
Ｆ」は、要求時分岐が実行可能であることを指示するた
めに使用される。選択フラグＳＦは、要求時分岐を求め
る命令が発せられるとすぐ、ＡＬＵ４がマルチプレクサ
７の入力を選択できるようにする。優先度エンコーダ１
２は、各処理ユニットＵ（ｉ）に関連する１６フラグ・
ワードを永久的に検査するので、要求時分岐アドレス
は、プログラムがその実行のために使用可能になるとす
ぐ、使用可能である。

【００４１】各サイクルにおいて、優先度エンコーダ１
２は、最高優先度を有するユニットＵ（ｉ）のアドレス
を提供し、ＥＮ（ｉ）、ＤＲ（ｉ）、ＢＦ（ｉ）および
ＯＰ（ｉ）は１にセットされる。実際、エンコーダ１２
は、プログラムの開始時に提供された分岐命令テーブル
から、処理ユニットＵ（ｉ）のランクを受け取る。優先
度エンコーダ１２は、メモリ・アドレスの下位４ビット
に対応する４ビット・アドレスを提供し、ページ・レジ
スタ１３は、メモリ・アドレスの上位８ビットに対応す
る８ビット・アドレスを提供する。分岐アドレスは、ペ
ージ・レジスタ１３および優先度エンコーダ１２によっ
て発行されたアドレスを連結することによって得られ
る。

【００４２】プログラムの、または処理ユニットに複数
の操作モードが可能な場合は二次プログラムの最初の１
６行に、分岐命令テーブルが含まれる。テーブルの各ラ
ンクまたはラインは、処理ユニットＵ（ｉ）に対応する
プログラムのサブルーチンへの直接分岐のアドレスに関
連している。ページ・レジスタ１３は、想定した操作モ
ードの二次プログラムを含むページのアドレスを記憶す
る。各処理ユニットＵ（ｉ）に対応するテーブル・ラン
クを提供することにより、優先度エンコーダ１２は、次
のサイクルが開始するとすぐ、プログラムの所望のサブ
ルーチンへと直接分岐できるようにする。

【００４３】回路操作は、初期設定段階で、ＰＣ２にＲ
ＯＭ内の最上位アドレスをロードすることにより最適化
される。このアドレスには、プログラムの始めへ直接分
岐する命令が含まれており、これによってＲＯＭ１の最
初の１６アドレスが、各処理ユニットＵ（ｉ）に関連す
る様々なサブルーチンへの直接分岐命令テーブルのため
に維持されるようになっている。

【００４４】図３は、回路の操作プログラムを含むメモ
リのアドレス指定を最適化するために使用することので
きるＲＯＭ編成モードを示している。

【００４５】図３において、アドレスは、１６進法で表
されており、この例では、各処理ユニットには可能な操
作モードが２つしかないと想定している。

【００４６】メモリの最終アドレスＦＦＦは、プログラ
ムの最初への直接分岐を求める命令ＢＲＡ ＠ＳＴＡＲ
Ｔを含んでいる。アドレス ＠ＳＴＡＲＴに続くアドレ
スは、ページ・レジスタ１３を初期設定する命令など、
１つまたは複数の初期設定プロシージャ（ＩＮＩＴ）を
含んでいる。ＩＮＩＴに続くアドレスは、サブルーチン
へのループを呼び出すスケジューラ１１を含むメイン・
プログラム（ＭＡＩＮ）本体を含んでいる。

【００４７】ＲＯＭ１の最初の１６アドレス、０００−
００Ｆは、第一の操作モードに従って、様々な処理ユニ
ットに関連するサブルーチンへの直接分岐のための第一
の命令テーブル、ＢＲＡ ＠１からＢＲＡ＠１６を含ん
でいる。これらのアドレスの上位８ビット（すなわち、
１６進法では ００）は、メモリの第一ページに対応し
ている。次の１６アドレスは、第二の操作モードに従っ
て、様々な処理ユニットに関連するサブルーチンへの直
接分岐のための第二の命令テーブル、ＢＲＡ＠１７から
ＢＲＡ ＠３２を含んでいる。これらのアドレスの上位
８ビット（すなわち、１６進法では ０１）は、メモリ
の第二ページに対応している。これらの最初の２ページ
の各アドレスの下位４ビット（すなわち、１６進法では
０からＦ）は、処理ユニットＵ（ｉ）に割り当てられ
る。

【００４８】サブルーチンＳＰ１６−ＳＰ３２は、その
操作モードに従って、処理ユニットＵ（ｉ）に関連して
いる。サブルーチンＳＰ１−ＳＰ１６は、その命令が、
第一のテーブルによってそれぞれ定義されるアドレス＠
１から＠１６で始まり、第一の二次プログラムに対応し
ている。サブルーチンＳＰ１７−ＳＰ３２は、その命令
が、第二のテーブルによって定義されるアドレス＠１７
から＠３２で始まり、第二の二次プログラムに対応して
いる。

【００４９】制御プロセッサが、１つの操作モードのみ
処理する場合、１つの要求時分岐は各処理ユニットＵ
（ｉ）の１つのシーケンスに割り当てられるだけなの
で、ページ・レジスタは省略することができる。その場
合、優先度エンコーダ１２は、完全な分岐アドレスを提
供することができる。しかし最下位アドレスに対応する
テーブル内のユニットのランクを計算する、優先度エン
コーダの論理回路を複雑にしないために、同じプロシー
ジャを維持することが好ましい。この場合、最上位アド
レスは、変化せず、好ましくはＲＯＭ１の第一アドレス
に対応している。

【００５０】優先度エンコーダ１２は、配線式であるた
め、フラグ・ワードに割り当てられる優先度と優先度エ
ンコーダ１２から返される分岐テーブル内のアドレスの
ランクは、変更することができない。ただし、関連する
優先度を変更するためには、処理ユニットＵ（ｉ）に割
り当てられたレジスタ位置を変更するだけでよい。

【００５１】レジスタＲ１−Ｒ８の内容は、ＡＬＵ４に
提供することができる。この接続は、制御プロセッサの
操作には必要ないが、操作テスト・プロシージャを実行
するのに有用である。

【００５２】当業者には明らかなように、上記に開示さ
れた好ましい実施例には、様々な変更が可能である。上
記の各コンポーネント（マルチプレクサ１１、レジスタ
Ｒ１からＲ８、優先度エンコーダ１２の論理回路など）
は、同等の機能を備える１つまたは複数のエレメントで
置き換えることもできる。

【００５３】さらに、本発明の説明は、１６個の処理ユ
ニットＵ（ｉ）に関して行ったが、処理ユニットの数
は、任意であり、回路の必要条件に従って決定すること
ができる。処理ユニットの数は、優先度エンコーダ１２
に割り当てられたアドレス・ビットの数によって決ま
る。５ビットには３２ユニットで十分である。この目的
のためには、スケジューラ１１のレジスタ数を増やすだ
けでよい。本発明は、１２ビット・アドレスおよびスケ
ジューラ１１の８ビット・レジスタに関して開示され
た。本発明はまた、任意のビット数を含むアドレスおよ
びレジスタに置き換えることもできる。

【００５４】本発明によれば、処理ユニットは、物理ユ
ニットの特定のプロシージャＵ（ｉ）にも対応する。た
とえば、不連続余弦変換を行う処理ユニットの場合、第
一のプロシージャは、処理ユニット内で変換されるデー
タのロードに対応し、第二のプロシージャは、この処理
ユニットによって提供される結果の抽出に対応する。こ
のような場合、同じ物理処理ユニットＵ（ｉ）に複数の
フラグ・ワードが割り当てられ、各ワードはユニットの
プロシージャの１つに割り当てられる。

【００５５】以上、本発明の少なくとも１つの実施例に
ついて説明したが、当業者には、様々な修正、変更、お
よび改良が考えられるであろう。そのような修正、変
更、および改良は本発明の精神および範囲内に含まれる
ものである。したがって、前述の説明は、例示的なもの
にすぎず、限定的なものではない。本発明は、冒頭の特
許請求の範囲に定義されたものおよびそれと均等なもの
としてのみ限定される。

【図面の簡単な説明】

【図１】本発明による、動画像を圧縮するための回路マ
ルチシーケンサの実施例を示す概略図である。

【図２】本発明による、ワイア配線式スケジューラの実
施例を示す概略図である。

【図３】本発明による、マルチシーケンサのＲＯＭの編
成モードを示す概略図である。

【符号の説明】

１ ＲＯＭ ２ プログラム・カウンタ ３ 命令レジスタ ４ 演算論理ユニット ５ ＲＡＭ ６ インターフェース ７ マルチプレクサ ８ インクレメンタ ９ 累算機構 １１ スケジューラ １２ 優先度エンコーダ １３ ページ・レジスタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ミシェル アンリ フランス国， 38120 ル フォンタニル, シュマン ドゥ ラ ガルド ２番地

Claims (10)

【特許請求の範囲】
1. 【請求項１】 ＲＯＭ（１）に記憶されたプログラムの
   命令シーケンスを実行し、回路の処理ユニットおよび／
   または周辺装置（Ｕ（ｉ））によりインターフェース
   （６）を介して発行されたシーケンス割込み要求を管理
   し、スケジューラ（１１）に関連する論理手段を含み、
   前記手段が、処理ユニット（Ｕ（ｉ））の要求時サブル
   ーチンへの分岐アドレスをプログラム・カウンタ（２）
   に提供するように設計されている、マルチシーケンサ型
   動画像圧縮回路用の制御プロセッサ。
2. 【請求項２】 前記スケジューラ（１１）が、回路の様
   々なユニット（Ｕ（ｉ））によって発行された要求を記
   憶するレジスタ（Ｒ）を含むことを特徴とする、請求項
   １に記載の制御プロセッサ。
3. 【請求項３】 前記スケジューラ（１１）がさらに、論
   理手段を有し、スケジューラ（１１）のレジスタ（Ｒ）
   を読み取ることにより分岐要求を発行した最高優先度を
   有するユニット（Ｕ（ｉ））を選択するように適合され
   た優先度エンコーダ（１２）を含むことを特徴とする、
   請求項２に記載の制御プロセッサ。
4. 【請求項４】 スケジューラ（１１）が、８つの（Ｒ
   １、．．．、Ｒ８）８ビット・レジスタを含み、各ビッ
   トが、ユニット（Ｉ（ｉ））に割り当てられた１つのフ
   ラグおよび各ユニット（Ｕ（ｉ））に割り当てられた４
   つのフラグ（ＥＮ（ｉ）、ＤＲ（ｉ）、ＢＦ（ｉ）、Ｏ
   Ｒ（ｉ））を表すことを特徴とする、請求項３に記載の
   制御プロセッサ。
5. 【請求項５】 ＲＯＭ（１）内に記憶されたサブルーチ
   ンへの分岐のアドレスの第一の部分を記憶するページ・
   レジスタ（１３）をさらに含み、前記アドレスの第二の
   部分がスケジューラ（１１）の優先度エンコーダ（１
   ２）によって提供されることを特徴とする、請求項３ま
   たは請求項４に記載の制御プロセッサ。
6. 【請求項６】 前記優先度エンコーダ（１２）が、１２
   ビットの分岐アドレスの下位４ビットを提供し、上位８
   ビットが、ページ・レジスタ（１３）によって提供され
   ることを特徴とする、請求項５に記載の制御プロセッ
   サ。
7. 【請求項７】 命令タイプに従ってあるアドレスをプロ
   グラム・カウンタ（２）に提供することのできるマルチ
   プレクサ（７）を含み、マルチプレクサ（７）が、１だ
   け増分されたプログラムの先行アドレスを受け取る第一
   の入力と、命令レジスタ（３）によって提供される直接
   分岐アドレスを受け取る第二の入力と、ページ・レジス
   タ（１３）および優先度エンコーダ（１２）によって提
   供されるビットの連結を表すアドレスを受け取る第三の
   入力とを含むことを特徴とする、請求項５または請求項
   ６に記載の制御プロセッサ。
8. 【請求項８】 マルチプレクサ（７）が、上位８ビット
   が命令レジスタ（３）によって提供され、下位４ビット
   が累算機構（９）によって提供される、指標付き分岐ア
   ドレスを受け取る第四の入力を含むことを特徴とする、
   請求項７に記載の制御プロセッサ。
9. 【請求項９】 マルチプレクサ（７）が、演算論理ユニ
   ット（４）により分岐命令の存在およびそのタイプに従
   って制御されることを特徴とする、請求項７または８に
   記載の制御プロセッサ。
10. 【請求項１０】 ＲＯＭ（１）の各ページの最初の１６
    アドレスが、各処理ユニットＵ（ｉ）に割り当てられた
    サブルーチンの開始アドレスへの分岐のための命令を含
    むことを特徴とする、請求項５ないし９のいずれか一項
    に記載の制御プロセッサ。