JPH0415830A - プログラムカウンタ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はインストラクションＲＯＭの読出しアドレス指
定用のプログラムカウンタ回路に関する。

〔従来の技術〕

従来のプログラムカウンタ回路の構成例を第３図に示す
。インクリメント回路１２の出力と、入大端１４、入力
端１．４の各入力とをデータ入力とし、入力端２，３．
５の各入力を制御入力とする４入力セレクタ回路１５と
、４入力セレクタ回路１５の出力をラッチするフリップ
フロップ（ＤＦＦ）１１と、ＤＦＦＩＩの出力を入力と
するインクリメント回路１２と、インクリメント回路１
２の出力および入力端１の入力をデータ入力とし入力端
２の入力を制御入力とする２入力セレクタ回路１６とを
有している。

出力端６は、外部のインストラクションＲＯＭへ指定ア
ドレスを出力し、インストラクションＲＯＭの出力は入
力端１へ接続される。出力端１３は、外部のスタックレ
ジスタへ接続され、スタックレジスタの出力は入力端１
４へ接続される。

この従来回路の動作時には、４入力セレクタ回路１５は
、割込み要求の信号が入力されると割込みベクトルの値
が入力される入力端４を選択し、ジャンプ命令制御の信
号が入力端２に入力されるとジャンプ先アドレスの値が
入力される入力端１を選択し、割込み解除の信号が入力
されると割込み復帰アドレスの値が入力される入力端１
４を選択し、それ以外ではインクリメント回路１２の出
力を選択する。４人カセレクタロ路１５により選択され
たアドレスの値は、ＤＦＦＩＩによってラッチされ、出
力端６から外部のインストラクションＲＯＭへ出力され
る。この間、インクリメント回路１２は、ＤＦＦＩＩの
出力値をインクリメントし、シーケンシャルなアドレス
値を生成する。

２入力セレクタ回路１６は、ジャンプ命令制御の信号が
入力端２に入力されるとジャンプ先アドレスが入力され
る入力端１を選択し、出力端１３から外部のスタックレ
ジスタヘアドレスの値を出力する。スタックレジスタは
、割込み要求時に出力端１３から出力されるアドレス値
を保持し、割込み解除時に保持しているアドレス値を入
力端１４に入力する。

第４図は上述の従来回路の動作を例示するタイムチャー
トである。まず、通常処理時に割込み要求があった場合
について説明する。時間ｌにおいて割込み要求が入力さ
れると、４入力セレクタ回路１５は、割込みベクトルを
選択する。この時、ＤＦＦＩＩはアドレス値ｎをラッチ
しており、次の命令を読み出すためのアドレス値ｎ＋１
は２入力セレクタ回路１６から出力端１３を経て外部の
スタックレジスタへ出力される０時間２において、割込
みベクトル値１１がＤＦＦｌｌにラッチされて割込み処
理１が始まり、通常処理時の次の命令を読み出すアドレ
ス値ｎ＋１は、外部のスタックレジスタに格納される。

時間５において割込み解除が入力されると、４入力セレ
クタ回路１５は、外部スタックレジスタの出力に接続さ
れた入力端１４を選択する。時間６において、アドレス
値ｎ＋１が外部スタックレジスタから４入力セレクタ回
路１５を通りＤＦＦｌｌにラッチされ、通常処理に復帰
する。

次に、ジャンプ命令実行時に割込み要求があった場合に
ついて説明する。時間１０において割込み要求が入力さ
れると、４入力セレクタ回路１５は、割り込みベクトル
の入力端４を選択する。この時、ジャンプ命令制御が入
力端２に入力されており、これに応じて２入力セレクタ
回路１６はジャンプ先アドレスの入力端１を選択しジャ
ンプ先アドレス値Ｊ１を外部のスタックレジスタへ出力
する。時間１１において割込みベクトル値Ｉ２がＤＦＦ
ｌｌにラッチされ割込み処理２が始まり、ジャンプ命令
実行時のジャンプ先アドレス値Ｊ１は外部スタックレジ
スタへ格納される。

時間１５において、割込み解除が入力されると、４入力
セレクタ回路１５は入力端１４を選択する。時間１６に
おいて、ジャンプ先アドレス値Ｊ１が４入力セレクタ回
路１５を通りＤＦＦＩＩにラッチされ、ジャンプ命令が
実行される。

〔発明が解決しようとする課題〕

この従来回路は、逐次処理、ジャンプ命令処理。

割込み処理の機能を有しているが、割込み処理時にカウ
ンタ値及びジャンプ先アドレス値を一時退避させるため
のスタックレジスタを外部に設けねばならず回路構成に
レギュラリティが無く、ＬＳＩ化した場合に回路集積度
が低下し、経済性を損なうという問題点がある。

〔課題を解決するための手段〕

本発明のプログラムカウンタ回路は、ジャンプ先アドレ
スを示すデータおよび外部命令メモリのアドレスを指定
する出力信号のインクリメント信号を受けてジャンプ命
令を示す制御信号を与えられたときに前記ジャンプ先ア
ドレスデータを選択しこれ以外のときには前記インクリ
メント信号を選択し送出する第１の２入力セレクタ回路
と、該第１の２入力セレクタ回路の送出信号および自身
の送出信号をラッチした信号を受けて割込み要求を示す
制御信号を与えられたときに前記第１の２入力セレクタ
回路の送出信号を選択しこれ以外のときには前記ラッチ
信号を選択し送出する第２の２入力セレクタ回路と、前
記第１の２入力セレクタ回路の送出信号、前記第２の２
入力セレクタ回路の前記ラッチ信号、および割込みベク
トルの示すデータを受けて前記割込み要求制御信号を与
えられたときに前記割込みベクトルデータを選択し割込
み解除を示す制御信号を受けたときに前記第２の２入力
セレクタ回路の前記ラッチ信号を選択しこれ以外のとき
には前記第１の２入力セレクタ回路の送出信号を選択し
て送出する３入力セレクタ回路と、該３入力セレクタ回
路の送出信号をラッチした前記外部メモリアドレス指定
用の出力信号の値を歩進させるインクリメント回路とを
備えている。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の一実施例を示す回路図である。入力端
１の入力およびインクリメント回路１２の出力をデータ
入力とし入力端２の入力を制御入力とする２入力セレク
タ回路７と、２入力セレクタ回路７およびＤＦＦ９の両
出力をデータ入力とし入力端３の入力を制御入力とする
２入力セレクタ回路８と、２入力セレクタ回路８の出力
をラッチするＤＦＦ９と、２入力セレクタ回路７の出力
およびＤＦＦ９の両出力と入力端４の入力とをデータ入
力とし入力端３および入力端５の両入力を制御入力とす
る３入力セレクタ回路１０と、３入力セレクタ回路１０
の出力をラッチするＤＦＦｌｌと、ＤＦＦｌｌの出力を
入力とするインクリメント回路１２とを有している。

出力端６は、外部のインストラクションＲＯＭのアドレ
ス入力に接続され、そのインストラクションＲＯＭの出
力は入力端１に接続されている。

動作時には、２入力セレクタ回路７は、ジャンプ命令制
御が入力されるとジャンプ先アドレスが入力される入力
端１を選択し、それ以外ではインクリメント回路１２の
出力を選択する。２入力セレクタ回路８およびＤＦＦ９
は割込み処理時のスタック処理を行う回路であり、割込
み要求が入力されると、２入力セレクタ回路８は２入力
セレクタ回路７の出力を選択し、割込み復帰アドレス値
がＤＦＦ９にラッチされる。これ以外の時には、２入力
セレクタ回路８はＤＦＦ９の出力を選択し続けて、ＤＦ
Ｆ９の値を保持する。

３入力セレクタ回路１０は、割込み要求が入力されると
割込みベクトル値が入力される入力端４を選択し、割込
み解除が入力されると割込み復帰アドレス値を保持して
いるＤＦＦ９の出力を選択し、それ以外では２入力セレ
クタ回路７の出力を選択する。またインクリメント回路
１２は、ＤＦＦＩＬの出力値をインクリメントし通常動
作時のシーケンシャルなアドレス値を生成する。外部の
インストラクションＲＯＭの命令を読み出す指定アドレ
ス値は、３入力セレクタ回路１０によって選択されたア
ドレス値をＤＦＦＩＩでラッチして得られ、出力端６か
ら出力される。

第２図は本実施例の動作を例示するタイムチャートであ
る。まず通常処理時に割込み要求があった場合を説明す
る。時間１において割込み要求が入力されると、２入力
セレクタ回路８は２入力セレクタ回路７の出力を選択し
、３入力セレクタ回路１０は割込みベクトルの入力端４
を選択する。

この時、ＤＦＦＩＩは通常処理時の外部インストラクシ
ョンＲＯＭの命令を読み出すためのアドレス値ｎをラッ
チしており、インクリメント回路１２は次の命令を読み
出すアドレス値ｎ＋１を出力している。時間２において
、割込みベクトル値工１がＤＦＦｌｌにラッチされ、割
込み処理１が始まる、アドレス値ｎ＋１はインクリメン
ト回路１２から２入力セレクタ回路７及び２入力セレク
タ回路８を通りＤＦＦ９にラッチされる。また、２入力
セレクタ回路８は、割込み要求時以外はＤＦＦ９の出力
を選択するので、ＤＦＦ９にラッチされたアドレス値ｎ
＋１は保持される。

時間５において割込み解除が入力されると３入力セレク
タ回路１０はＤＦＦ９の出力を選択する。時間６におい
て、ＤＦＦ９に保持されていたアドレス値ｎ＋１がＤＦ
ＦＩＩにラッチされ通常処理に復帰する。

次にジャンプ命令実行時に割込み要求があった場合につ
いて説明する。時間１０において割込み要求が入力され
ると、２入力セレクタ回路８は２入力セレクタ回路７の
出力を選択し、３入力セレクタ回路１０は割込みベクト
ルの入力端４を選択する。この時、ジャンプ命令制御が
入力端２に入力されており、２入力セレクタ回路７はジ
ャンプ先アドレスの入力端１を選択する。時間１１にお
いて、割込みベクトル値■２がＤＦＦｌｌにラッチされ
割込み処理２が始まり、ジャンプ命令実行時のジャンプ
先アドレス値Ｊ１は２入力セレクタ回路７及び２入力セ
レクタ回路８を通りＤＦＦ９にラッチされ保持される。

時間１５において、割込み解除が入力されると、３入力
セレクタ回路１０はＤＦＦ９の出力を選択する。時間１
６において、ジャンプ先アドレス値Ｊ１がＤＦＦＩＩに
ラッチされジャンプ命令が実行される。

上述のように、割込み処理を行なっている間、復帰アド
レスを保持する機能を持たせであるので、そのためのス
タックレジスタを外部接続せずに済む。

〔発明の効果〕

以上説明したように本発明は、割込み処理時のスタック
機能を内部に設けであるので、ビットスライス構成が可
能となり、ビット長に対する汎用性が得られ、またＬＳ
Ｉ化した場合の集積度を従来よりも向上でき経済性を改
善し得るという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図、第２図は第１
図の回路動作を示すタイムチャート、第３図は従来回路
を示す回路図、第４図は第３図の回路動作を示すタイム
チャートである。 １〜５，１４・・・入力端、６．１３・・・出力端、７
．８．１６・・・２入力セレクタ回路、９．１１・・・
フリップフロップ（ＤＦＦ）、１０・・・３入力セレク
タ回路、１２・・・インクリメント回路、１５・・・４
入力セレクタ回路。

Claims (1)

【特許請求の範囲】
1. ジャンプ先アドレスを示すデータおよび外部命令メモリ
   のアドレスを指定する出力信号のインクリメント信号を
   受けてジャンプ命令を示す制御信号を与えられたときに
   前記ジャンプ先アドレスデータを選択しこれ以外のとき
   には前記インクリメント信号を選択し送出する第１の２
   入力セレクタ回路と、該第１の２入力セレクタ回路の送
   出信号および自身の送出信号をラッチした信号を受けて
   割込み要求を示す制御信号を与えられたときに前記第１
   の２入力セレクタ回路の送出信号を選択しこれ以外のと
   きには前記ラッチ信号を選択し送出する第２の２入力セ
   レクタ回路と、前記第１の２入力セレクタ回路の送出信
   号、前記第２の２入力セレクタ回路の前記ラッチ信号、
   および割込みベクトルの示すデータを受けて前記割込み
   要求制御信号を与えられたときに前記割込みベクトルデ
   ータを選択し割込み解除を示す制御信号を受けたときに
   前記第２の２入力セレクタ回路の前記ラッチ信号を選択
   しこれ以外のときには前記第１の２入力セレクタ回路の
   送出信号を選択して送出する３入力セレクタ回路と、該
   ３入力セレクタ回路の送出信号をラッチした前記外部メ
   モリアドレス指定用の出力信号の値を歩進させるインク
   リメント回路とを備えていることを特徴とするプログラ
   ムカウンタ回路。