JPH02199542A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH02199542A JPH02199542A JP2018489A JP2018489A JPH02199542A JP H02199542 A JPH02199542 A JP H02199542A JP 2018489 A JP2018489 A JP 2018489A JP 2018489 A JP2018489 A JP 2018489A JP H02199542 A JPH02199542 A JP H02199542A
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- JP
- Japan
- Prior art keywords
- address
- line
- level
- bits
- vector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、■チップマイクロコンピュータ等の情報処
理装置に関し、特に割込時等におけるスタートアドレス
を変更可能とした情報処理装置に関する。
理装置に関し、特に割込時等におけるスタートアドレス
を変更可能とした情報処理装置に関する。
［従来の技術］
プロセッサＩＣのごとき情報処理装置においては、リセ
ットや割込み発生時に実行される処理ルーチンにおける
スタートアドレスを発生する仕組みが組込まれている。
ットや割込み発生時に実行される処理ルーチンにおける
スタートアドレスを発生する仕組みが組込まれている。
しかし、アドレスバスがチップ外部に出ていないＩチッ
プのマイクロコンピュータやＤＳＰのようなプログラム
内蔵のＩＣでは、前記スタートアドレスはマスクＲＯＭ
にコード固定して書き込まれているのが一般的であり、
第３図にこの種のアドレス制御回路の構成例を示してい
る。
プのマイクロコンピュータやＤＳＰのようなプログラム
内蔵のＩＣでは、前記スタートアドレスはマスクＲＯＭ
にコード固定して書き込まれているのが一般的であり、
第３図にこの種のアドレス制御回路の構成例を示してい
る。
４にバイトのＲＯＭ１は、００００Ｂ−ＯＦＦＦＦＨの
アドレス空間に割付けられており、０００ＦＨ〜０ＯＯ
ＦＨの１６個のアドレスには、ベクターアドレスとして
、２種類のリセット及び１４種類の割込の処理の計１６
個のスタートアドレスが書き込まれている。
アドレス空間に割付けられており、０００ＦＨ〜０ＯＯ
ＦＨの１６個のアドレスには、ベクターアドレスとして
、２種類のリセット及び１４種類の割込の処理の計１６
個のスタートアドレスが書き込まれている。
これらの１６種類のベクターアドレスを区別するには４
ビツトあれば十分なため、ベクターアドレス発生器２よ
り、ベクターアドレスの情報として、１６ビツトのアド
レスの内の下位４ビツト（Ａ３−Ａ１１）でもって出力
される。そしてアドレスの残りの上位の１２ビツト（Ａ
１５〜Ａ４）の各ビットライン（ＢＩ６〜Ｂ４）は、上
位アドレス設定部Ｘにおいて接地されており、ベクター
アドレス発生器２より出力された下位４ビツト（Ａ、〜
ＡＯ）は、上位アドレス設定部Ｘよりの、Ｌレベルに固
定された上位１２ビツト（Ａ１５〜Ａ４）とともに、ベ
クターアドレスとして、ゲート３を介してアドレスバス
に送出される。
ビツトあれば十分なため、ベクターアドレス発生器２よ
り、ベクターアドレスの情報として、１６ビツトのアド
レスの内の下位４ビツト（Ａ３−Ａ１１）でもって出力
される。そしてアドレスの残りの上位の１２ビツト（Ａ
１５〜Ａ４）の各ビットライン（ＢＩ６〜Ｂ４）は、上
位アドレス設定部Ｘにおいて接地されており、ベクター
アドレス発生器２より出力された下位４ビツト（Ａ、〜
ＡＯ）は、上位アドレス設定部Ｘよりの、Ｌレベルに固
定された上位１２ビツト（Ａ１５〜Ａ４）とともに、ベ
クターアドレスとして、ゲート３を介してアドレスバス
に送出される。
アドレスバスとＰＣバスとには、こられのバスからのア
ドレス値又はＰＣ値を選択するマルチプレクサ４が接続
されており、第４図に示すように、基準クロックがＨレ
ベルとなる前半にアドレス値が、そして基準クロックが
Ｌレベルとなる後半にＰＣ値が時分割に選択され、ＲＯ
ＭＩに与えられる。この゛ヤル≠ブレク＋４：は、更に
チップイ氷−プル回路５ζピより制御されるようになっ
ていて、この実施例では、ＲＯＭＩのアドレス空間が下
位側４にバイトのため、アドレス値及びＰＣ値がＲＯＭ
のアドレス空間内であれば、マルチプレクサ４はイネー
ブルにされ、アドレス値及びＰＣ値が前記アドレス空間
外であれば、マルチプレクサ４の出力が禁止されるよう
になっている。
ドレス値又はＰＣ値を選択するマルチプレクサ４が接続
されており、第４図に示すように、基準クロックがＨレ
ベルとなる前半にアドレス値が、そして基準クロックが
Ｌレベルとなる後半にＰＣ値が時分割に選択され、ＲＯ
ＭＩに与えられる。この゛ヤル≠ブレク＋４：は、更に
チップイ氷−プル回路５ζピより制御されるようになっ
ていて、この実施例では、ＲＯＭＩのアドレス空間が下
位側４にバイトのため、アドレス値及びＰＣ値がＲＯＭ
のアドレス空間内であれば、マルチプレクサ４はイネー
ブルにされ、アドレス値及びＰＣ値が前記アドレス空間
外であれば、マルチプレクサ４の出力が禁止されるよう
になっている。
このようにしてＲＯＭＩのアクセスにより読みえたこと
を特徴とする。
を特徴とする。
［作用］
例えば、［ＬＬＬＬＩ、Ｉ、Ｌ、ＬＬＬＬＬ ＨＬ；Ｈ
Ｌ］のごとく、上位１２ビツトがＬレベルに固定され、
下位４ビツトが随意のＨもしくはＬレベルに設定された
ベクターアドレスにおいて、上記手段により、上位１２
ビツトにおける各ビットをＨもしくはＬに容易に設定可
能とすることにより、随意のベクターアドレスが得られ
、このベクターアドレスのアクセスにより所望のスター
トアドレスを読み出すことができる。
Ｌ］のごとく、上位１２ビツトがＬレベルに固定され、
下位４ビツトが随意のＨもしくはＬレベルに設定された
ベクターアドレスにおいて、上記手段により、上位１２
ビツトにおける各ビットをＨもしくはＬに容易に設定可
能とすることにより、随意のベクターアドレスが得られ
、このベクターアドレスのアクセスにより所望のスター
トアドレスを読み出すことができる。
［実施例］
第１図は、この発明の装置の一実施例を示す制御ブロッ
ク図であり、第３図と同一の部分については同一の符号
を付している。
ク図であり、第３図と同一の部分については同一の符号
を付している。
上位アドレス設定部Ｘ′にて、ベクターアドレスにおけ
る上位１２ビツト（Ａ１５〜Ａ４）の各ラインは、選択
的に接地ラインＧもしくは試験信号ラインＱに接続可能
となっており、予め所望のアドレスが得られるように、
各ビットラインは試験借出されたスタートアドレスはラ
ッチ回路６でラッチされ、次のサイクルでＰＣレジスタ
７に転送される。
る上位１２ビツト（Ａ１５〜Ａ４）の各ラインは、選択
的に接地ラインＧもしくは試験信号ラインＱに接続可能
となっており、予め所望のアドレスが得られるように、
各ビットラインは試験借出されたスタートアドレスはラ
ッチ回路６でラッチされ、次のサイクルでＰＣレジスタ
７に転送される。
［発明が解決しようとする課題］
上記の従来゛の回路では、ベクターアドレス発生器２で
発生した１６種類の固定のベクターアドレスに基づいて
ＲＯＭＩのアドレス ００００Ｈ〜０００ＦＨのアドレ
スよりスタートアドレスが読み出されるようになってお
り、そのため別のスタートアドレスへの変更が困難であ
った。
発生した１６種類の固定のベクターアドレスに基づいて
ＲＯＭＩのアドレス ００００Ｈ〜０００ＦＨのアドレ
スよりスタートアドレスが読み出されるようになってお
り、そのため別のスタートアドレスへの変更が困難であ
った。
この発明は、上述した問題点をなくすためになされたも
のであり、動作モード゛を切り換えることにより、所望
のスタートアドレスを読み込めるようにした情報処理装
置を提供することを目的とする。
のであり、動作モード゛を切り換えることにより、所望
のスタートアドレスを読み込めるようにした情報処理装
置を提供することを目的とする。
［課題を解決するための手段］
この発明の情報処理装置は、所定数の上位ビットがＬレ
ベルに設定されたベクターアドレスを有する情報処理装
置において、前記上位の各ビットをＨもしくはＬレベル
に設定可能とする手段を備号ラインＱあるいは接地ライ
ンＧに接続される。
ベルに設定されたベクターアドレスを有する情報処理装
置において、前記上位の各ビットをＨもしくはＬレベル
に設定可能とする手段を備号ラインＱあるいは接地ライ
ンＧに接続される。
第１図では、ビットラインＢｕ５が試験信号ラインＱに
接続され、ビットラインＢ１４が接地ラインＧに接続さ
れている。試験信号ラインＬは、通常の動作モード時に
はＬレベルであり、試験モード時にはＨレベルとなる。
接続され、ビットラインＢ１４が接地ラインＧに接続さ
れている。試験信号ラインＬは、通常の動作モード時に
はＬレベルであり、試験モード時にはＨレベルとなる。
上記の構成において、試験信号ラインＱがＬレベルのと
゛きは、上位アドレス設定部Ｘ°における接続状態に拘
わらず上位の１２ピツ）（Ａ１５〜Ａ４）は常にＬレベ
ルとなるので、第３図の従来例と同様に、通常のユーザ
ーが使用するノーマルモードとなり、ＲＯＭＩの０００
０Ｈ〜０ＯＯＦ’）Ｉのいずれかのアドレスがアクセス
され、スタートアドレスが読み出される。
゛きは、上位アドレス設定部Ｘ°における接続状態に拘
わらず上位の１２ピツ）（Ａ１５〜Ａ４）は常にＬレベ
ルとなるので、第３図の従来例と同様に、通常のユーザ
ーが使用するノーマルモードとなり、ＲＯＭＩの０００
０Ｈ〜０ＯＯＦ’）Ｉのいずれかのアドレスがアクセス
され、スタートアドレスが読み出される。
一方、前記試験信号ラインＱがＨレベルとなると、試験
モードとなり、上位アドレス設定部Ｘ。
モードとなり、上位アドレス設定部Ｘ。
において、接地ラインＧに接続されたビットラインはＬ
レベルであるが、試験信号ラインＱに接続されたビット
ラインはＩ４レベルとなるため、上位アドレス設定部Ｘ
゛で各ビットラインを随意に試験信号ラインＱあるいは
接地ラインＧに接続しておくことで、上位１２ビツト（
Ａ１５〜Ａ４）を所望のビット構成にすることができ、
それ故、ＲＯＭ１に対して所望のアドレスをアクセスし
て所望のスタートアドレスを読み出すことができる。
レベルであるが、試験信号ラインＱに接続されたビット
ラインはＩ４レベルとなるため、上位アドレス設定部Ｘ
゛で各ビットラインを随意に試験信号ラインＱあるいは
接地ラインＧに接続しておくことで、上位１２ビツト（
Ａ１５〜Ａ４）を所望のビット構成にすることができ、
それ故、ＲＯＭ１に対して所望のアドレスをアクセスし
て所望のスタートアドレスを読み出すことができる。
上位アドレス設定部Ｘ゛において、ビットラインを選択
的に接地ラインＧあるいは試験信号ラインＱに接続可能
とするための一例を第２図に示している。
的に接地ラインＧあるいは試験信号ラインＱに接続可能
とするための一例を第２図に示している。
試験信号ラインＱと接地ラインＧとが平行に形成され、
これらのライン上１とコンタクトマスク（不図示）を介
し、該アドレス設定部Ｘ°におけるアドレスのビットラ
イン（Ｂ１５．ＢＩ−・・Ｂ、）が前記ラインＱ、Ｇと
直交方向に形成される。前記コンタクトマスクには、第
２図に示すように、ビットラインＢ１．と試験信号ライ
ンＱとの重なり部と、ビットラインＢＩ４と接地ライン
Ｇとの重なり部に対応するように、それぞれ開口Ｗ１及
びＷ２が設けられており、これらの開口を通して形成さ
れる導体部によって、ビットラインＢ１５は試験信号ラ
インＱできる。又、ユーザーには通常のベクターアドレ
スのみを公開し、モード切り換え時のベクターアドレス
は、プログラム、の評価用としてメーカー側で使うよう
にしてもよい。
これらのライン上１とコンタクトマスク（不図示）を介
し、該アドレス設定部Ｘ°におけるアドレスのビットラ
イン（Ｂ１５．ＢＩ−・・Ｂ、）が前記ラインＱ、Ｇと
直交方向に形成される。前記コンタクトマスクには、第
２図に示すように、ビットラインＢ１．と試験信号ライ
ンＱとの重なり部と、ビットラインＢＩ４と接地ライン
Ｇとの重なり部に対応するように、それぞれ開口Ｗ１及
びＷ２が設けられており、これらの開口を通して形成さ
れる導体部によって、ビットラインＢ１５は試験信号ラ
インＱできる。又、ユーザーには通常のベクターアドレ
スのみを公開し、モード切り換え時のベクターアドレス
は、プログラム、の評価用としてメーカー側で使うよう
にしてもよい。
第１図はこの発明の情報処理装置の一実施例を示す制御
ブロック図、第２図は、第１図の装置における上位アド
レス設定部の構成例を示すパターン形成図、第３図は従
来の情報処理装置の制御ブロック図、第４図は、第３図
の装置における動作を示すタイムチャートである。 ｌ・・ＲＯＭ、２・・・ベクターアドレス発生器、３・
・・ゲート、４・・・マルチプレクサ、５・・・チップ
イネーブル回路、６・・・ラッチ回路、７・・・ＩＣレ
ジスタ、Ｘｏ・・・上位アドレス設定部。
ブロック図、第２図は、第１図の装置における上位アド
レス設定部の構成例を示すパターン形成図、第３図は従
来の情報処理装置の制御ブロック図、第４図は、第３図
の装置における動作を示すタイムチャートである。 ｌ・・ＲＯＭ、２・・・ベクターアドレス発生器、３・
・・ゲート、４・・・マルチプレクサ、５・・・チップ
イネーブル回路、６・・・ラッチ回路、７・・・ＩＣレ
ジスタ、Ｘｏ・・・上位アドレス設定部。
Claims (1)
- （１）所定数の上位ビットがＬレベルに設定されたベク
ターアドレスを有する情報処理装置において、前記上位
の各ビットをＨもしくはＬレベルに設定可能とする手段
を備えたことを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2018489A JPH02199542A (ja) | 1989-01-30 | 1989-01-30 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2018489A JPH02199542A (ja) | 1989-01-30 | 1989-01-30 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02199542A true JPH02199542A (ja) | 1990-08-07 |
Family
ID=12020090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2018489A Pending JPH02199542A (ja) | 1989-01-30 | 1989-01-30 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02199542A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08214294A (ja) * | 1994-09-30 | 1996-08-20 | Sgs Thomson Microelectron Sa | 動画像圧縮回路用制御プロセッサ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62226257A (ja) * | 1986-03-27 | 1987-10-05 | Toshiba Corp | 演算処理装置 |
-
1989
- 1989-01-30 JP JP2018489A patent/JPH02199542A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62226257A (ja) * | 1986-03-27 | 1987-10-05 | Toshiba Corp | 演算処理装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08214294A (ja) * | 1994-09-30 | 1996-08-20 | Sgs Thomson Microelectron Sa | 動画像圧縮回路用制御プロセッサ |
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