JPH0821617B2

JPH0821617B2 - 半導体集積回路

Info

Publication number: JPH0821617B2
Application number: JP63291450A
Authority: JP
Inventors: 和男冨塚
Original assignee: Sanyo Denki Co Ltd
Current assignee: Sanyo Denki Co Ltd
Priority date: 1988-11-17
Filing date: 1988-11-17
Publication date: 1996-03-04
Anticipated expiration: 2011-03-04
Also published as: JPH02137245A

Description

【発明の詳細な説明】（イ）産業上の利用分野本発明は半導体集積回路に関し、特に信号干渉を防止
した半導体集積回路に関するものである。

（ロ）従来の技術一般に半導体チップの相互の干渉を防止する技術とし
ては、例えば特開昭59-84542号公報がある。

この公報で述べられている半導体集積回路（51）は、
夫々取扱う周波数や信号レベルが異なる回路ブロックが
複数個集積されているものである。

第４図の如く、P^-型の半導体基板（52）があり、この
半導体基板（52）上にはＮ型の領域（53）、例えばエピ
タキシャル層が形成される。

このエピタキシャル層（53）内には、例えばトランジ
スタ、ダイオード、コンデンサおよび抵抗等が集積さ
れ、前述の回路ブロックが構成されている。

この回路ブロックの周辺には、高濃度のP⁺型領域（5
4）が設けられ、このP⁺型領域（54）は、前記Ｎ型の領
域（53）上に設けられた絶縁膜（55）の開口部（56）を
介してグランドライン（57）と電気的に接続されてい
た。

第４図では、左端のＮ型領域（53）が第１の回路ブロ
ック（58）であり、右端のＮ型領域（53）が第２の回路
ブロック（59）である。従って電流は矢印の如く流れ相
互干渉を防止している。

（ハ）発明が解決しようとする課題前述の構成に於いて、相互干渉を発生するリーク電流
が吸収しきれず、例えば第１の回路ブロック（58）より
第２の回路ブロック（59）へ前記リーク電流が浸入し、
相互干渉を発生させる問題は未だ残っていた。

これはリーク電流量が多くなると、P⁺型領域（54）に
流れる電流量が多くなり、その結果グランドラインのイ
ンピーダンスによりP⁺型領域の電位が上昇してしまうた
めである。

電位が上昇するリーク電流を完全に吸収できず、例え
ば半導体基板（52）を介して第２の回路ブロック（59）
へ浸入してしまう結果となる。

（ニ）課題を解決するための手段本発明は前述の問題点に鑑みてなされ、第１のブロッ
ク（11）と第２のブロック（12）を夫々囲んだ第１のダ
ミーアイランド（13）と第２のダミーアイランド（14）
を設け、この第１のダミーアイランド（13）と第２のダ
ミーアイランド（14）を電源電圧（Vcc）とする。また
この第１のダミーアイランド（13）と第２のダミーアイ
ランド（14）との間には分離領域（15）を設け、この分
離領域（15）はグランド電圧（GND）とすることで解決
するものである。

（ホ）作用前記分離領域（15）をGNDとし、第１のダミーアイラ
ンド（13）と第２のダミーアイランド（14）とをVccと
することで、第１のダミーアイランド（13）第２のダミ
ーアイランド（14）の周囲には空乏層が形成される。

この空乏層は、前記第１のダミーアイランド（13）と
第２のダミーアイランド（14）を横切って分離領域（1
5）で吸収されるリーク電流の発生を抑制する。

その為、分離領域（15）のリーク電流吸収量はこの分
減少をするので電位上昇を防ぐことができる。

従って半導体基板（２）を介して第２のブロック（1
2）および第１のブロック（11）へ浸入する電流を、前
記分離領域（15）で効率良く吸収できる。

（ヘ）実施例以下に本発明の半導体集積回路（１）を図面を参照し
ながら詳述する。

第１図は第１の実施例であり、半導体ICの中の一領域
を平面図で示したものであり、第２図は第１図のA-A′
線における断面図である。

先ず第２図より、Ｐ型の半導体基板（２）があり、こ
の半導体基板（２）上にはエピタキシャル成長させたＮ
型のエピタキシャル層（３）がある。

このエピタキシャル層（３）と前記半導体基板（２）
との間に形成されるN⁺型の埋込み層（４）があり、この
埋込み層（４）の周囲には、前記エピタキシャル層
（３）表面より、前記半導体基板（２）に到達するよう
に形成されるP⁺型の分離領域（５）がある。そしてこの
分離領域（５）によって複数の島領域（６）が形成され
る。

前記島領域（６）には、通常の半導体の製造方法によ
って作り込まれるトランジスタ、ダイオード、コンデン
サおよび抵抗等があり、前記エピタキシャル層（３）表
面の絶縁膜（７）を介して前記トランジスタ、ダイオー
ド、コンデンサおよび抵抗等と電気的に接続される配線
が設けられる。

ここで前記配線を形成する金属電極は、２層構造を採
用しており、前記トランジスタ、ダイオード、コンデン
サおよび抵抗等をつなぐ配線は、実質的に第１層目に形
成され、クロスを生じる領域のみを第２層目に形成して
いる。また後述するが、シールド電極は第２層目に形成
されている。

以上の構成によって本半導体集積回路（１）が形成さ
れ、この平面図を第１図に示す。

先ず破線で囲まれる方形状の領域が第１のブロック
（11）と第２のブロック（12）である。

このブロック（11），（12）内には、前述のように半
導体素子が集積化され、これらの半導体素子を電気的に
接続する配線、また半導体素子を形成する際に形成され
る拡散領域が描かれるべきであるが、ここでは省略をし
た。

次にこの第１のブロック（11）と第２のブロック（1
2）との周囲には、２本の破線間に設けられたＮ型のダ
ミーアイランド（13），（14）があり、詳しくは前記第
１のブロック（11）には第１のダミーアイランド（13）
が、前記第２のブロック（12）には第２のダミーアイラ
ンド（14）がある。

続いて前記第１のダミーアイランド（13）と前記第２
のダミーアイランド（14）との間には、P⁺型の分離領域
（15）がある。

続いて前記第１のダミーアイランド（13）上には、絶
縁膜（７）のコンタクト孔を介して、この第１のダミー
アイランド（13）と電気的に接続される第１の電源ライ
ン（16）がある。また前記第２のダミーアイランド（1
4）上には、前述と同様に第２の電源ライン（17）があ
る。

この第１の電源ライン（16）と第２の電源ライン（1
7）は、半導体チップ（１）の周辺に設けられた電源パ
ッド（18）へ延在されている。そして夫々のブロック内
に、パッドより延在された別々の配線により電源を供給
している。

続いて前記分離領域（15）上には、絶縁膜（７）のコ
ンタクト孔を介して、前記分離領域（15）と電気的に接
続された第１のグランドライン（19）がある。

このグランドライン（19）は、半導体チップ（１）の
周辺に設けられた第１のグランドパッド（20）へ延在さ
れている。

続いて半導体チップ（１）の周辺に設けられた第２の
グランドパッド（21）より延在されているグランドライ
ン（22），（23）は、第１のブロック（11）の左側と、
第２のブロック（12）の右側に設けられ回路のグランド
ラインとして機能している。

ここで第２のブロック（12）へ延在されるグランドラ
イン（23）は、途中で前記第１のグランドライン（19）
と交差するので、×印で示したコンタクト孔（24），
（25）を介して第２層目に回避している。

更に第１のブロック（11）と第２のブロック（12）上
を全て被覆している第１のシールド電極（26）と第２の
シールド電極（27）がある。

ここで第１のシールド電極（26）と第２のシールド電
極（27）は、第１図では実線で示されており、第２層目
に形成されている。この第１のシールド電極（26）と第
２のシールド電極（27）は、夫々下側辺より延在され
て、前記第１のグランドパッド（20）と電気的に接続さ
れている。

ここで前記シールド電極（26），（27）は、第２層目
に形成されているので、×印で示したコンタクト孔（2
8）を介して、第１層目の電極と接続されている。

本発明の特徴とする点は、前記第１のダミーアイラン
ド（13）、第２のダミーアイランド（14）および分離領
域（15）にある。

第１のダミーアイランド（13）と第２のダミーアイラ
ンド（14）は、電源ラインVccに接続され、分離領域（1
5）はグランドラインGNDに接続されているために、分離
領域（15）と第１のダミーアイランド（13）、分離領域
（15）と第２のダミーアイランド（14）は逆バイアスさ
れる。

その結果、分離領域（15）と第１のダミーアイランド
（13）の接合領域および分離領域（15）と第２のダミー
アイランド（14）の接合領域には空乏層が形成される。

そして第１のブロック（11）より第２図の矢印アの方
向へ流れる電流は空乏層抑えられる。また第２のブロッ
ク（12）より第２図の矢印イの方向へ流れる電流は空乏
層で抑えられる。そのためにここで述べた電流は、分離
領域（15）へ流れないので、この分離領域（15）の電圧
上昇は抑えられる。

従って電位上昇を抑制した分離領域（15）は、半導体
基板（２）中を隣接するブロックへ流れ込むリーク電流
を矢印のウ，エの如く、完全に吸い出すことができる。

一方、前記シールド電極（26），（27）は、不要輻射
を防止すると共にブロック内の分離領域とオーミックコ
ンタクトし電位上昇を防ぎ、更に相互干渉を防止できる
ものである。

またブロックの回路用パッド（21）とリーク吸収用の
パッド（20）とを別々にして、リーク電流の帰還を防止
している。

第３図は本発明の第２の実施例であり、第１図と基本
的に同じであるので断面図は省略をした。

第１の電源ライン（16）と第２の電源ライン（17）を
別々のパッド、つまり第１の電源パッド（31）と第２の
電源パッド（32）に接続している。

また第１のブロック（11）の左側、第２のブロック
（12）の右側に設けられたグランドライン（22），（2
3）を、別々のグランドパッド（33），（34）に接続し
ている。

ここでは、第１のブロック（11）と第２のブロック
（12）の電源ラインとグランドラインとを別々にしてい
るので、第１のブロックと第２のブロックの変動が他の
ブロックへ伝わらない構成となっている。

（ト）発明の効果以上の説明からも明らかな如く、第１のブロック（1
1）と第２のブロック（１）との間に、空乏層が形成さ
れている第１のダミーアイランド（13）と第２のダミー
アイランド（14）を設けることで、エピタキシャル層内
を横方向へ横切り分離領域（15）へ流れる電流を防止し
ている。

そのため、相互干渉を発生する半導体基板（３）内の
リーク電流を、相対するブロックへ流れる前に、完全に
吸収することができる。

従って半導体チップ内に形成された複数のブロックの
内、相互干渉を発生するブロック間に、本構成を取入る
ことで、相互干渉に弱い高周波回路等を１チップに集積
化することが可能となる。またこの方法は、上下左右、
どのブロックにも適用可能であり応用範囲が広い。

【図面の簡単な説明】

第１図は本発明の第１の実施例である半導体集積回路の
平面、第２図は第１図のA-A′線における断面図、第３
図は本発明の第２の実施例である半導体集積回路の平面
図、第４図は従来の半導体集積回路の断面図である。

Claims

【特許請求の範囲】

【請求項１】半導体基板内に隣接して集積された第１の
ブロックおよび第２のブロックと、この第１のブロックを囲んだ第１のダミーアイランド
と、前記第２のブロックを囲んだ第２のダミーアイランド
と、前記第１のダミーアイランドと第２のダミーアイランド
との間に設けられた分離領域とを備え、前記第１のダミーアイランドと前記第２のダミーアイラ
ンドのそれぞれの抵抗成分により、前記第１のブロック
と前記第２のブロックとの相互干渉を防止したことを特
徴とした半導体集積回路。
【請求項２】半導体基板内に隣接して集積された第１の
ブロックおよび第２のブロックと、この第１のブロックおよび第２のブロックをそれぞれ囲
んだ第１のダミーアイランドおよび第２のダミーアイラ
ンドと、前記第１のブロックと第２のブロック間に設けられた第
１のダミーアイランドと電気的に接続する第１の電源ラ
インと、前記第１のブロックと第２のブロック間に設けられた第
２のダミーアイランドと電気的に接続する第２の電源ラ
インと、前記第１のダミーアイランドと第２のダミーアイランド
との間に設けられた分離領域と電気的に接続する第１の
グランドラインとを備え、前記第１のダミーアイランドと前記分離領域、前記第２
のダミーアイランドと前記分離領域は、逆バイアスされ
ることを特徴とした半導体集積回路。