JPH0821752B2 - 半導体レ−ザ装置の製造方法 - Google Patents
半導体レ−ザ装置の製造方法Info
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- JPH0821752B2 JPH0821752B2 JP61217416A JP21741686A JPH0821752B2 JP H0821752 B2 JPH0821752 B2 JP H0821752B2 JP 61217416 A JP61217416 A JP 61217416A JP 21741686 A JP21741686 A JP 21741686A JP H0821752 B2 JPH0821752 B2 JP H0821752B2
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- Semiconductor Lasers (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は半導体レーザ装置の製造方法に関するもので
ある。
ある。
従来の技術 半導体レーザの実用化により、コンパクトディスク，
ビデオディスク等の光学情報処理機器が実現され、普及
段階に入っている。半導体レーザの活性領域付近に流れ
る電流を集中させると上記情報処理機器等に使用しやす
い低電流動作などの特性が得られる。活性領域に電流を
集中させる代表的な構造は内部ストライプ型レーザと呼
ばれ、第３図にその断面図を示す。
ビデオディスク等の光学情報処理機器が実現され、普及
段階に入っている。半導体レーザの活性領域付近に流れ
る電流を集中させると上記情報処理機器等に使用しやす
い低電流動作などの特性が得られる。活性領域に電流を
集中させる代表的な構造は内部ストライプ型レーザと呼
ばれ、第３図にその断面図を示す。
以下、図面を参照しながら従来の内部ストライプ型レ
ーザについて説明する。第３図において12はｎ型GaAs基
板、13はn+−GaAsバッファ層、14はｎ−AlyGa1-yAsクラ
ッド層、15はAlxGa1-xAs活性層、16はｐ−AlyGa1-yAsク
ラッド層、17はn+−GaAsブロック層、19はp+−GaAsキャ
ップ層、11はｎ側電極、21はｐ側電極である。
ーザについて説明する。第３図において12はｎ型GaAs基
板、13はn+−GaAsバッファ層、14はｎ−AlyGa1-yAsクラ
ッド層、15はAlxGa1-xAs活性層、16はｐ−AlyGa1-yAsク
ラッド層、17はn+−GaAsブロック層、19はp+−GaAsキャ
ップ層、11はｎ側電極、21はｐ側電極である。
以上のように構成された内部ストライプ型レーザは通
常２回の結晶成長によって作成される。すなわち、ｎ型
GaAs基板12上にn+型GaAsバッファ層13、ｎ型AlyGa1-yAs
クラッド層14、AlxGa1-xAs活性層15、ｐ型AlyGa1-yAsク
ラッド層16、n+型GaAsブロック層17を順次成長させるの
が第１回の成長で、その後上記n+型GaAsブロック層17を
レジストをマスクとして化学エッチングによりストライ
プを形成しｐ型AlyGa1-yAsクラッド層16を露出させる。
次に第２回の成長としてｐ型AlyGa1-yAsクラッド層19、
p+型GaAsキャップ層20を成長させ、ｐ側,n側にオーミッ
ク電極21,11を形成する。ｐ側に（＋）、ｎ側に（−）
の電圧をかけると、n+型GaAsブロック層17とｐ型AlyGa
1-yAsクラッド層16の界面のｐ−ｎ接合部分だけが逆方
向に、他は順方向に電圧が加えられ、注入電流は内部ス
トライプを通って流れるためストライプ直下の活性層15
に電流が集中し、その結果低電流動作が実現される。
常２回の結晶成長によって作成される。すなわち、ｎ型
GaAs基板12上にn+型GaAsバッファ層13、ｎ型AlyGa1-yAs
クラッド層14、AlxGa1-xAs活性層15、ｐ型AlyGa1-yAsク
ラッド層16、n+型GaAsブロック層17を順次成長させるの
が第１回の成長で、その後上記n+型GaAsブロック層17を
レジストをマスクとして化学エッチングによりストライ
プを形成しｐ型AlyGa1-yAsクラッド層16を露出させる。
次に第２回の成長としてｐ型AlyGa1-yAsクラッド層19、
p+型GaAsキャップ層20を成長させ、ｐ側,n側にオーミッ
ク電極21,11を形成する。ｐ側に（＋）、ｎ側に（−）
の電圧をかけると、n+型GaAsブロック層17とｐ型AlyGa
1-yAsクラッド層16の界面のｐ−ｎ接合部分だけが逆方
向に、他は順方向に電圧が加えられ、注入電流は内部ス
トライプを通って流れるためストライプ直下の活性層15
に電流が集中し、その結果低電流動作が実現される。
発明が解決しようとする問題点 しかしながら上記のように構成された内部ストライプ
レーザにおいて内部ストライプの形成には、化学エッチ
ング，水洗，レジスト除去，乾燥の各工程があるため
に、エッチングによって露出したｐ型AlyGa1-yAsクラッ
ド層16面の酸化や汚染といった問題が起こる。この再成
長界面の酸化や不純物による汚染はその後２回目成長を
行ってデバイスを作製した際に微分効率の低下、順方向
電圧の上昇、負性抵抗の出現などの悪影響をもたらす。
レーザにおいて内部ストライプの形成には、化学エッチ
ング，水洗，レジスト除去，乾燥の各工程があるため
に、エッチングによって露出したｐ型AlyGa1-yAsクラッ
ド層16面の酸化や汚染といった問題が起こる。この再成
長界面の酸化や不純物による汚染はその後２回目成長を
行ってデバイスを作製した際に微分効率の低下、順方向
電圧の上昇、負性抵抗の出現などの悪影響をもたらす。
本発明は上記欠点に鑑み、RIE法又はRIBE法を用い
て、再成長界面での酸化を抑えて２回目成長が行える半
導体レーザ装置の製造方法を提供するものである。
て、再成長界面での酸化を抑えて２回目成長が行える半
導体レーザ装置の製造方法を提供するものである。
問題点を解決するための手段 上記問題点を解決するために、本発明の半導体レーザ
装置の製造方法は、一導電型のGaAs基板上にエピタキシ
ャル成長法により一導電型のAlyGa1-yAs（０＜ｙ≦１）
よりなる第１のクラッド層、AlxGa1-xAs（０≦ｘ＜１、
ｘ＜ｙ）よりなる活性層、反対導電型のAlyGa1-yAs（０
＜ｙ≦１）よりなる第２のクラッド層、一導電型のGaAs
よりなるブロック層およびAlzGa1-zAs（０＜ｚ≦１）よ
りなるマスク層を順次形成する工程と、前記マスク層上
にストライプ状の開口部を有するレジストマスクを形成
する工程と、エッチングにより少なくとも前記マスク層
を除去しストライプ状の溝を形成する工程と、前記レジ
ストマスクを除去する工程と、前記マスク層をマスクと
してドライエッチングにより前記ブロック層を選択的に
エッチングし前記第２のクラッド層に達する溝を形成す
る工程と、少なくとも前記ストライプ状の溝を覆ってエ
ピタキシャル成長法により反対導電型のAlyGa1-yAs（０
＜ｙ≦１）よりなる第３のクラッド層および反対導電型
のGaAsよりなるキャップ層を順次形成する工程とにより
構成されている。
装置の製造方法は、一導電型のGaAs基板上にエピタキシ
ャル成長法により一導電型のAlyGa1-yAs（０＜ｙ≦１）
よりなる第１のクラッド層、AlxGa1-xAs（０≦ｘ＜１、
ｘ＜ｙ）よりなる活性層、反対導電型のAlyGa1-yAs（０
＜ｙ≦１）よりなる第２のクラッド層、一導電型のGaAs
よりなるブロック層およびAlzGa1-zAs（０＜ｚ≦１）よ
りなるマスク層を順次形成する工程と、前記マスク層上
にストライプ状の開口部を有するレジストマスクを形成
する工程と、エッチングにより少なくとも前記マスク層
を除去しストライプ状の溝を形成する工程と、前記レジ
ストマスクを除去する工程と、前記マスク層をマスクと
してドライエッチングにより前記ブロック層を選択的に
エッチングし前記第２のクラッド層に達する溝を形成す
る工程と、少なくとも前記ストライプ状の溝を覆ってエ
ピタキシャル成長法により反対導電型のAlyGa1-yAs（０
＜ｙ≦１）よりなる第３のクラッド層および反対導電型
のGaAsよりなるキャップ層を順次形成する工程とにより
構成されている。
作 用 上記のような構成によって、１回目の成長後にストラ
イプを形成し、２回目の成長を行なう際に、従来の化学
エッチング後の水洗工程が入らないため、再成長界面の
酸化、汚染を抑え、良好な再成長界面が作製できる。
イプを形成し、２回目の成長を行なう際に、従来の化学
エッチング後の水洗工程が入らないため、再成長界面の
酸化、汚染を抑え、良好な再成長界面が作製できる。
実施例 以下、本発明の一実施例について図面を参照しながら
説明する。
説明する。
第１図は本発明の実施例における半導体レーザ装置の
断面図を示すものである。第１図において11はｎ側電
極、12はｎ型GaAs基板、13はｎ型GaAsバッファ層、14は
ｎ型AlyGa1-yAsクラッド層、15はAlxGa1-xAs活性層、16
はｐ型AlyGa1-yAsクラッド層、17はｎ型GaAsブロック
層、18はAlzGa1-zAsマスク層、19はｐ型AlyGa1-yAsクラ
ッド層、20はｐ型GaAsキャップ層、21はｐ側電極であ
る。
断面図を示すものである。第１図において11はｎ側電
極、12はｎ型GaAs基板、13はｎ型GaAsバッファ層、14は
ｎ型AlyGa1-yAsクラッド層、15はAlxGa1-xAs活性層、16
はｐ型AlyGa1-yAsクラッド層、17はｎ型GaAsブロック
層、18はAlzGa1-zAsマスク層、19はｐ型AlyGa1-yAsクラ
ッド層、20はｐ型GaAsキャップ層、21はｐ側電極であ
る。
次に本発明の具体的な作製方法について第２図と第１
図を参照して説明する。まずｎ型GaAs基板12上にMOCVD
法を用いてｎ型GaAsバッファ層13（厚さ0.5μｍ）を成
長し、続けてｎ型AlyGa1-yAsクラッド層14（ｙ＝0.3,厚
さ1.0μｍ）、AlxGa1-xAs活性層15（ｘ＝ 厚さ0.1μ
ｍ）、ｐ型AlyGa1-yAsクラッド層16（ｙ＝0.3,厚さ0.3
μｍ）、ｎ型GaAsブロック層17（厚さ0.8μｍ）、AlzGa
1-zAsマスク層18（ｚ＝0.3,厚さ0.2μｍ）を順次成長さ
せる。次にマスク層18上に５μｍ幅のマスク22をかける
（第２図（ａ））。次に化学エッチング（例えばH2SO4:
H2O2:H2O＝1:8:1）によってAlzGa1-zAsマスク層18を完
全に除去し、ストライプ状溝を形成する（第２図
（ｂ））。その後マスク22を除去し、５μｍ幅のストラ
イプ部が除去されたAlzGa1-zAsマスク層18を新たなマス
クとしてRIE法又はRIBE法によりGaAsブロック層17をド
ライエッチする。使用ガスはCCl2F210sccm、ガス圧0.06
torr、RFパワー100Wである。この条件の下ではGaAs−Al
GaAsの選択エッチングが可能であるため、第２図（ｃ）
のようにｎ型GaAsブロック層17が選択的にエッチングさ
れ、内部ストライプが形成できる。最後に、第１図に示
すように再度MOCVD法によりｐ型AlyGa1-yAsクラッド層1
9（ｙ＝0.3,厚さ1.2μｍ）及びｐ型GaAsキャップ層20
（厚さ1.0μｍ）を成長させてｎ側,p側のオーミック電
極11,21を形成する。
図を参照して説明する。まずｎ型GaAs基板12上にMOCVD
法を用いてｎ型GaAsバッファ層13（厚さ0.5μｍ）を成
長し、続けてｎ型AlyGa1-yAsクラッド層14（ｙ＝0.3,厚
さ1.0μｍ）、AlxGa1-xAs活性層15（ｘ＝ 厚さ0.1μ
ｍ）、ｐ型AlyGa1-yAsクラッド層16（ｙ＝0.3,厚さ0.3
μｍ）、ｎ型GaAsブロック層17（厚さ0.8μｍ）、AlzGa
1-zAsマスク層18（ｚ＝0.3,厚さ0.2μｍ）を順次成長さ
せる。次にマスク層18上に５μｍ幅のマスク22をかける
（第２図（ａ））。次に化学エッチング（例えばH2SO4:
H2O2:H2O＝1:8:1）によってAlzGa1-zAsマスク層18を完
全に除去し、ストライプ状溝を形成する（第２図
（ｂ））。その後マスク22を除去し、５μｍ幅のストラ
イプ部が除去されたAlzGa1-zAsマスク層18を新たなマス
クとしてRIE法又はRIBE法によりGaAsブロック層17をド
ライエッチする。使用ガスはCCl2F210sccm、ガス圧0.06
torr、RFパワー100Wである。この条件の下ではGaAs−Al
GaAsの選択エッチングが可能であるため、第２図（ｃ）
のようにｎ型GaAsブロック層17が選択的にエッチングさ
れ、内部ストライプが形成できる。最後に、第１図に示
すように再度MOCVD法によりｐ型AlyGa1-yAsクラッド層1
9（ｙ＝0.3,厚さ1.2μｍ）及びｐ型GaAsキャップ層20
（厚さ1.0μｍ）を成長させてｎ側,p側のオーミック電
極11,21を形成する。
以上のように、本実施例によれば、あらかじめAlGaAs
マスク層18によってマスクを形成しておいて、RIE法の
選択エッチングの条件の下でドライエッチングを行うこ
とによって、AlyGa1-yAsクラッド層16の表面が露出した
状態から２回目の成長を行う間にレジスト除去及び水洗
工程を必要とせずに２回目の成長を行うことができ、良
好な再成長界面が得られる。
マスク層18によってマスクを形成しておいて、RIE法の
選択エッチングの条件の下でドライエッチングを行うこ
とによって、AlyGa1-yAsクラッド層16の表面が露出した
状態から２回目の成長を行う間にレジスト除去及び水洗
工程を必要とせずに２回目の成長を行うことができ、良
好な再成長界面が得られる。
なお、本実施例ではRIE法を用いたがRIBE法で行なっ
てもよい。
てもよい。
さらに、本実施例では二重ヘテロ構造に続けて反対の
導電型の層、最上層の２層で構成されていたが、導電
型、混晶の異なる多層構造で構成されていても問題はな
い。
導電型の層、最上層の２層で構成されていたが、導電
型、混晶の異なる多層構造で構成されていても問題はな
い。
発明の効果 以上のように本発明は二重ヘテロ構造を含む第１回成
長の最上層をマスクとしてドライエッチングを用いて電
流ストライプを形成することによって、従来の化学エッ
チング時には必要であったレジスト除去，水洗，乾燥工
程なしで第２回の成長を行なうことができる。これら上
記の各工程が不必要であるということは、エッチングに
よって露出したAlGaAs面に対して、レジスト除去時の不
純物による汚染や、水洗工程における酸化といった従来
の欠点をなくし、良好な再成長界面が得られる。
長の最上層をマスクとしてドライエッチングを用いて電
流ストライプを形成することによって、従来の化学エッ
チング時には必要であったレジスト除去，水洗，乾燥工
程なしで第２回の成長を行なうことができる。これら上
記の各工程が不必要であるということは、エッチングに
よって露出したAlGaAs面に対して、レジスト除去時の不
純物による汚染や、水洗工程における酸化といった従来
の欠点をなくし、良好な再成長界面が得られる。
第１図は本発明の製造方法により完成した一実施例にお
ける半導体レーザ装置の断面図、第２図（ａ）〜（ｃ）
は本発明の実施例における半導体レーザ装置の作製手順
図、第３図は従来の内部ストライプレーザの断面図であ
る。 11……ｎ側電極、12……ｎ型GaAs基板、13……ｎ型GaAs
バッファ層、14……ｎ型AlyGa1-yAsクラッド層、15……
AlxGa1-xAs活性層、16……ｐ型AlyGa1-yAsクラッド層、
17……ｎ型GaAsブロック層、18……AlzGa1-zAsマスク
層、19……ｐ型AlyGa1-yAsクラッド層、20……ｐ型GaAs
キャップ層、21……ｐ側電極、22……マスク。
ける半導体レーザ装置の断面図、第２図（ａ）〜（ｃ）
は本発明の実施例における半導体レーザ装置の作製手順
図、第３図は従来の内部ストライプレーザの断面図であ
る。 11……ｎ側電極、12……ｎ型GaAs基板、13……ｎ型GaAs
バッファ層、14……ｎ型AlyGa1-yAsクラッド層、15……
AlxGa1-xAs活性層、16……ｐ型AlyGa1-yAsクラッド層、
17……ｎ型GaAsブロック層、18……AlzGa1-zAsマスク
層、19……ｐ型AlyGa1-yAsクラッド層、20……ｐ型GaAs
キャップ層、21……ｐ側電極、22……マスク。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 吉川 昭男 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (56)参考文献 特開 昭62−20323（ＪＰ，Ａ) 特開 昭61−121487（ＪＰ，Ａ)
Claims (2)
- 【請求項１】一導電型のGaAs基板上にエピタキシャル成
長法により一導電型のAlyGa1-yAs（０＜ｙ≦１）よりな
る第１のクラッド層、AlxGa1-xAs（０≦ｘ＜１、ｘ＜
ｙ）よりなる活性層、反対導電型のAlyGa1-yAs（０＜ｙ
≦１）よりなる第２のクラッド層、一導電型のGaAsより
なるブロック層およびAlzGa1-zAs（０＜ｚ≦１）よりな
るマスク層を順次形成する工程と、前記マスク層上にス
トライプ状の開口部を有するレジストマスクを形成する
工程と、エッチングにより少なくとも前記マスク層を除
去しストライプ状の溝を形成する工程と、前記レジスト
マスクを除去する工程と、前記マスク層をマスクとして
ドライエッチングにより前記ブロック層を選択的にエッ
チングし前記第２のクラッド層に達する溝を形成する工
程と、少なくとも前記ストライプ状の溝を覆ってエピタ
キシャル成長法により反対導電型のAlyGa1-yAs（０＜ｙ
≦１）よりなる第３のクラッド層おび反対導電型のGaAs
よりなるキャップ層を順次形成する工程とを備えたこと
を特徴とする半導体レーザ装置の製造方法。 - 【請求項２】エピタキシャル成長法にMBE法またはMOCVD
法を用いることを特徴とする特許請求の範囲第１項記載
の半導体レーザ装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61217416A JPH0821752B2 (ja) | 1986-09-16 | 1986-09-16 | 半導体レ−ザ装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61217416A JPH0821752B2 (ja) | 1986-09-16 | 1986-09-16 | 半導体レ−ザ装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6372178A JPS6372178A (ja) | 1988-04-01 |
| JPH0821752B2 true JPH0821752B2 (ja) | 1996-03-04 |
Family
ID=16703864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61217416A Expired - Lifetime JPH0821752B2 (ja) | 1986-09-16 | 1986-09-16 | 半導体レ−ザ装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0821752B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0620040B2 (ja) * | 1985-07-18 | 1994-03-16 | 日本電気株式会社 | 半導体素子の製造方法 |
-
1986
- 1986-09-16 JP JP61217416A patent/JPH0821752B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6372178A (ja) | 1988-04-01 |
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