JPH0821954B2 - 集積回路のバス線における回路装置 - Google Patents
集積回路のバス線における回路装置Info
- Publication number
- JPH0821954B2 JPH0821954B2 JP63101210A JP10121088A JPH0821954B2 JP H0821954 B2 JPH0821954 B2 JP H0821954B2 JP 63101210 A JP63101210 A JP 63101210A JP 10121088 A JP10121088 A JP 10121088A JP H0821954 B2 JPH0821954 B2 JP H0821954B2
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- JP
- Japan
- Prior art keywords
- circuit
- bus line
- level
- trigger
- line
- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
- G06F13/4068—Electrical coupling
- G06F13/4072—Drivers or receivers
- G06F13/4077—Precharging or discharging
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Dc Digital Transmission (AREA)
- Logic Circuits (AREA)
- Small-Scale Networks (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、データ送信器とデータ受信器との間でデ
ータを伝送するための集積回路のバス線における回路装
置であって、予充電段階の間にバス線が特定の電圧レベ
ルに充電され、またデータ伝送段階の間に、伝送すべき
ディジタル情報に相応して、バス線の電圧レベルがその
ままにしておかれ、または充電状態切換段階の間に充電
状態を切換えられるものに関する。
ータを伝送するための集積回路のバス線における回路装
置であって、予充電段階の間にバス線が特定の電圧レベ
ルに充電され、またデータ伝送段階の間に、伝送すべき
ディジタル情報に相応して、バス線の電圧レベルがその
ままにしておかれ、または充電状態切換段階の間に充電
状態を切換えられるものに関する。
集積回路ではデータ伝送のためにすべてのデータ送信
器（たとえば作業メモリ）およびすべてのデータ受信器
（たとえば中央ユニット）が、アドレス、データおよび
制御バスに分割されていてよい共通のバス線に接続され
ている。各バスは、その基礎となっているオペレーティ
ングシステムに応じて、データ伝送のためにいわゆる予
充電段階の間に特定の電圧レベル、例えばVccに予充電
される複数のバス線から成っている。この電圧レベルが
既に２値論理レベルＬ（低）またはＨ（高）の範囲内に
あり、この論理レベルの伝送のためにバス線の充電状態
切換を行わずにすむことは好ましい。
器（たとえば作業メモリ）およびすべてのデータ受信器
（たとえば中央ユニット）が、アドレス、データおよび
制御バスに分割されていてよい共通のバス線に接続され
ている。各バスは、その基礎となっているオペレーティ
ングシステムに応じて、データ伝送のためにいわゆる予
充電段階の間に特定の電圧レベル、例えばVccに予充電
される複数のバス線から成っている。この電圧レベルが
既に２値論理レベルＬ（低）またはＨ（高）の範囲内に
あり、この論理レベルの伝送のためにバス線の充電状態
切換を行わずにすむことは好ましい。
バス線の充電状態切換は、逆の論理レベルを伝送すべ
きときには常に必要である。マイクロコンピュータの動
作速度を低下させないように、この充電状態切換は十分
なノイズ電圧マージンの考慮のもとに、また信頼性のあ
る状態認識の保証のもとに、できるかぎり短時間で終了
されなければならない。
きときには常に必要である。マイクロコンピュータの動
作速度を低下させないように、この充電状態切換は十分
なノイズ電圧マージンの考慮のもとに、また信頼性のあ
る状態認識の保証のもとに、できるかぎり短時間で終了
されなければならない。
集積密度が高くなると共に必然的にバス線が長くな
り、従ってまたバス線のキャパシタンスが大きくなり、
このことは、充電状態切換の制御の仕方は同一であると
して、充電状態切換の時間を長くし、従ってまた伝送速
度を低くすることに通ずる。
り、従ってまたバス線のキャパシタンスが大きくなり、
このことは、充電状態切換の制御の仕方は同一であると
して、充電状態切換の時間を長くし、従ってまた伝送速
度を低くすることに通ずる。
この問題を解決するため、たとえばドイツ連邦共和国
特許出願公開第3228013A1号および米国特許第4,498,021
号明細書には、伝送すべきディジタル情報に相応して、
バス線の電圧レベルがそのままにしておかれ、または充
電状態切換段階の間に、予め定められたトリガレベルの
到達時にバス線の追加的な加速された放電または充電を
生じさせるトリガ回路により充電状態を切換えられる。
特許出願公開第3228013A1号および米国特許第4,498,021
号明細書には、伝送すべきディジタル情報に相応して、
バス線の電圧レベルがそのままにしておかれ、または充
電状態切換段階の間に、予め定められたトリガレベルの
到達時にバス線の追加的な加速された放電または充電を
生じさせるトリガ回路により充電状態を切換えられる。
本発明の課題は、２値レベル状態の一方から他方へ充
電状態を切換えるのに必要な時間をなお一層短縮するト
リガ回路をバス線に接続することである。
電状態を切換えるのに必要な時間をなお一層短縮するト
リガ回路をバス線に接続することである。
この課題は、本発明によれば、冒頭に記載した種類の
バス線において、バス線がＮの部分線に分割され、その
各々が、トリガレベルをそのつどの電圧レベルと比較す
るスイッチ回路を介して論理ゲートの入力端に接続され
ており、また論理ゲートの出力端が放電トランジスタを
各個の部分線の迅速な充電状態切換のために駆動するこ
とにより解決される。
バス線において、バス線がＮの部分線に分割され、その
各々が、トリガレベルをそのつどの電圧レベルと比較す
るスイッチ回路を介して論理ゲートの入力端に接続され
ており、また論理ゲートの出力端が放電トランジスタを
各個の部分線の迅速な充電状態切換のために駆動するこ
とにより解決される。
その際に、先ず常に１つの部分線にのみ現れるバス線
の充電状態切換のための信号はトリガ回路により残りの
部分線に伝達される。本発明によれば、そのためにすべ
ての部分線が論理ゲートを介して、すべての部分線の加
速された個別の充電状態切換が行われるように論理結合
されなければならない。
の充電状態切換のための信号はトリガ回路により残りの
部分線に伝達される。本発明によれば、そのためにすべ
ての部分線が論理ゲートを介して、すべての部分線の加
速された個別の充電状態切換が行われるように論理結合
されなければならない。
その際、トリガレベルが充電状態切換段階の開始後に
遅滞なく、いかなる場合でもできるかぎり早く到達され
るように、トリガレベルを選定する必要がある。
遅滞なく、いかなる場合でもできるかぎり早く到達され
るように、トリガレベルを選定する必要がある。
Ｎの部分線にバス線を分割することにより、有効なバ
ス線キャパシタンスが出力キャパシタンスの1/Nに、従
ってまた充電状態切換時間が既に公知のトリガ回路装置
により短縮された充電状態切換時間の1/Nに減じ得る。
ス線キャパシタンスが出力キャパシタンスの1/Nに、従
ってまた充電状態切換時間が既に公知のトリガ回路装置
により短縮された充電状態切換時間の1/Nに減じ得る。
図面には公知の実施形態および２つの本発明による好
ましい実施例が示されている。これらについて以下に第
１図ないし第５図により詳細に説明する。
ましい実施例が示されている。これらについて以下に第
１図ないし第５図により詳細に説明する。
第４図の公知例では、バスキャパシタンスCLを有する
バス線BLにデータ送信器DW1ないしDWYおよびデータ受信
器DR1ないしDRXが接続されている。同じくバス線BLに接
続されている予充電トランジスタT0を介して、バス線BL
が特定の電圧レベルに予充電される。バス線BLに接続さ
れているトリガ回路TCは、電圧レベルをトリガレベルＳ
と比較し、またその出力端を介して放電トランジスタT1
に作用するスイッチ回路SGを含んでおり、放電トランジ
スタT1の後に阻止トランジスタT2が接続されている。
バス線BLにデータ送信器DW1ないしDWYおよびデータ受信
器DR1ないしDRXが接続されている。同じくバス線BLに接
続されている予充電トランジスタT0を介して、バス線BL
が特定の電圧レベルに予充電される。バス線BLに接続さ
れているトリガ回路TCは、電圧レベルをトリガレベルＳ
と比較し、またその出力端を介して放電トランジスタT1
に作用するスイッチ回路SGを含んでおり、放電トランジ
スタT1の後に阻止トランジスタT2が接続されている。
第４図による回路装置の作動の仕方を、予充電段階お
よびそれに続く充電状態切換段階の間のバス線BL上の電
圧経過を示す第５図により説明する。予充電段階VPhの
間は、充電信号PHIを介して駆動される予充電トランジ
スタT0を介して、供給電圧がバス線BLに与えられ、それ
によってバス線BLが内部の論理レベルＨに高められる。
その際に相異なる電位の間の短絡を排除するため、逆の
充電信号nPHIが阻止トランジスタT2のゲートに与えられ
る。論理レベルＨに到達した際にバス線は２値Ｈの伝送
のための準備完了状態となる。
よびそれに続く充電状態切換段階の間のバス線BL上の電
圧経過を示す第５図により説明する。予充電段階VPhの
間は、充電信号PHIを介して駆動される予充電トランジ
スタT0を介して、供給電圧がバス線BLに与えられ、それ
によってバス線BLが内部の論理レベルＨに高められる。
その際に相異なる電位の間の短絡を排除するため、逆の
充電信号nPHIが阻止トランジスタT2のゲートに与えられ
る。論理レベルＨに到達した際にバス線は２値Ｈの伝送
のための準備完了状態となる。
しかし２値Ｌを伝送すべき場合には、バス線BLが電圧
レベルＬに充電状態を切換えられなければならない。こ
の充電状態切換は時点tHで図示されていない充電状態切
換制御部によりレリーズされる。トリガ回路TCを用いな
い場合には、その際に電圧レベルが破線で示されている
充電状態切換曲線oTCに従ってＨからＬに向かって低下
し、tLにおいてＬ状態に達する。しかし公知のトリガ回
路TCを用いれば、トリガレベルＳの到達により放電トラ
ンジスタT1が導通し、それにより再びバス線BLが充電状
態切換曲線mTCに従って加速されて充電状態を切換えら
れ、また既に時点tSLでＬ状態に達する。放電時間はそ
れによりＴ＝tL−tHからTs＝tSL−tHに短縮する。
レベルＬに充電状態を切換えられなければならない。こ
の充電状態切換は時点tHで図示されていない充電状態切
換制御部によりレリーズされる。トリガ回路TCを用いな
い場合には、その際に電圧レベルが破線で示されている
充電状態切換曲線oTCに従ってＨからＬに向かって低下
し、tLにおいてＬ状態に達する。しかし公知のトリガ回
路TCを用いれば、トリガレベルＳの到達により放電トラ
ンジスタT1が導通し、それにより再びバス線BLが充電状
態切換曲線mTCに従って加速されて充電状態を切換えら
れ、また既に時点tSLでＬ状態に達する。放電時間はそ
れによりＴ＝tL−tHからTs＝tSL−tHに短縮する。
第４図、第５図に示す公知の回路装置と異なり、本発
明による第１図の実施例では、バス線BLはバスキャパシ
タンスCL/Nを有するＮの部分線に分割され、また１つの
共通のトリガ回路TCに接続されている。その際に３つの
部分線BLA、BLBおよびBLNにそれぞれデータ送信器DWA、
DWB、…、DWN、データ受信器DRA、DRB、…、DRNおよび
予充電トランジスタT0A、T0B、…、T0Nが付設されてい
る。トリガ回路TCは放電トランジスタT1A、T1B、…、T1
N、スイッチ回路SGA、SGB、…、SGN、１つの論理ゲート
LGおよび阻止トランジスタT2A、T2B、…、T2Nを含んで
おり、その際に阻止トランジスタは再び回路装置の保護
のために逆の充電信号nPHIを与えられている。そのつど
のスイッチ回路SGA、SGB、…、SGNの出力端は論理ゲー
トLGと、その出力信号が放電トランジスタT1A、T1B、
…、T1Nに作用し、またすべてのＮの部分線の加速され
た個別の充電状態切換に通ずるように論理結合されてい
る。
明による第１図の実施例では、バス線BLはバスキャパシ
タンスCL/Nを有するＮの部分線に分割され、また１つの
共通のトリガ回路TCに接続されている。その際に３つの
部分線BLA、BLBおよびBLNにそれぞれデータ送信器DWA、
DWB、…、DWN、データ受信器DRA、DRB、…、DRNおよび
予充電トランジスタT0A、T0B、…、T0Nが付設されてい
る。トリガ回路TCは放電トランジスタT1A、T1B、…、T1
N、スイッチ回路SGA、SGB、…、SGN、１つの論理ゲート
LGおよび阻止トランジスタT2A、T2B、…、T2Nを含んで
おり、その際に阻止トランジスタは再び回路装置の保護
のために逆の充電信号nPHIを与えられている。そのつど
のスイッチ回路SGA、SGB、…、SGNの出力端は論理ゲー
トLGと、その出力信号が放電トランジスタT1A、T1B、
…、T1Nに作用し、またすべてのＮの部分線の加速され
た個別の充電状態切換に通ずるように論理結合されてい
る。
第２図には第１図による回路装置の電圧経過が示され
ている。この回路装置でも第４図による実施例と同様に
予充電段階VPhの間に、充電信号PHIを介して予充電トラ
ンジスタT0A、T0B、…、T0Nが低抵抗に切換えられるこ
とによって、部分線BLA、BLB、…、BLNがそのつどの予
充電トランジスタT0A、T0B、…、T0Nを介して論理レベ
ルＨに充電される。阻止トランジスタT2A、T2B、…、T2
Nはその間に再び、詳細には逆の充電信号nPHIにより高
抵抗状態にある。この回路装置ではバス線がＮの部分線
に分割されているにもかかわらず、論理レベルＨが部分
線の各データ送信器から各任意のデータ受信器に、すな
わち他の部分線にも伝送され得る。
ている。この回路装置でも第４図による実施例と同様に
予充電段階VPhの間に、充電信号PHIを介して予充電トラ
ンジスタT0A、T0B、…、T0Nが低抵抗に切換えられるこ
とによって、部分線BLA、BLB、…、BLNがそのつどの予
充電トランジスタT0A、T0B、…、T0Nを介して論理レベ
ルＨに充電される。阻止トランジスタT2A、T2B、…、T2
Nはその間に再び、詳細には逆の充電信号nPHIにより高
抵抗状態にある。この回路装置ではバス線がＮの部分線
に分割されているにもかかわらず、論理レベルＨが部分
線の各データ送信器から各任意のデータ受信器に、すな
わち他の部分線にも伝送され得る。
論理レベルＬを伝送するためには、すべてのＮの部分
線の電圧レベルが充電状態を切換えられなければならな
い。この充電状態切換は書込み用データ送信器により時
点tHでレリーズされる。しかし、この書込み用データ送
信器は常に１つの部分線にのみ属しているので、先ずこ
の書込み用部分線sLの電圧レベルのみが下げられ、他方
において残りの部分線rLはまだ出力電圧レベルにとどま
る。しかし、低下する電圧レベルが書込み用部分線sLに
属するスイッチ回路のトリガレベルＳに時点ｔ′Ｓで達
すると直ちに、その出力が論理ゲートLGに通される。こ
れによりいますべての放電トランジスタT1A、T1B、…、
T1Nが開かれ、また残りの部分線rLの加速された充電状
態切換が開始される。書込み用部分線sLはこうして既に
時点ｔ′SLで論理レベルＬの低い電圧レベルに達し、他
方において残りの部分線rLは若干高い出力レベルに基づ
いてその後の時点trLで初めてこれに続く。
線の電圧レベルが充電状態を切換えられなければならな
い。この充電状態切換は書込み用データ送信器により時
点tHでレリーズされる。しかし、この書込み用データ送
信器は常に１つの部分線にのみ属しているので、先ずこ
の書込み用部分線sLの電圧レベルのみが下げられ、他方
において残りの部分線rLはまだ出力電圧レベルにとどま
る。しかし、低下する電圧レベルが書込み用部分線sLに
属するスイッチ回路のトリガレベルＳに時点ｔ′Ｓで達
すると直ちに、その出力が論理ゲートLGに通される。こ
れによりいますべての放電トランジスタT1A、T1B、…、
T1Nが開かれ、また残りの部分線rLの加速された充電状
態切換が開始される。書込み用部分線sLはこうして既に
時点ｔ′SLで論理レベルＬの低い電圧レベルに達し、他
方において残りの部分線rLは若干高い出力レベルに基づ
いてその後の時点trLで初めてこれに続く。
第３図には、バス線が第１図による実施例の場合のよ
うにＮの部分線に分割されており、また１つの共通のト
リガ回路に接続されている本発明による別の回路装置が
示されている。この実施例でもトリガ回路TCは放電トラ
ンジスタT1A、T1B、…、T1Nおよび阻止トランジスタT2
A、T2B、…、T2Nを含んでおり、その際に阻止トランジ
スタは再び回路装置の保護のために逆の充電信号nPHIを
与えられている。しかし、スイッチ回路および論理ゲー
トは、ここに示されている実施例では、Ｎの入力端を有
する１つのナンド回路＆により置換されている。すなわ
ち、ナンド回路を使用する際には、分離したスイッチ回
路は省略され得る。なぜならば、ナンド回路の適当な構
成により、たとえば入力トランジスタのディメンジョニ
ングにより内部トリガレベルが設定され得る。
うにＮの部分線に分割されており、また１つの共通のト
リガ回路に接続されている本発明による別の回路装置が
示されている。この実施例でもトリガ回路TCは放電トラ
ンジスタT1A、T1B、…、T1Nおよび阻止トランジスタT2
A、T2B、…、T2Nを含んでおり、その際に阻止トランジ
スタは再び回路装置の保護のために逆の充電信号nPHIを
与えられている。しかし、スイッチ回路および論理ゲー
トは、ここに示されている実施例では、Ｎの入力端を有
する１つのナンド回路＆により置換されている。すなわ
ち、ナンド回路を使用する際には、分離したスイッチ回
路は省略され得る。なぜならば、ナンド回路の適当な構
成により、たとえば入力トランジスタのディメンジョニ
ングにより内部トリガレベルが設定され得る。
第１図および第３図による本発明による回路装置によ
り、残りの部分線rLの放電時間TSNは書込み用部分線T
s′の放電時間にくらべて確かに若干長いが、全体とし
ては全放電時間が明らかに短縮される。なぜならば、Ｎ
の部分線において各線のキャパシタンスが全キャパシタ
ンスCLの1/Nであるからである。従って、トリガ回路TC
を有するＮ分割されたバス線の放電時間TSNはトリガ回
路TCを有する分割されていないバス線の放電時間TSの約
1/Nである。
り、残りの部分線rLの放電時間TSNは書込み用部分線T
s′の放電時間にくらべて確かに若干長いが、全体とし
ては全放電時間が明らかに短縮される。なぜならば、Ｎ
の部分線において各線のキャパシタンスが全キャパシタ
ンスCLの1/Nであるからである。従って、トリガ回路TC
を有するＮ分割されたバス線の放電時間TSNはトリガ回
路TCを有する分割されていないバス線の放電時間TSの約
1/Nである。
第１図はＮ分割されたバス線に対する本発明による回路
装置を示す図、第２図は第１図による回路装置により達
成可能な電圧経過を示す図、第３図はＮ分割されたバス
線に対する本発明による他の回路装置を示す図、第４図
は集積回路の１つのバス線に接続されている公知の回路
装置を示す図、第５図は第４図による回路装置により達
成可能な電圧経過を示す図である。 BL…バス線 BLA〜BLN…部分線 CL…バスキャパシタンス DR1〜DRX…データ受信器 DW1〜DWY…データ送信器 LG…論理ゲート PLI…充電信号 Ｓ…トリガレベル SGA〜SGN…スイッチ回路 T0…予充電トランジスタ T1…放電トランジスタ T2…阻止トランジスタ T0A〜T0N…予充電トランジスタ T1A〜T1N…放電トランジスタ T2A〜T2N…阻止トランジスタ TC…トリガ回路 VPh…予充電段階
装置を示す図、第２図は第１図による回路装置により達
成可能な電圧経過を示す図、第３図はＮ分割されたバス
線に対する本発明による他の回路装置を示す図、第４図
は集積回路の１つのバス線に接続されている公知の回路
装置を示す図、第５図は第４図による回路装置により達
成可能な電圧経過を示す図である。 BL…バス線 BLA〜BLN…部分線 CL…バスキャパシタンス DR1〜DRX…データ受信器 DW1〜DWY…データ送信器 LG…論理ゲート PLI…充電信号 Ｓ…トリガレベル SGA〜SGN…スイッチ回路 T0…予充電トランジスタ T1…放電トランジスタ T2…阻止トランジスタ T0A〜T0N…予充電トランジスタ T1A〜T1N…放電トランジスタ T2A〜T2N…阻止トランジスタ TC…トリガ回路 VPh…予充電段階
Claims (4)
- 【請求項１】データ送信器（DW1、…、DWY）とデータ受
信器（DR1、…、DRX）との間でデータを伝送するための
集積回路のバス線（BL）における回路装置であって、予
充電段階（VPh）の間にバス線（BL）が第１の電圧レベ
ルに充電され、またデータ伝送段階の間に、伝送すべき
ディジタル情報に相応して、バス線（BL）の電圧レベル
がそのままにしておかれ、またはデータ伝送段階中に存
在する充電状態切換段階の間に第２の電圧レベルに充電
され、またバス線（BL）の加速された充電状態切換のた
めにバス線（BL）にトリガ回路（TC）が接続され、該ト
リガ回路（TC）は予め定められたトリガレベル（Ｓ）の
到達時に、バス線（BL）を第２の信号レベルに対する端
子に結合しそれによってバス線（BL）の付加的な加速さ
れた放電または充電を生じさせるスイッチ回路を含むよ
うになったものにおいて、 ａ）バス線（BL）がＮ個の部分線（BLA、BLB、…、BL
N）に分割され、 ｂ）トリガ回路（TC）は、Ｎ個のスイッチ回路（SGA、S
GB、…、SGN）、論理ゲート（LG）および各個の部分線
（BLA、BLB、…、BLN）の迅速な充電状態切換のための
少なくともＮ個の放電トランジスタ（T1A、T1B、…、T1
N）を含み、 ｃ）各部分線（BLA、BLB、…、BLN）は、スイッチ回路
（SGA、SGB、…、SGN）の１つを介して論理ゲート（L
G）の入力と接続され、 ｄ）各スイッチ回路（SGA、SGB、…、SGN）は、これと
接続された部分線（BLA、BLB、…、BLN）の電圧レベル
をトリガレベル（Ｓ）と比較し、 ｅ）各部分線（BLA、BLB、…、BLN）と第２の電圧レベ
ルに対する端子との間に、放電トランジスタ（T1A、T1
B、…、T1N）の少なくとも１つが接続され、 ｆ）放電トランジスタ（T1A、T1B、…、T1N）は、論理
ゲート（LG）の出力によって制御される、 ことを特徴とする集積回路のバス線における回路装置。 - 【請求項２】スイッチ回路（SGA、SGB、…、SGN）およ
び論理ゲート（LG）がＮ個の入力端を有するナンド回路
（＆）により置換されることを特徴とする請求項１記載
の回路装置。 - 【請求項３】トリガレベル（Ｓ）がナンド回路（＆）の
入力トランジスタのディメンジョニングにより決められ
ることを特徴とする請求項２記載の回路装置。 - 【請求項４】トリガレベル（Ｓ）が、論理レベルの間の
ノイズ電圧マージンの著しい減少なしに遅滞なく達成さ
れるように選定されることを特徴とする請求項１ないし
３の１つに記載の回路装置。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3714134.1 | 1987-04-28 | ||
| DE3714134 | 1987-04-28 | ||
| DE3743932.4 | 1987-12-23 | ||
| DE3743932 | 1987-12-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63285049A JPS63285049A (ja) | 1988-11-22 |
| JPH0821954B2 true JPH0821954B2 (ja) | 1996-03-04 |
Family
ID=25855029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63101210A Expired - Lifetime JPH0821954B2 (ja) | 1987-04-28 | 1988-04-21 | 集積回路のバス線における回路装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5004937A (ja) |
| EP (1) | EP0288740B1 (ja) |
| JP (1) | JPH0821954B2 (ja) |
| AT (1) | ATE69321T1 (ja) |
| DE (1) | DE3866003D1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5239661A (en) * | 1989-08-18 | 1993-08-24 | Mitsubishi Denki Kabushiki Kaisha | Hierarchical bus circuit having decoder generating local buses and devices select signals enabling switching elements to perform data transfer operations |
| DE19840086A1 (de) | 1998-09-03 | 2000-03-09 | Philips Corp Intellectual Pty | Schaltungsanordnung zur BIAS Einstellung von Buspegeln |
| US6356115B1 (en) * | 1999-08-04 | 2002-03-12 | Intel Corporation | Charge sharing and charge recycling for an on-chip bus |
| US6938110B2 (en) * | 2002-09-23 | 2005-08-30 | Asix Electronics Corp. | Virtual processor through USB |
Citations (1)
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| JP6347176B2 (ja) | 2014-08-20 | 2018-06-27 | 株式会社Ihi | 吊り搬送用パレット |
Family Cites Families (10)
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