JPH0821981B2

JPH0821981B2 - 電子式通信スーパーバイザ回路及び方法

Info

Publication number: JPH0821981B2
Application number: JP60284181A
Authority: JP
Inventors: チヤールズ・ツエトー
Original assignee: ヴオイステク・コーポレーシヨン
Priority date: 1984-12-17
Filing date: 1985-12-17
Publication date: 1996-03-04
Anticipated expiration: 2011-03-04
Also published as: EP0185445A3; US4663777A; CA1236943A; JPS61145951A; GR852922B; EP0185445A2; IL76733A0

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、電話線へと接続できるように設計されてい
るデジタル・オーディオ記録及び再生システムを制御す
るための方法に関し、更には、ホスト・コンピュータ、
電話インタフェース・システム及び音声処理システムに
関連して使用され、デジタル化されている記録情報を電
話線から受けまた電話線を通して送出するための制御装
置（コントローラ）または監視装置（スーパーバイザ）
に関する。

〔従来の技術及び問題点〕

音声メッセージの記録及び再生は、ビジネスでの使用
において有用である。即ちこの記録や再生能力は、命令
入力システム、後で複写を行うための書取り、コンピュ
ータ・データ・ベースについて口頭でなされた出力の獲
得、或いは単に情報の送信において手紙に取って代わる
ことなどについて有用である。こうした必要性を満たす
方法は、今迄に数多く提案されてきている。本発明はそ
れらのうち、デジタル音声通信システムにのみかかわ
る。

まず記録モードに関し、米国特許第4,371,752号に示
されているようなデジタル音声システムは、まず初めに
オーディオ（可聴周波の）メッセージ信号を示すデジタ
ル信号を作り出し、この一連のデジタル・データは磁気
ディスク記録装置（“ウィンチェスタ”ディスク）のよ
うなデジタル・メモリ上に記録される。

再生モードにおいて、そのウィンチェスタディスクは
特定のメッセージへと読み出し（アクセス）され、その
メッセージは一連のデジタル・データへの変換されてか
ら、オーディオ信号へと変換される。かかるシステムは
非常に高速で動作するため、ユーザーに意識されるよう
な遅延を導入することなしに、記録及び再生を32までの
数の線で同時に実施できる。

記録用のオーディオ・メッセージの共通の源、及び再
生用のメッセージをアクセスする共通の方法は、電話線
である。電話線は公共の交換電話回路網の一部である
か、又は会社の中での構成交換機（PBX）の制御下にあ
る業務用電話システムの一部である。しかしながら、従
来のシステムは、如上の必要とされる動作速度を与える
ために、入／出力、処理及びメモリ用のハードウェアの
すべてへと並列バス・デバイスによりじかに接続される
注文制作の又は専用のホスト・コンピュータを必要とし
た。そのためシステム上でのメッセージ・モードの増大
などによる、ホスト・コンピュータの容量又は型式の変
更を必要とするそのシステムにおける変更は、変更後の
新しいコンピュータの通信方式を満足させるために、そ
のシステム全体か又は少なくともその内部通信バス・シ
ステムを再設計することなしには達成できない。更に、
従来のこのような一蓮托生のシステム専用のカスタム・
コンピュータは、他の処理内容を取り扱う融通性に欠
け、ユーザーにおける一般的な又は他のニーズ、並びに
拡張される音声通信におけるニーズに適していない。

本発明は、いかなるホスト・コンピュータであっても
電話線と音声蓄積及び再生手段とに接続でき、如上の及
び他の目的のために使用できるシステムを与えるために
適当な、外部手段（通常はホスト・コンピュータ）によ
って制御されるような、従来のような拘束のないシステ
ムにかかわる。通常は、バスに接続されるカスタム・シ
ステムのかかる非拘束即ち分断は、能率及び速度の損失
を伴う。しかしながら、本発明は、速度又は能率を犠牲
にすることなしに、標準の電話線インタフェース及び標
準の音声処理システムに容易に接続される汎用のホスト
・コンピュータを提供する。かかる接続は新規な電子式
通常監督装置（スーパーバイザ）によって容易にされ、
このスーパーバイザはホスト・コンピュータからの分配
された処理を与え、コンピュータにおける変更を行うに
ついて実質的なシステム再設計を必要とすることなく、
またいかなる標準のホスト・コンピュータであっても音
声送信システム・コントローラとして利用することを可
能にする。

故に、本発明の目的は、ホスト・コンピュータと、電
話線インタフェース・システムと、及び音声処理システ
ムとに接続され、従来の制約を受けることなく、しかも
速度又は能率を損なうことなしに、いかなる標準のホス
ト・コンピュータであっても音声送信コントローラとし
て使用することを可能にする、新規な電子式通信スーパ
ーバイザを提供するにある。

本発明の他の目的は、処理の配分といった機能からホ
スト・コンピュータを解放するためにこのような機能を
備えた新規な電子式通信スーパーバイザを提供するにあ
る。

更に別な目的は、以下に記載が進むにつれて一層明ら
かになろう。

〔問題点を解決するための手段〕

重要な応用面の一つから概括すると、本発明は、電話
線インタフェース、音声処理装置及びホスト・コンピュ
ータへと接続され、音声メッセージについてのデジタル
記録及び再生を制御するための電子式通信スーパーバイ
ザを包含し、その電子式通信スーパーバイザはホスト・
コンピュータとは独立であり、そのスーパーバイザの動
作を制御するためのプログラム方式デジタル信号処理手
段と；音声メッセージの電話線へのアクセスを与えるた
めの電話インタフェースとプログラム方式デジタル信号
処理手段との間でデジタル制御信号を受信し送信するた
めの並列手段と；音声処理装置とプログラム方式デジタ
ル信号処理手段との間で音声メッセージを制御するため
のデジタル制御信号を受信し送信するための並列手段
と；プログラム方式デジタル信号処理手段の制御下で電
話線インタフェースと音声処理装置との間で音声メッセ
ージを送信するためのアナログ・オーディオ線と；音声
処理装置と連動されていて、前記音声メッセージをデジ
タル・データ信号へと変換し、このデジタル・データ信
号を音声メッセージへと変換するためのオーディオ処理
手段と；前記プログラム方式デジタル信号処理手段によ
って制御されて、前記デジタル制御信号を蓄積するため
のデジタル・メモリ手段と；前記音声処理装置により制
御されて、音声メッセージのデジタル・データ表示を蓄
積するためのデジタル・メモリ手段と；前記音声処理装
置から音声メッセージの前記デジタル表示を前記メモリ
手段に蓄積するための手段と；そしてホスト・コンピュ
ータとプログラム方式デジタル信号処理手段との間でデ
ジタル制御信号及び前記信号を受信し送信するための直
列手段と；前記並列手段と前記直列手段間の翻訳をする
ための翻訳手段とを組み合わせて持っており、前記プロ
グラム方式デジタル信号処理手段は、ホスト・コンピュ
ータ、電話インターフェース、音声処理装置間の通信を
制御する。他の進歩的な特徴及び好ましい構成上の詳細
は、以下において記述される。

〔実施例〕

さて第１図を参照するに、ホスト・コンピュータ２を
持つ音声通信システム１は通信線４により汎用のスーパ
ーバイザ回路３に接続され、スーパーバイザ回路３は、
一方では並列バス通信線５により電話インタフェース・
システム（TIS）６に接続され、他方では並列バス通信
線７により、連動するウィンチェスタ・ディスク９を持
つ音声処理システム（VPS）８に接続されている。典型
的な適用例では、32本までの電話線10がTIS6に接続され
ており、TIS6は後で詳述するように32本のオーディオ信
号線11を介してVPS8に接続されている。

ホスト・コンピュータ２は、ほとんどすべてのコンピ
ュータの属性であるRS232−Ｃのような標準の直列プロ
トコルを使用して情報を交換することが可能ないずれか
の型式の機械である。ホスト・コンピュータ２は、その
システムが意図した特別な応用を取り扱うように設計さ
れたプログラムを使用して動作する。スーパーバイザ３
は、ホスト・コンピュータ２からのコマンド、TIS6及び
VPS8を指令及び制御し且つかかるコマンド及びデータを
TIS6及びVPS8によって認識されるコマンド及び制御言語
へと翻訳するように仕立てられたコマンドとを蓄積し、
また翻訳された言語を並列データ信号へと変換する。

TIS6は、マセチューセッツ州ニュートンにあるヴォイ
ステク社（本出願人）により販売されているモデル50の
ようなものであり、公共の変換回路網を防護するために
設計された、連邦通信委員会の要求を満たす電話線接続
を与える。TIS6は、“知性”を含んでいない。即ち、オ
ーディオ信号線11に沿ったオーディオ通路をVPS8に与え
ることにより、電話線10を介して役務の提供が要求され
る（例えば呼出音信号によって）ときに、この電話線10
に単に返答するように作用するのである。それはまた、
オーディオ通路を確立し維持するために、PBX又は中央
局のような交換回路網により与えられ又は要求される各
種の信号を集め、電話線10へと与えることができる。こ
うした信号の性質は、電話線の型式に依存しており、例
えば、加入者ループのような最も簡単な型式の電話線に
ついては、TIS6は電話線10を横切って低い直流抵抗を与
えることにより呼出しに返答する。交換回路網はこれを
“オフ・フック（受話器が取られた）”として、つまり
誰かがその電話に返答したものとして解釈する。すると
呼出音信号は交換回路網の中央局又はPBXにおいてその
電話線から外されて、そしてオーディオ接続が進行す
る。電話インタフェース・システム６の側におけるこう
した作用はすべて、その作用を表わしている状態データ
がTIS6とホスト・コンピュータ２との間で送られるにつ
れて、ホスト・コンピュータ２によって制御される。だ
が電話インタフェース・システム６自体によっては何も
開始されない。

ヴォイステク社によって販売されているモデル30のよ
うな音声処理システム８は、オーディオ信号線11上で運
ばれるアナログ・オーディオ信号及びデジタル信号の処
理に関係するかなりの“知性”を持つことができる。し
かしこれはまた、ホスト・コンピュータ２から標準の直
列データ・フォーマットで送られるような制御信号を頼
りにして機能する。VPS8は、どのオーディオ信号線に仕
事をさせるのか、その仕事がメッセージについての記録
を含むのか又は再生を含むのかどうかを告げられなくて
はならない。またメッセージ自体の識別性もホスト・コ
ンピュータによって判別するように機能する。

スーパーバイザ回路３は、電話インタフェース・シス
テム６、音声処理システム８及びホスト・コンピュータ
２間におけるインタフェースを取り扱う。またスーパー
バイザ回路３は、かなり“知性”を与えて、処理を取り
扱うのについてホスト・コンピュータを自由にさせる。
そうでなければ、ホスト・コンピュータ２に広汎なプロ
グラミングを必要とすることになる。

音声通信システム１における制御システムの中心は、
スーパーバイザ回路３である。この装置を使用したその
動作及び利点を理解するには、システム１のスーパーバ
イザ回路３と他の部品との間における通信リンクの要件
を考慮しなければならない。

ホスト・コンピュータ２による一般的な通信方法は、
通信線４において示されている標準の直列データRS232
−Ｃ直列方式を通して行われる。情報を送出し又は受信
するために、ホスト・コンピュータ２はそのRS232−Ｃ
送信又は受信線上に一連のデジタル・パルスの“テキス
ト・ストリング”を受けるように動作し、これらのパル
スは一連のASCII（情報交換のためのアメリカ標準規
則）キャラクタとして符号化される。かかる標準の直列
データは、電話応答及び音声メッセージ蓄積を制御する
信号及び以下において記述されるような他のコマンドを
含んでいる。

電話インタフェース・システム６は、バス通信線５の
ような“バス”構造を使用することにより情報を受け、
かる送出する。バス通信線５は電線の組み合わせであ
り、その上には情報を送出するために電話インタフェー
ス・システム６により、又は電話インタフェース・シス
テム６による受信のためにスーパーバイザ３により、電
圧の組み合わせが印加される。標準のバス構造でのよう
に、バス通信線５上における所定の電圧の組み合わせに
よる意味は、特定の電話インタフェース・システム６に
とって固有のものであり、そしていかなる標準のプロト
コルによってもカバーされない。更に音声処理システム
８は、電話インタフェース・システム６と同じ仕方で並
列バスを使用することによって通信する。

かくして、スーパーバイザ回路３の１つの機能は、ホ
スト・コンピュータ２により発生されるRS232−Ｃコマ
ンドを、電話インタフェース・システム６か又は音声処
理システム８のいずれかのバス通信線５又は７との通信
に適した形式へと翻訳することである。またスーパーバ
イザ回路３は、バス通信線５及び７から電話インタフェ
ース・システム６及び音声処理システム８によって発生
されるデジタル情報を取り、そのデジタル情報をホスト
・コンピュータ２への送信のためのRS232−Ｃ標準直列
データ・キャラクタ・ストリングへと翻訳しなければな
らない。こうした仕事を行うスーパーバイザ回路３の能
力は、システム１がいかなるホスト・コンピュータ２と
も使用されるのを可能にし、これによりホスト・コンピ
ュータ２の利用度を大いに増大させている。

電話インタフェース・システム（TIS）６と音声処理
システム（VPS）８とは共に並列バス方式を通信のため
に使用している。これはスーパーバイザ回路３とホスト
・コンピュータ２との間で通信用として用いられている
直列方式よりも遥かに速い。電話インタフェース・シス
テム６及び音声処理システム８への、及びこれからの通
信を累積でき、そして時間があるときにそれらを処理で
きるスーパーバイザ回路３を使用することによって、こ
の速さによる利点が保有される。またスーパーバイザ回
路３は、後で記述されるように、TIS6及びVPS8を指令し
且つ制御するように仕立てられている、特定の直列デー
タ・コマンドを蓄積する。

更に、スーパーバイザ回路３は、タイミング回路とし
て、また情報についてディスク間転送を行うという２つ
の他の重要な機能を持っている。

電話インタフェースを取り扱うためのプロトコルは、
しばしば“時間切れ”即ち“タイムアウト”の使用を含
んでいる。つまり、システム１は呼出者側からの或る応
答を期待し、呼出者側にはそうした応答を与えるための
制限された（但し、充分な）長さの時間が与えられる。
もしも応答が予定通り行われないとすると、システム１
は、通常はその応答を要請する注意を与えるか、或いは
電話を切って処理を終止することによって、反応しなけ
ればならない。かかるタイムアウトは不可欠である。さ
もないとそのシステムは、時には決して来ることのない
応答を待ってラインを開けたままにしておくことにな
る。通常、このタイムアウトはホスト・コンピュータ２
によって与えられる。しかし本発明によるスーパーバイ
ザ回路３の使用は、該回路にタイムアウト動作を担わせ
ることになるので、ホスト・コンピュータ２が行うこと
になってプログラミング作業を軽減させ、システム１の
動作のスピード・アップを可能にする。

更に、スーパーバイザ回路３は、音声記録ディスク９
上の情報をホスト・コンピュータ２へと通過させ、ホス
ト・コンピュータ２からの情報を受けるための好都合な
通路を作り出す。この機能は、音声記録ディスク９上に
おける音声メッセージがホスト・コンピュータ２のディ
スク（示されていない）上でコピー即ち“バックアッ
プ”されるのを可能にする点で、極めて有用である。か
くして、もしも故障が音声記録ディスク９の１つに発生
したとしても、そのディスクは修理でき、そこにあった
情報はホスト・コンピュータ２から得られる。

最後に、スーパーバイザ回路３は、例えば、話し中
音、リンギング・トーン即ち呼出し音、ダイヤル音など
のような電話通信に必要な種々な音即ちトーンを発生す
るのに好都合な場所である。こうしたトーンは、スーパ
ーバイザ回路３が電話インタフェース・システム６へと
向け、また音声処理システム８と通信する代わりに電話
線10の１つに置くことのできる、オーディオ信号であ
る。

第２図は、第１図のと同様なスーパーバイザ回路３の
詳細なブロック図であって、同じ参照符号は同じ部品を
示している。明瞭化のために、第２図では制御及びアド
レス線が省略されている。前にも述べたように、スーパ
ーバイザ回路３は、リード・オンリー・メモリ（ROM）1
3にあるプログラムの制御下で動作するマイクロプロセ
ッサ12の使用を通じて、ホスト・コンピュータ２と、音
声処理システム（VPS）８と、電話インタフェース・シ
ステム（TIS）６との間における情報の交換を制御す
る。

スーパーバイザ回路３内において、デジタル情報は、
その制御がマイクロプロセッサ12により維持される中央
データ・バス14により、スーパーバイザ回路３の一部か
ら他の場所へと通される。スーパーバイザ回路３の補助
的コンポーネントによるバス14へのアクセスは、バス・
コネクタ（BC）15を有効にすることで可能になる。かく
して例えばマイクロプロセッサ12がROM13に維持されて
いるプログラムの次のインストラクションを読もうとす
るときには、マイクロプロセッサ12と中央データ・バス
14との間でバス・コネクタ15が駆動され、またROM13と
中央データ・バス14との間のバス・コネクタ15も駆動さ
れる。そのときROM13は次のインストラクションの位置
へとアドレスされて、そのインストラクションをデータ
・バス14上に置く。かくしてマイクロプロセッサ12はそ
のインストラクションを中央データ・バス14から読むこ
とができる。

マイクロプロセッサ12は８ビットZ80Aのような多くの
デバイスのうちの何れでも良く、動作速度を上げるの
に、16又は32ビットの装置を使用しても良い。もしも８
ビットの処理装置が使用されるならば、中央データ・バ
ス14は８つのライン（線）を持つことになる。情報が両
方向に通さればければならない場合のバス・コネクタと
してはLS245といったデバイスが良好に使用できる。シ
ステムに対する動作プログラムを蓄えるには、2732又は
27128といったデバイスが、Z80Aマイクロプロセッサに
対する適切なROM13として使用できる。

ホスト・コンピュータ２との通信は、受信線16、送信
線17及び制御線18を含むRS232−Ｃ通信線４上で行われ
る。これらの線16〜18は、マイクロプロセッサ12の制御
下において、中央データ・バス14からキャラクタを取り
それをホスト・コンピュータ２へと送るか、或いはホス
ト・コンピュータ２からキャラクタを受けてそれを中央
データ・バス14上に置く、汎用の非同期送受信器（UAR
T）19に接続される。もしもZ80Aがマイクロプロセッサ
として使用されるとすると、UART19としては、Z80A SIO
/Oデバイスが使用できる。

ヴォイステク社のモデル30がVPS8として使用されると
きのVPS8との通信は、第２図では示されていない制御線
により、中央データ・バス14上でじかに行われる。モデ
ル30はそのデータ・バス上における８ビット・コマンド
を予定するか、又は８ビット応答をそのデータ・バス上
に供給するので、８ビットのバスが使用される時には、
その中央データ・バス14に対してじかに接続される。し
かしながら、こうした８ビット・コードは、ASCIIキャ
ラクタとしては必ずしも代表的なものでなく、好都合で
あれば、いかなる形式のものでも良い。

ヴォイステク社のモデル50を用いた場合は、多数の線
を経て情報を受け、また供給することが予期される。そ
こでTIS6との通信は、モデル50がTIS6として用いられる
ときに幾らか多く含まれる。従って内部TISインタフェ
ース（ITI）20が８ビットの中央データ・バス14上の信
号と、モデル50のTIS6のバス通信線５のコマンド／ステ
ータス・データ信号入力ライン上のデジタル情報信号と
の間で翻訳を行うのに必要である。また、モデル50によ
るTIS6は、ダイヤル音、話し中音、呼出し音及び確認音
のような電話合図音即ちトーンの組み合わせを供給する
のに、スーパーバイザ回路３を必要とする。スーパーバ
イザ回路３においてITI20に連結されているトーン発生
器21は中央のマイクロプロセッサ12のコマンドに応じ
（コマンドITI20に通される）、ホスト・コンピュータ
２により要請されるときに、そうしたトーンをトーン・
ライン・バス22を経てTIS6へと与える。

最後に、マイクロプロセッサ12は、在来のアドレス・
バス23を通して、スーパーバイザ回路３の各種のコンポ
ーネントのアドレスを指定する。アドレス情報は、従来
のデコーダ24によりデコードされ、適当な従来技術を使
用してスーパーバイザ回路３の各種コンポーネントへと
ライン25を介して与えられる。ランダム・アクセス・メ
モリ即ちRAM26がまたスーパーバイザ回路に必要であ
り、コマンドの中間的蓄積、及び以下において記述され
るような、TIS6及びVPS8を指令し且つ制御するように仕
立てられている直列のデータ・コマンドのような他の情
報の中間的蓄積を取り扱う。Z80Aというマイクロプロセ
ッサ12が使用される場合、RAM26は幾つかの6264という
チップ、又は他のRAMデバイスから構成される。かくし
て音声メッセージは、ホスト・コンピュータの制御の下
で、TIS6及びオーディオ・ライン11を介して、音声処理
システムと電話線10との間で交換される。

スーパーバイザ回路３の動作は、第３図に簡略化され
て示されているような、TIS6及びVPS8に対して並列デー
タ信号の適用に優先順位をつけるレジデント・プログラ
ムの動作を理解することで明瞭になろう。並列データに
ついての優先順位付けはTIS6及びVPS8への能率の良い送
信を実施する。そしてTIS6及びVPS8は、線の呼出しのよ
うな並列データと、ホスト・コンピュータ２によって認
識され得る標準の直列データへとスーパーバイザ回路３
により翻訳される他のステータス・データとを発生す
る。スーパーバイザ回路３はまた、以下において一層詳
細に記述されるように、ホスト・コンピュータ２への標
準の直列データの伝送について優先順位をつける。

さて第３図を参照すると、電源を入れること、即ちパ
ワーアップ（27）に際して、プログラムは回路装置につ
いての診断チェック（28）に入る。その診断チェックの
結果が良いと、そのプログラムはどの電話線が能動であ
るのかについてのチェック（29）へと進む。

ヴォイステク社のモデル50によるTIS6は、例えば２〜
32（２の倍数）の電話線10とインタフェースするように
構成できる。故に、モデル50によるTIS6と共に使用され
るようなスーパーバイザ回路３は、32までのラインが能
動であることを予期する。各電話線の状態を逐次ポーリ
ングすることにより、プログラムは、電話線10が能動で
あるかどうかを決定する。電話線の地図をチェックする
こと（29）の結果として、プログラムは、RAM26に置くT
IS6の構成についての表即ち“地図”を作り出す。

29におけるTIS6地図の完成に際して、このプログラム
は、後で記述される或る割り込みの例外を伴って、限り
なく継続するループを開始する。このループは、実行さ
れなければならない作業を行うために、多くの異なる仕
方において設定される。ループをプログラミングする方
法が異なる場合、同じ作業が指定されても、そのプログ
ラムの内容に依存して、その作業は一層頻繁に、或いは
より間隔をおいて指定されることになる。第３図に示さ
れているシステムは、ヴォイステク社のモデル50TIS6及
びヴォイステク社のモデル30VPS8に適合して動作するル
ープの例である。

プログラムは、能動の電話線の各々をポーリング（登
録）して、各々の場所で幾つかの作業を実行する。その
後そのプログラムは、初めの電話線を再びポーリングす
るために戻る前に、幾つかの他の作業を行う。標準的
に、各々のポーリングステップには100マイクロ秒を必
要とするので、もしも32の電話線の全コンプリメント役
務提供されるものとすると、ループ全体では４ミリ秒か
かることになる。かくして、幾つかの作業は比較的頻繁
（100マイクロ秒ごと）に行われるものであるが、まれ
即ち４ミリ秒ごとにしか行われないものもある。頻繁に
行われる作業と左程頻繁に行われない仕事との正しい組
み合わせを選ぶことにより、システム動作は最良にな
る。

プログラムが30において最初の能動電話線をポーリン
グすることで開始する場合、それはまず、31においてホ
スト・コンピュータ２へと待ちメッセージを送信する作
業をする。（VPS8とTIS6とは共にホスト・コンピュータ
に対するメッセージを発生する）。VPS8からスーパーバ
イザ回路３への全ての通信は、割り込みの導入による達
成される。割り込みは、ステップ30と36の間で第３図に
示されているループを分断し、VPS8に作用するルーチン
を実行して、その割り込みが介入した点において第３図
のプログラムへと制御を戻す。このルーチンは、マイク
ロプロセッサ12にVPS8からのメッセージを読ませ、それ
をホスト・コンピュータ２へと送信するためのテキスト
・ストリングへと翻訳し、そしてそのメッセージをRAM2
6に蓄積する。

TIS6はまた、例えば各種タイマーのステータスに関す
るメッセージ及び電話線10の状態に関するメッセージ
（後で記述する）のような、ホスト・コンピュータ２に
対するメッセージを発生する。ポーリング・プログラム
の通常の過程において、こうしたメッセージはテキスト
・ストリングへと翻訳されてRAM26に入れられ、VPS8か
らのメッセージと共にホスト・コンピュータ２へ送信さ
れるのを待つ。

ホスト・コンピュータ２に対するVPS8及びTIS6からの
メッセージはすべて、“ホスト・コマンド行列”と呼ば
れるRAM26の領域に維持される。ポーリング・プログラ
ムではこの点において、その行列において待機している
うちの初めのキャラクタが、ホスト・コンピュータ２へ
と送られる。（次の引き続くキャラクタは、ポーリング
・プログラムの引き続いての反復に際して送られる）。

RAM26には、時間を維持するためのタイミング・レジ
スタを与えるための、ある程度のメモリが割かれてい
る。かかるタイミング・レジスタはタイミング・ルーチ
ン32によって制御される。典型的な応用例では、３つの
レジスタが各ラインに対して割り当てられるので、スー
パーバイザ回路３では、32×３＝96までのタイマー即ち
“クロック”が利用できる。

こうしたレジスタ・クロックはマスター・クロックに
よって制御される。制御に対する問題の時間は数10分の
１秒より大きい精度で制御されることはないので、マス
ター・クロックは非常に長い期間、標準として30ミリ秒
を持っている。かくして、プログラムは一般に単一のマ
スター・クロック・サイクル内で幾つかのポーリング・
サイクルを通して循環する。

マスター・クロックは各サイクル毎に１ビット・レジ
スタにおいて状態の変化を強制するのに使用される。レ
ジスタ・クロックは、最後の反復が通過したことにより
１ビット・レジスタがその状態を変えたかどうかを判定
するプログラムによって、更新される。もしもそれが変
化したならば、プログラムは、それが現に役務を提供し
つつある電話線10に対するタイミング活動である３つの
レジスタの内容をインクリメント即ち漸増させる。レジ
スタ・クロックは、適用に依存して種々な目的のために
使用される。

典型的な応用例において、第１のクロックがリセット
され、電話線10上において役務（サービス）に対する要
請に返答があったとき、即ち、電話線10が“オフ−フッ
ク”になる即ち電話器が外されるときに運転を開始す
る。それは、電話線10上における何れかの引き続くコマ
ンド活動に際してリセットされる。かくして、それは活
動しない期間のタイミングを取る。最初のクロックを漸
増加させた後、プログラムはレジスタを読み、そしてそ
のレジスタが例えば10分という或る確立された時間の漸
増を記録するたびに、ホスト・コンピュータ２へと通知
することになる。かくしてそれは、不合理な長さの時間
がライン上での活動なしに経過しているので、その処理
は終了されるのであろうことをホスト・コンピュータ２
に警告する。

第２のクロックは、電話線10上でのダービスに対する
要請が返答されるとき、即ちそのラインが“オフ−フッ
ク”になるときにリセットされ、更新される。それは、
その呼出者がタッチ・トーン（標準としては、顧客が望
んでいるサービスの型式を指定する加入者ナンバー及び
コード）などによる適当な情報を供給するまで、時間を
記録し続ける。クロックを漸増した後、プログラムはレ
ジスタを読み、もしもその要請された情報が或るプリセ
ット時間（例えば30秒）以内に現れないならば、どれが
その紛失情報に対する即座の音声メッセージを開始する
のか、または電話線10を終止させるのかをホスト・コン
ピュータ２に通知する。

第３のクロックは、電話合図トーンの１つがホスト・
コンピュータ２のコマンドにより電話線10上に置かれる
期間を制御する。かくして、もしもホスト・コンピュー
タが電話線10上に警笛音即ち“ビープ”の送出を要請す
るならば、ビープに対するトーン発生器が作動され、第
３のクロックはリセットされ更新される。プログラム
は、“ビープ”に対するプリセット時間が経過するまで
各漸増ごとにレジスタを読み、その後トーンをオフさせ
ることになる。

ホスト・コンピュータ２からスーパーバイザ回路３へ
のすべての通信は、割込みの導入により達成される。こ
の割込みは、プログラムを第３図に示されているループ
から出し、ホスト・コンピュータ２に作用するTISルー
チン33からのメッセージ・システムへのコマンドを実行
し、その後その割込みの入った個所で第３図のプログラ
ムへと制御を戻す。このコマンド・ルーチン33は、その
コマンドがTIS6に対するものなのかVPS8に対するものな
のかをマイクロプロセッサ12に決定させ、前にも述べた
ように、TIS6がVPS8の何れかへの送信のために、RAM26
の前以って割当てられたメモリ領域へとそのコマンドの
適切な翻訳を書き込む。

第３図に示されているプログラムはこの点において、
TIS6に対するコマンド用に割当てられたRAM26及びROM13
におけるメモリ・スペースがチェックされ、そこにプロ
グラムが現にサービスしている電話線10に対する何らか
のコマンドがあるのかどうかが見られる。もしもそこに
何らかのコマンドがあるとするならば、それらはITI20
に対するデータ・バス14上に送出されることによって、
この点において実行される。

前記のタイミング情報を取り扱うホスト・コンピュー
タ２へのメッセージに加えて、そのポーリング・プログ
ラムは、現にポーリングされつつある電話線10がサービ
ス（電話線10上における呼出し）を要請しているのかど
うか、呼出者が受話器を掛けたかどうか、及びタッチ・
トーン・デコーダなどによって記録される最も新しい数
字などを判定する。こうしたメッセージは翻訳され、ポ
ーリング・プログラムにおるその点において、前に記述
されたように、ホスト・コンピュータ２のコマンド行列
に置かれることになる。

ここで、プログラムはそれが34において最後の能動な
電話線に到達したかどうかを見るためのチェックをす
る。もしもそうでないならば、そのプログラムは35にお
いて次の能動ラインをポーリングして、前述の作業を繰
り返す。もしも最後の能動な電話線であったとしても、
34において示されているように、30における最初のライ
ンへと戻る前に幾つかの付加的な作業が実行される。使
用頻度の小さいルーチン（36）と呼ばれるそうした作業
は、以下において一層詳細に記述されるように、VPS8ル
ーチンに対するコマンド及び第４のタイミング・クロッ
クの作動のような多くの機能を持っている。

前に示したように、ホスト・コンピュータ２からTIS6
又はVPS8へのコマンドは、割込みの結果としてRAM26の
割り当てられた領域に現れる。この時、第３図に示され
ているプログラムにおいて、VPS8に対するコマンド用に
割当てられたメモリ・スペースが、そこに何らかのコマ
ンドがあるのかどうかを見るためにチェックされる。も
しも何らかのコマンドがあるならば、それらはVPS8への
データ・バス14上に送出することによってこの点におい
て実行される。更に第４のクロックが、例えば話し中音
及び呼出し音のような、割込みを必要とする電話合図ト
ーンに対するオフ／オン時間を制御する。このクロック
は連続して走行する。そのプログラムは、各漸増後にそ
のレジスタを検査し、その時間がプリセット量を越えた
ときにそのトーンをターン・オフ又はオンすることにな
る。

幾つかの理由によって、ホスト・コンピュータ２のデ
ィスク装置にあるデジタル化された音声メッセージをVP
S8によって維持されているディスク９へと転送すること
が有用である。更に、VPS8のディスク９からホスト・コ
ンピュータ２のディスクへのデジタル化された音声メッ
セージの転送はバックアップ及びエラー・チェック処理
に対してしばしば有用である。この過程は、第４図に示
されているように、スーパーバイザ回路３に対してダイ
レクト・メモリ・アクセス・デバイス37を付加すること
によって大いに助けられる。かかるディスク間通信に対
して、クロックプロセッサ12はダイレクト・メモリ・ア
クセス（DMA）デナイス37により助けられ、中央データ
・バス14へのデータ転送はバス・コネクタ15を介して行
われ、ライン25上にあるVPS8への又はそこからデータ転
送は、アドレス・バス23及びデコーダ24を介して行われ
る。Z80Aのマイクロプロセッサが使用される場合、適切
なDMAデバイス37としては、Z80A DMAチップがある。

転送動作は、VPS8のキャラクタに依存して種々な方法
においてプログラムされる。ヴォイステク社のモデル30
は、データを6Kバイトで転送する。かくして、VPS8とし
てモデル30を使用する場合に第４図のシステムは、デー
タを6kバイトで取り扱うように設計される。

データ転送においては、多くのホスト・コンピュータ
２上、並びにスーパーバイザ回路３において使用される
UART19チップ上に存在する、第２のRS232−Ｃポートが
使用される。この第２のデータ・チャンネルをディスク
間転送に使用すると、この転送動作は、システム１の正
常な動作に支障を与えることなしに、時間が許す限り実
行される。かかる動作は、“バックグラウンドにおける
動作”と呼ばれている。

すべてのデータ転送におけるように、状態データを含
むデータが、転送の過程においてスーパーバイザ回路３
のRAM26に貯蔵される。ホスト・コンピュータ２からの
音声データは、コンパチブルな6Kバイト・デキスト・ス
トリングへと翻訳されて第２のRS232−Ｃラインに送出
され、スーパーバイザ回路３のRAM26に貯蔵される。時
間が許せば、6Kバイトの音声データが、ダイレクト・メ
モリ・アクセス・デバイス37の制御下においてVPS8へと
転送される。この過程は、完全なメッセージが送信され
るまで続行される。

オーディオ信号線11上におけるVPS8からTIS6への音声
データの伝送は、ダイレクト・メモリ・アクセス・デバ
イス37の制御下において、6Kバイトのバッチをスーパー
バイザ回路３のRAM37のメモリ位置へと通過させること
によって終了する。かかるデータはその後、テキスト・
ストリング表示へと翻訳され、第２のRS232−Ｃチャン
ネルを通してホスト・コンピュータ２へ通過される。か
かる方法は拡張されたコマンド・ストリングを転送する
にのも使用しうる。

さて、第５図の概略図を参照すると、好ましいスーパ
ーバイザ回路３が第5a〜第5g図上で符号によって指定さ
れている標準のコンポーネントを伴って示されている。
但しすべての電力接続又は使用されない接続は、すべて
簡略化のために示されていない。第5a図はホスト・コン
ピュータ２と通信するUART19についての回路装置の典型
的な例を示している。例示されているUART19は、Z80A
（第5b図参照）のような最も一般的に使用されるマイク
ロプロセッサ12とインタフェースするように設計されて
いる、Z80A SIO/Oである。UART19は、ホスト・コンピュ
ータ２への２つのRS232−Ｃライン38及び39として示さ
れている通信線４を有している。ライン38はホスト・コ
ンピュータ２とのコマンド及び情報交換のために使用さ
れ、ライン39は、前に記述されたようなディスク間転送
又は大きなブロックのデータの転送のために使用され
る。ホスト・コンピュータ２上で利用できるRS232−Ｃ
の性質及び通信線４の長さに依存して、ライン38及び39
上信号の調節を行うことが要請される。

UART19の２つのデバイス・ポートを“A"及び“B"とす
る。Ａはライン38に対応し、Ｂはライン39に対応してい
る。各々は、４つのライン、即ちTXD,RXD,RTS及びCTSを
持っている。TXDラインは、RS232−Ｃ直列フォーマット
においてスーパーバイザ回路３からホスト・コンピュー
タ２へと伝送されつつあるデータを運ぶものであり、第
２図の送信線17に対応している。RXDラインは、RS232−
Ｃ直列フォーマットにおいてホスト・コンピュータ２か
らスーパーバイザ回路３へと伝送されつつあるデータを
運ぶものであり、第２図における受信線16に対応する。
また、ポートＡ及びＢの各々は、第２図での制御線18に
対応する２つの制御線、即ちRTS（送出要請）及びCTS
（送出クリア）を持っている。RTS端子は通信論理
“高”即ち“ハイ”にあって、その装置がホスト・コン
ピュータ２からの信号を受信できることを示している。
もしもUART19の内部バッファが満杯であるとすると、こ
のRTS端子は低い論理信号へと切り換わり、スペースが
空いてRTS端子がハイに切り換わるまで、別なキャラク
タを送らないようにホスト・コンピュータ２に警告す
る。他方ホスト・コンピュータ２は、CTSライン上に低
論理信号を供給することによって、そこにキャラクタを
送らないようにUART19に警告できる。そうでない場合に
は、CTSラインはホスト・コンピュータ２によって高論
理に維持される。かくしてRTS及びCTS端子は、RS232−
Ｃのプロトコルに従って、ホスト・コンピュータ２とス
ーパーバイザ回路３との間における情報の流れを制御す
るために使用される。

データ・バス14は、データ・ラインD0〜D7からなって
いる。このデータ・バス14はキャラクタを含み、このキ
ャラクタはホスト・コンピュータ２（並列フォーマット
において）へと送られるか、或いはこのキャラクタには
ホスト・コンピュータ２（並列フォーマットにおいて）
によりスーパーバイザ回路３へと伝送されるキャラクタ
がさらに印加される。こうしたキャラクタは、VPS8、TI
S6及びタイミング・ルーチン32に関連して前にも記述さ
れたように発生され使用される。

UART19は２つのクロック信号を必要とする。タイミン
グ・ライン41によって運ばれる第１のクロック信号は、
マイクロプロセッサ12（第5b図参照）を動作させるのに
使用されるマスター・クロック42から発生され、マイク
ロプロセッサ12の動作にUARTの動作を同期させるのに使
用される。このクロック信号は、トランジスタ44,45及
びこれらに関連する回路部品を用いた、プッシュ・プル
・トランジスタ増幅器43によって鋭くされる。このクロ
ック信号はその後、UART19のCLK（クロック端子）へと
供給される。第２のクロック信号は、ビットがホスト・
コンピュータ２とUART19との間において転送される速度
を確立する。転送に対しては最高速度が使用されるのが
好ましく、その割合は約19.2KHzである。タイミング・
ライン46によって運ばれるこのクロック信号は、第5f図
に示されているスーパーバイザ回路３のトーン発生部分
から引き出され、そしてシュミット・トリガー型NOTゲ
ート47により鋭くされ、分周器48によって適当な周波数
へと分割され、そしてライン49によってUART19の端子RX
C,TXC（受信及び送信クロック）及びRXTXCBへと印加さ
れる。

この周波数を分割して一層減少することは、ライン50
を通して分周器の２つのユニットを一緒に組み合わせる
ことにより達成される。結果としての低周波信号は第２
の分周器51へと印加され、更に低い周波数はフリップ・
フロップ・ラッチ52により２の係数でもって再度分割さ
れる。そこにおいて、ライン53によって運ばれる信号
は、タイミング・ルーチン32に関して前に記述されたタ
イミング・ルーチンを確立するのに使用されるクロック
信号となる。

最初の分周器48に印加される周波数は4.9152mHzであ
る。UART19（UART19内で更に分割される）へと供給され
る周波数は、この値の四分の１、即ち1.2288mHzであっ
て、19.2KHzの転送率を確立する。ライン53上における
信号の値は更に分割されて、37.5Hz（27ミル秒期間）へ
と減少される。

UART19のRST（リセット）端子は、電力が適用された
とき、或いはリセット押釦が作動されたときに、その装
置を初期動作モードに置くために“低”論理即ち“ロ
ー”へと駆動される。リセット回路は第5b図に関連して
一層詳細に論議される。正常な動作の下においては、こ
の端子はハイに保持されている。

UART19に対するライン54IEO（割込み駆動出力）、ラ
イン55INT（割込み）、そしてライン56IEI（割り込み駆
動入力）の接続は、マイクロプロセッサ12に割込み、UA
RT19の優先性を確立するために使用され、ホスト・コン
ピュータ２がキャラクタを送出するときに割込み（INT
端子は低くなる）を自動的に発生する。そこにおいて、
この割込み信号はライン55によって運ばれる。第5g図に
示されているDMA37回路に関連して一層詳細に論議され
るように、もしも高い優先性を持つDAM37がIEOをライン
56でローに駆動することによってその優先性を確立した
ならば、このキャラクタが処理されるに先立って短い遅
延が生じる。しかしながら、UART19からの割込みは、UA
RT19からのIEOライン54の接続によって確立されるよう
に、VPS8及びTIS6によって発生されるものよりも速い優
先性を取ることになる。

UART19のRD（読出し）端子は、もしもその装置がデー
タ・バス14からのデータを読むのであれば“ロー”に保
持され、もしもUART14がデータをデータ・バス14へと書
き込むのであれば“ハイ”に保持される。その信号の源
はマイクロプロセッサ12（第5b図において示され、そし
て第5c図及び第5d図におけるバス58を通して運ばれる）
である。

UART19のIORQ（入／出力要請）端子は、マイクロプロ
セッサ12により“ロー”に駆動されてバス58によって運
ばれ、ラインIROQはメモリでなく入／出力装置をアドレ
ス指定する。このIORQラインが“ロー”である場合、CE
（チップ駆動）信号は、後で論議されるように、UART19
を作動することができる。

UART19のMI（機械サイクル１）端子は、前述したCLK
信号と共にマイクロプロセッサ12とUART19の同期を可能
にし、そして第5a図〜第5b図において示されているよう
にバス58及びラインMIに沿って運ばれる。

UART19に対するライン57CE（チップ駆動）接続は、UA
RTチップ19がデータ・バス14からデータを読み、そして
マイクロプロセッサ12によってアドレス指定されるとき
にのみデータ・バス14上にデータを置くのを可能にす
る。その信号の源は、第5d図で示されるようにしてデコ
ードされるマイクロプロセッサ12のアドレス・バス23で
ある。

UART19のB/A端子は、該デバイスにポートＡ（低い信
号）がポートＢ（高い信号）の何れかを認識させる。そ
の信号は、第5b図及び第5d図に詳細に示されているよう
に、マイクロプロセッサ12のアドレス・バス23のライン
A1上で運ばれる。

UART19のC/D端子は該デバイスに、マイクロプロセッ
サ12（高い信号入力）からUART19へのデータ（低い信
号）として、又はコマンドとして、データ・バス14上へ
と信号を割込ませる。マイクロプロセッサ12のアドレス
・バス23の信号ラインAOは、第5b図及び第5d図において
詳細に示されているように、その信号を運んでいる。

さて第5b図には、スーパーバイザ回路３に使用される
マイクロプロセッサ12の回路装置の典型的な例が示され
ている。前にも述べたように、Z80Aがこの目的のために
使用される。Z80Aマイクロプロセッサ12は16ラインのア
ドレス・バス23を使用する。アドレス・バス23は２つの
バスに分割され、第１のアドレス・バス59はアドレス・
ラインA0〜A7を含み、そして第２のアドレス・バス60は
アドレス・ラインA8〜A15を含んでいる。アドレス・バ
ス59及び60は共に、DMA37（第5g図）へとじかに通さ
れ、また常時駆動されているライン・ドライバ61及び62
を介して、第5c図に関連して記述されるデコーダへと通
される。

Z80Aマイクロプロセッサ12の６つの制御端子（前に簡
単に論議された、MI,MREQ,IORQ,RD,WR及びREF）は、制
御バス58へと形成され、DMA37（第5g図）へとじかに通
され、そして常時駆動されるライン・ドライバ63を介し
て、第5c図、第5d図などにおいて示されているように、
スーパーバイザ回路３の他の回路へと通される。制御バ
スにおける６つの信号は以下の通りである。

MI（機械サイクル１）：この出力の、マイクロプロセッ
サ12の最初のサイクルが始まるときに生じる信号を与え
て、マイクロプロセッサ12の動作と他の装置との同期
（クロック信号を伴って）を可能にする。

MREQ（メモリ要請）：この出力は、そのプログラムがス
ーパーバイザ回路３のメモリ区域における場所（第5c図
参照）をアドレス指定するときに（低い）信号を与え
る。

IORQ（入／出力要請）：この出力は、そのプログラムが
スーパーバイザ回路３における入／出力装置、例えば、
第5a図に示されているUART19をアドレス指定するときに
（低い）信号を与える。

RD（読出し）：この出力は、そのプログラムがアドレス
指定された装置又はメモリ場所にデータ・バス14の内容
を読ませるときに（低い）信号を与える。

WR（書込み）：この出力は、そのプログラムがアドレス
指定された装置又はメモリ区域にデータ・バス14への情
報を書き込ませる時に（低い）信号を与える。

REF（回復）：この出力はダイナミック・メモリに回復
プロセスを受けさせる（低い）信号を与える。ダイナミ
ック・メモリは例示されている回路装置には使用されて
いない。この信号は、回復処理のためマイクロプロセッ
サ12が無効にされている時間中に動作を行わせないよう
にするためにのみ使用される。

BUSACK及びBUSRQ（バス確認及びバス要請）信号は第5
g図に関連して記述されDMA37の動作に関連して使用され
る。BUSRQライン上における低い信号の受信に際して、
マイクロプロセッサ12は、スーパーバイザ回路３のバス
14及び23をDAM37の制御に引き渡し、そしてBUSACKライ
ン上に低い信号を与えることによりこの作用を承認す
る。

Z80Aマイクロプロセッサ12は８ラインのデータ・バス
14を使用する。データ・バス14は、DMA37（第5g図）へ
とじかに通され、そしてバス・コネクタ15を介してスー
パーバイザ回路３の残りの部分へと通されている。第２
図に関連して前に説明したように、バス・コネクタ15は
データ・バス14の２つの区域を隔絶できる。これらの区
域は、EN（駆動）入力が高い場合にはバス・コネクタが
接続する区域である。EN入力が低いならば、DIR（方
向）入力の設定に依存して、バス・コネクタ15はそれが
接続されているデータ・バス14の区域に沿ってデータを
一方又は他方へと通す。

バス・コネクタ15に対するEN信号は、NOTゲート64か
ら引き出され、ライン65上を運ばれる。このライン65
は、第5d図に示されているデコーダ68からのライン66上
で運ばれるデコードされたアドレス信号から引き出され
る。その同じデコーダされたアドレス信号は、やはり動
作するのに低い信号を必要とするDMA（第5g図）のチッ
プ駆動端子（CE）へとライン67によって通される。しか
しながら、NOTゲート64によって作り出される反転のた
めに、バス・コネクタ15はDMA37が作動されるときには
いつでも開き、DMA37が駆動されないときにのみスーパ
ーバイザ回路３の残りの部分へとデータを通過させる。
データの流れの正しい方向は、バス・コネクタ15へとゲ
ート69からライン70によって運ばれるDIR信号によって
設定される。第5b図及び第5c図でバス58を通して進路を
とって示されているように、ゲート69はマイクロプロセ
ッサ12からのMI及びFD信号によって駆動される。

INT（割込み）信号は71に沿って、優先順位順に述べ
ればDMA37（第5g図）、UART（第5a図）、VPS8又はTIS6
によってマイクロプロセッサ12へと印加される。マイク
ロプロセッサ12は割込み信号（INT“ロー”）を受信す
ると、その割込みをサービスする適切なプログラム・ル
ーチンのアドレスを見出すためにデータ・バス14上を調
べる。割込み優先性を確立し、その割込みベクトルをデ
ータ・バス14上に置く方法は、それらに関するデバイス
の各々をそれぞれを示している第5a図〜第5g図に関連し
て記述される。

INT信号自体はANDゲート72から引き出され、その出力
は5Vライン73への接続によって“ハイに引き上げられ
る。ANDゲート72はライン55及び74により駆動される。
ライン55上における信号はDMA37（第5g図）のINT出力に
よるか、UART19（第5a図）のINT出力によって発生さ
れ、ライン74上における信号は、後で論議されるように
（第5d図）VPS8のINT出力によるか、TIS6のINT出力によ
って発生される。極性及び論理は、もしも４つの装置
（DMA37、UART19、VPS8又はTIS6）の何れかが割込み信
号を発生するならば、それがマイクロプロセッサ12のIN
T入力を“ロー”へ駆動し、それによりその割込みプロ
セスを開始させるように設定される。しかしながら、そ
の極性設定システムは１つ以上のデバイスが割込み信号
を同時に供給することを防止することを銘記されたい。

リセット（RST）信号を生じさせるリセット回路装置7
5は、押釦76又は電力をスーパーバイザ回路３へと適用
するプロセスにおいて作動される。RST信号はNOTゲート
77によって整形され、マイクロプロセッサ12のRST（リ
セット）端子へと印加され、そしてライン89によってリ
セット信号（第5a図及び第5c図）を要請する他の回路デ
バイスへと通される。

マイクロプロセッサ12を駆動するためのクロック信号
（CLK）は、NOTゲート79及び80を能動素子として使用し
ているマスター・クロック42の水晶発振器78から引き出
せる。CLK信号は、フリップ・フロップ・ラッチ81、NOT
ゲート82、及びトランジスタ84,85を能動素子として使
用しているプッシュ・プル増幅器83によって整形され、
鋭くされ、及び分離される。マイクロプロセッサ12に対
する所望の動作用周波数は4mHzであり、フリップ・フロ
ップ・ラッチ81はその信号を４によって分割するので、
発振器78は16mHzの水晶周波数において作動される。4mH
zのクロック信号（CLK）は、第5c図に関連して記述され
るように、ライン87によって遅延回路86へ、分離NOTゲ
ート88を通してライン41によってUART19（第5a図）へ、
そしてライン90によってDMA37（第5g図）へも通され
る。

第5c図はメモリ回路を示している。この典型的な実施
例では、２つの型式のメモリ・チップ、即ち、第３図に
関連して詳細に記述されているプログラムを含むROM13
（リード・オンリー・メモリ）と、そしてホスト・コン
ピュータ２とTIS6との間で転送されつつある情報を貯蔵
するために使用されるRAM26（ランダム・アクセス・メ
モリ）とが使用されている。ROM13には２つのメモリ・
チップが使用され、各々は8k×８ビットのデバイスとし
て構成されている。RAM26には４つのメモリ・チップが
使用され、各々は8k×８ビット・デバイスとして構成さ
れている。各々のメモリ・デバイス13及び26のデータ端
子D0〜D7は、中央データ・バス14のセグメントにじかに
取り付けられている。メモリ・チップ13及び26のアドレ
ス端子はすべて、アドレス・ラインA0〜A7を含む第１の
アドレス・バス59、及びアドレス・ラインA8〜A12であ
る第２のアドレス・バス60始めの５つのラインへと取り
付けられている。能動メモリ・チップであるチップ13又
は26は、デコーダ91及び92からの信号を使用して、その
選択されたメモリ・チップのCS（チップ選択）及びOE
（出力駆動）端子を“ロー”へ駆動することによって選
択される。こうしたデコーダ91及び92は、アドレス・バ
ス60のアドレス・ラインA12〜A15からの信号によって駆
動される。

デコーダ91及び92はまた、デコーダ91の端子G1へ、又
はNOTゲート93を介してデコーダ92の端子G2Bへと印加さ
れる。バス58のREFラインからの信号によって、回復サ
イクル中にメモリ回路を非作動状態とするためにも使用
される。メモリ13及び26は、低い信号がマイクロプロセ
ッサ12によってバス58のMREQライン上に置かれるときの
み能動になる。ROM13はデコーダ91の端子G2Bへと適用さ
れるMREQ信号によって作動される。RAM26は、ゲート94
及びNOTゲート95によって形成される論理回路によりRAM
26の端子CS2（チップ選択２）へと印加されるMREQ信号
によって作動される。更にRAM26は、上述のMREQ信号と
一致してバス58のWRラインによって駆動されるORゲート
96によって、それらのRD/WR（読出し／書込み）端子へ
と印加される信号によって読出し又は書込みを指令され
る。

NOTゲート97及び98、ORゲート99,100及び101、並びに
フリップ・フロップ・ラッチ102及び103によって形成さ
れる遅延回路86は、MI,IORQ,WQ及び4mHzのマイクロプロ
セッサ12のクロック信号87によって駆動される。遅延回
路86は、第5d図及び第5e図に関連して説明されるよう
に、ライン104及び105上で運ばれる信号を通してTIS6及
びVPS8へのデータの書込みにおいて僅かな遅延を導入す
る、その遅延は、そのデータが割当てられたメモリ場所
へとクロック駆動される前に、そのデータが落付いて、
干渉を避けるのを可能にする。

第5d図に示されているVPS8インタフェース回路装置
は、アドレス・バス59上でのアドレス・ラインA0〜A6
と、アドレス・バス59上でのアドレス・ラインA7上で運
ばれる信号から反転された信号とを必要とする。ライン
A7上における反転は、第5c図において示されている如
く、NOTゲート106の供給アドレス・ライン107によって
作り出される。また、RD,IORQ及びMIラインは、以下の
如く使用するために、第5d図において示されているVPS8
インタフェース回路装置にも供給される。MI及びRDライ
ンは、前にも記述されたように、第5b図に示されている
バス・コネクタ15にも供給される。

第5d図は、ヴォイステク社のモデル30VPS8とインタフ
ェースする回路の詳細な実施例を示している。モデル30
は、常時駆動されているライン・ドライバ109によって
駆動される８ライン制御バス108、８ライン・データ・
バス７、データ準備ライン111、バッファ準備ライン11
2、及びリセット・ライン113（これらは後で詳細に論議
される）によって、制御情報（それが処理するオーディ
オ信号と混同されることのないように）を交換する。

VPS8制御バス108ラインは、108a〜108hとして示され
ている。それらは次の機能を持ち、そして次のようにし
てスーパーバイザ回路３によって発生される。即ち：ライン108a WRDDSEL（書込みデータ選択）：書込み信号
は、スーパーバイザ回路３がホスト・コンピュータ２か
らのデータをVPS8へと通したいときに発生される。低い
WRDDSEL信号は、データをVPS8へ書き込むためにWR信号
（ライン108g参照）と一致しなければならない。WRDDSE
L信号はアドレス・バス59の最初の３つのラインA0,A1及
びA2をデコーダするデコーダ114によって発生される。

ライン108b RDDSEL（読出しデータ選択）：読出し信号
は、VPS8がスーパーバイザ回路３を通してホスト・コン
ピュータ２へのデータを通したいときに発生される。低
い、RDDSEL信号は、VPS8がデータをデータ・バス７上に
於いてホスト・コンピュータ２に読出しを行わせるため
に、RD信号（ライン108h参照）と一致しなければならな
い。RDDSEL信号はアドレス・バス59の最初の３つのライ
ンA0,A1及びA2をデコードするデコーダ114によって発生
される。

ライン108c DATACK（データ承認）：スーパーバイザ回
路３は、完全なコマンド／データ・ストリングが受けら
れたことをVPS8に示すWR信号（ライン108g参照）と一致
して、このラインを“ロー”を駆動する。DATACK信号は
アドレス・バス59の最初の３つのラインA0,A1及びA2を
デコードするデコーダ114によって発生される。

ライン108d SERREG（サービス要請）：スーパーバイザ
回路３は、ホスト・コンピュータ２からのコマンド／デ
ータ・ストリングの終わりが到達すたことをVPS8に示す
WS信号（ライン108g参照）と一致して、このラインを
“ロー”へと駆動する。SERREQ信号はアドレス・バス59
の最初の３つのラインA0,A1及びA2をデコードするデコ
ーダ114によって発生される。

ライン108e WRSYNC（書込み周期）：スーパーバイザ回
路３は、コマンド／データ・ストリングがまさに伝送さ
れることをVPS8に示すWS信号（ライン108g参照）と一致
して、このラインを“ロー”へと駆動する。WRSYNC信号
はアドレス・バス59の最初の３つのラインA0,A1及びA2
をデコードするデコーダ114によって発生される。

ライン108g RDSYNC（読出し周期）：スーパーバイザ回
路３は、コマンド／データ・ストリングが読まれる前に
そのストリングを同期させるWS信号（ライン108g参照）
と一致して、このラインを“ロー”へと駆動する。この
信号はアドレス・バス59の最初の３つのラインA0,A1及
びA2をデコードするデコーダ114によって発生される。

ライン108g WS（書込みストローブ）：この低い信号
は、ライン105によって選ばれ、そしてデータの配置を
可能にするために、第2c図に関連して記述されたよう
に、遅延回路86によって発生される。

ライン108h（読み）：この低い信号は、スーパーバイザ
回路のマイクロプロセッサ12によって発生され、そして
第5c図（第5b図に関して与えられている記載を参照）を
介してラインRD上で運ばれる読出し信号である。

VPS8データ・バス７はバス・コネクタ15を通してスー
パーバイザ回路のデータ・バス14へのアクセスを得る。
データの流れの方向は、マイクロプロセッサ12からのRD
信号の在否によって決定される。バス・コネクタ15は、
アドレス・バス59のアドレス・ラインA3,A4及びA5をデ
コードするデコーダ116からライン115上を運ばれる信号
によって駆動される。

ライン111DATRDY（データ準備）は、VPS8がスーパー
バイザ回路３へと転送されるべきコマンド／データ・ス
トリングをそのバッファに保持していることを示してい
るVPS8からの低い信号を与える。前にも記述したよう
に、かかる転送は割込みによって行われる。DATRDY信号
は、ライン・ドライバ117がRDラインによって作動され
るORゲート118からの信号と、デコーダ68、アドレス・
バス59の信号アドレス・ラインA0及びA1からのライン11
9上で運ばれる信号とによって駆動されるときに、デー
タ・バス14のラインD1上にじかに置かれる。

ライン111は割込み信号を運び、そしてそれはライン
・ドライバ117の第２の半分へと適用される。ライン・
ドライバ117のこの半分は常に能動情報にあって、そし
てデコーダ122を駆動するフリップ・フロップ・ラッチ2
12及びNOTゲート120を駆動することによって、その割込
みを発生する。デコーダ122は、ライン74上で運ばれ、
マイクロプロセッサ12を割込む（第5b図に関連して記述
されたように）信号を発生すると共に、割込みルーチン
に対するベクトルをライン・ドライバ123を通してデー
タ・バス14上に置くことになる。ORゲート110は、デコ
ーダ114からライン105によって運ばれた書込みストロー
ブWS信号からの信号によって作動されるときに、フリッ
プ・フロップ・ラッチ121をリセットする。

ライン112は、そのバッファがスーパーバイザ回路３
からのコマンド／データ・ストリングを受信する準備が
できたときに、VPS8からのBUFRDY（バッファ準備）の低
い信号を運ぶ。このBUFROY信号は、ライン・ドライバ11
7が、RDラインによって作動されるORゲート118からの信
号と、そしてデコーダ68、アドレス・バス59の複合アド
レス・ラインA0及びA1からのライン119上で運ばれる信
号とによって駆動されるときに、データ・バス14のライ
ンD2上にじかに置かれる。

ライン113は、ライン・ドライバ117を通してRESET
（リセット）信号をVPS8へと運ぶ。RESET信号は、ライ
ン105によって運ばれる書込みストローブWS信号と、そ
してライン125上において運ばれ、アドレス・バス59の
３つのアドレス・ラインA0、A1及びA2をデコードするデ
コーダ114により発生される信号とによって駆動され
る、ORゲート124によって発生される。

如上の割込みルーチンは、TIS6からライン126上を運
ばれるTIS6からの信号（データ転送が前に述べたポーリ
ング・プロセスによるよりはむしろ割込みによって一層
能率良く達成される場合）によって開始される。割込み
がTIS6によって作り出されるときにはデコーダ122が異
なる信号を発生するために、データ・バス14には異なる
ベクトルが置かれて、マイクロプロセッサ12にTIS6割込
みをするのに適したルーチンを取らせることになる。そ
れ故その接続は、TIS6割込みよりもVPS8割込みを優先さ
せることになる。

ライン54は、UART19（第5a図に関連して記述されてい
る）から信号を引き出し、またそれが運ぶ信号は、VPS8
及びTIS6からの割込みよりもUART19の割込みに優先性が
あることを確立する。これは、NOTゲート127及びライン
40を介したデコーダ122への接続、及びORゲート128を介
してのライン・ドライバ123への接続によるのである。O
Rゲート128は、マイクロプロセッサ12によって発生され
るIORQ及びMI信号に応答するORゲート129によって制御
される。

第5a図に関連して記述されたライン53上を運ばれる3
7.5Hzのクロック信号は、ライン・ドライバ117のゲート
部分を通してデータ・バス14のラインS2上に置かれる。
第5d図に示されている他の接続は、そのプログラム・サ
イクルでの適切な時間においてのみ動作するよう各種デ
コーダ及び他の装置をゲートするために与えられる。

第5e図は、スーパーバイザ回路３と電話インタフェー
ス・システム（TIS）６との間におけるインタフェース
を示し、そこで示されている回路はヴォイステク社のモ
デル50TIS6への接続に適合しているものである。

モデル50は32本までの電話線を取り扱うことができ
る。電話線の状態についての問い合わせを開始するため
に、モデル50は、スーパーバイザ回路３が問題の電話線
をアドレス指定するのを予期する。その電話線は16から
なる２つのグループへと分割される。スーパーバイザ回
路３のバス59上におけるアドレス・ラインA6は、どちら
のグループの電話線がアドレスされるべきかを指定する
のに使用される。そして特定の電話線が以下に記述され
るような信号によって指定される。即ちラインA6上にお
ける信号がハイのときには、第１のグループの16の電話
ラインが駆動され、ラインA6上における信号がローのと
きには、第２のグループの16の電話線を駆動する高い信
号がNOTゲート130によって発生される。

16ずつの各グループ内では、特定の電話線が２つの８
ライン・バス131及び132上で運ばれる信号によって選択
される。バス59上で運ばれるスーパーバイザ回路３のア
ドレス・バス・ラインA2〜A5は個々の電話線をアドレス
するのに使用され、そうしたラインによって運ばれる信
号はデコーダ133、134及びNOTゲート135によりデコード
される。そのデコードされた信号を運ぶ８ライン・バス
136及び137は、２つの常時駆動されているライン・ドラ
イバ138及び139により、８ライン・バス131及び132へ、
それからTIS6へと供給される。

バス140及びバス141はコマンドTIS6へと転送する。バ
ス140は、データ・バス14のラインD4〜D7の信号内容を
ライン・ドライバ142の初めの半分を通して通過させ
る。こうしたラインは、アドレス指定された電話線に対
するオフ・フック（受話器の取り上げ）、リセット・デ
ィジット／リング、オン・フック（受話器の戻し）及び
トランク・リセット信号を作動する。ライン・ドライバ
142は、スーパーバイザ回路３のアドレス・バス59のラ
インA0及びA1により作動されるデコーダ143によりデコ
ードされる信号によって駆動される。バス140はまた、
モデル50のTIS6のトランク・ストローブへのラインを含
む。このための信号はデコーダ143から引き出され、そ
してライン・ドライバ142がライン105により運ばれる書
込みストローブ信号により駆動されるときに、ライン14
3によってライン・ドライバ142の第２の半分を通して印
加される。デコーダ143はライン104及びライン107によ
って作動されるORゲート147を通して駆動される。

バス141は、データ・バス14のラインD0〜D3の内容
を、常時駆動されているライン・ドライバ148を通して
通過させる。こうしたラインD0〜D3はVPS−４を通してV
PS−０を作動して、TIS6が採用できるように各種音声通
路の１つを割り当てる。また、バス141は、TIS6をリセ
ットするRST（リセット）ラインと、そして如上のアド
レス・ライン（A6及び反転されたA6）とを含んでいる。

アドレス指定された電話線についての状態情報はバス
149により、ライン・ドライバ150を通じスーパーバイザ
回路３のデータ・バス14のラインD0〜D7へとじかに通過
される。

ここで使用されている信号は８つあって以下の通りで
ある。初めの４つは電話線上におけるデコードされたタ
ッチ・トーン信号のBCD（２進化10進）表示であり、他
はフック変更信号、オフ・フック信号、ディジット組立
て信号、そしてトランク判定信号である。ラインドライ
バ150はライン152によって運ばれて、デコーダ143及びR
D信号によりアドレス・バス・ラインA0及びA1からデコ
ードされた信号によってORゲート151を通して駆動され
る。

スーパーバイザ回路３の中央データ・バス14のライン
D0及びD1は割込みを必要とするトーン回路をクロック駆
動するのに使用される。それらは、ライン105上を運ば
れる書込みストローク信号がライン・ドライバ142に駆
動するときに、デコーダ143からのライン144及びライン
154を介して選ばれる信号によって駆動されるライン・
ドライバ153によって、トーン・ジェネレータ回路（第5
f図参照）へと通される。

第5e図は、スーパーバイザ回路のデータ・バス14上に
おけるデータの流れを確立するのに使用されるバス・コ
ネクタ15の１つをも示している。バス・コネクタ15はMR
EQ信号によって駆動され、方向はRD信号により確立され
る。最後にデコーダ143及び134のゲート切換回路は、こ
れらの回路を適当なプログラム・セグメントごとに駆動
するために、ライン104を通して接続されていることに
注意されたい。この接続にはNOTゲート135を通すことも
含みうる。

第5f図はトーン発生回路を示している。TIS6は、電話
線のオーディオ回路上に、４つの電話トーン、即ち、ダ
イヤル音、話し中音、呼出し音及び確認音のうちの１つ
を置く。こうしたトーンは、スーパーバイザ回路３によ
って発生され、そして前にも記述したようにTIS6へと通
過される。トーンは、適切なオーディオ周波数を確立す
る適当な水晶156を使用したトーン発生チップ155により
発生される。TIS6へのラインは演算増幅器（オペアン
プ）157によって駆動される。割込み（話し中及び呼出
し）を要請するトーンは、前にも述べたようにデータ・
バス14のセグメント上に置かれた信号によって中断され
る。確認トーンの周波数を確立する水晶155はライン46
につながれ、そして第5a図に関連して記述されたクロッ
クの回路に供給するために使用される。

第5g図には、ダイレクト・メモリ・アクセス（DMA）
が示されている。回路は１つのDMAチップ37からなり、Z
80A DMAが例示されている。DMAチップ37は、前にも述べ
たように、スーパーバイザ回路３の動作を背景にしたデ
ィスク−ディスク間又は他の大量のデータ転送を可能に
するのに使用される。DMAチップ37に対する接続は、ス
ーパーバイザ回路のアドレス59及び60、制御バス28、及
びデータ・バス14を含んでいる。制御バス28の１つのラ
イン、即ちREFラインは、DMAチップ37によっては必要と
されないことを銘記されたい。

DMAチップ37は、マイクロプロセッサ12からスーパー
バイザ回路のバス14,58,59及び60の制御を引き継ぐこと
により機能する。そしてチップはマイクロプロセッサ12
の介入なしにI/Oデバイスとメモリとの間でデータを転
送し、それによりかかる転送を早いものとする。チップ
はBUSRQラインを“ロー”に駆動することによりバス制
御を要求するが、このラインは前にも記述したようにマ
イクロプロセッサ12のBUSRQ入力へとじかに接続され
る。バス14,58,59及び60の制御をDMA37へと転送した
後、マイクロプロセッサ12は低い信号をそのBUSACK（バ
ス承認）出力上に置き、この信号はDMAチップ37のBA1入
力へとじかに通される。DMAチップ37はまたクロック入
力をも必要としており、マイクロプロセッサ12によって
使用されるCLK信号DMA37のCLK（クロック）入力に通さ
れている。

DMA37はライン55上に“低”信号を置くことによって
マイクロプロセッサ12の動作を中断し、そこでDMAチッ
プ37は適切なルーチンに対するベクトルをデータ・バス
14上に置く。DMA37による割込みの優先性は、DMA37のIE
Q（割込み駆動出力）を常時“ハイ”に維持することに
よって確立される。DMA37のIEQはライン56によってUART
19のIEQ入力に接続されている。

DMA37の動作にDMA37のCE（チップ駆動）入力へのライ
ン67上における“低”信号によって有効にされ、その信
号は第5d図に関連して記述されたデコーダ68回路から
（第5b図を介して）引き出される。最後に、DMA37のRDY
（準備）入力は、DMA37が能動であるときに、UART19の
オーバフローを防止するために、UART19のIEQ（入力駆
動出力）からのライン54によって作動される。

以上、本発明は好ましい実施例に関連して記述され
た。しかしながら、当業者においては、特許請求の範囲
に規定されているような本発明の精神及び範囲内で、幾
多の変更及び修正が成し得よう。

【図面の簡単な説明】

第１図は、ホスト・コンピュータ、電話線インタフェー
ス及び音声処理システムに接続された汎用スーパーバイ
ザ回路を持つ音声通信システムの概略図であり；第２図は、第１図に類似した本発明の汎用スーパーバイ
ザ回路を示している詳細図であり；第３図はスーパーバイザによって使用される標準の処理
ルーチンのフロー図であり；第４図は、ホスト・コンピュータへの又はそれからのデ
ジタル化された音声メッセージ又は長いコマンドの転送
を容易にするためのスーパーバイザにおけるダイレクト
・メモリ・アクセスを示しており；そして第5a図から第5g図は、本発明の好ましい回路の概略図で
ある。１…音声通信システム２…ホスト・コンピュータ３…スーパーバイザ回路４…通信線５…バス通信線６…電話インタフェース・システム（TIS）７…バス通信線８…音声処理システム（VPS）９…ディスク 10…電話線 11…オーディオ信号線 12…マイクロプロセッサ 13…リード・オンリー・メモリ（ROM） 14…中央データ・バス 15…バス・コネクタ（BC） 16…受信線 17…送信線 18…制御線 19…非同期送／受信器（UART） 20…内部TISインサート（ITI） 21…トーン発生器 22…トーン・ライン・バス 23…アドレス・バス 24…デコーダ 25…ライン 26…ランダム・アクセス・メモリ（RAM）

Claims

【特許請求の範囲】

【請求項１】音声メッセージのデジタル記録及び再生の
ためのシステムにおいて、ホストコンピュータと、電話線への電話インターフェースと、音声メッセージを転送するためにオーディオ線により電
話インターフェースに接続され、音声メッセージをデジ
タル信号へと変換しかつデジタル信号を音声メッセージ
へと変換するための手段を有する音声処理装置と、前記ホストコンピュータとは独立で、前記ホストコンピ
ュータと、前記電話インターフェース及び前記音声処理
装置の間の通信手段として接続される電子式通信スーパ
ーバイザ回路であり、スーパーバイザ回路の動作を制御
するためのプログラム方式デジタル信号処理手段と、該
処理手段の制御下で通信すべきデジタル信号を蓄えるた
めのデジタル・メモリ手段と、前記電話インターフェー
スと前記音声処理装置に関して並列形式でのデジタル信
号の通信のための並列手段と、前記ホストコンピュータ
に関して直列形式でのデジタル信号の通信のための直列
手段と、前記並列形式と前記直列形式間の翻訳をするた
めの翻訳手段とからなるスーパーバイザ回路とを備え、
前記デジタル信号処理手段は、前記ホストコンピュー
タ、前記電話インターフェース及び前記音声処理装置間
の通信を制御することを特徴とする音声メッセージのデ
ジタル記録及び再生のためのシステム。
【請求項２】前記スーパーバイザは、前記電話インター
フェースとの通信のための電話トーンを生成する手段を
含むことを特徴とする特許請求の範囲第１項に記載のシ
ステム。
【請求項３】前記スーパーバイザは、前記電話線上の能
動時間の計時のためのタイミング信号を供給する手段を
含むことを特徴とする特許請求の範囲第１項に記載のシ
ステム。
【請求項４】前記スーパーバイザは、前記音声処理装置
と前記ホストコンピュータ間のデジタル信号の大ブロッ
ク転送を処理するダイレクト・メモリ・アクセス手段を
含むことを特徴とする特許請求の範囲第１項に記載のシ
ステム。
【請求項５】前記スーパーバイザは、前記ホストコンピ
ュータ、前記電話インターフェース及び前記音声処理装
置に関する通信のためのデジタル信号に優先順位をつけ
る手段を含むことを特徴とする特許請求の範囲第１項に
記載のシステム。
【請求項６】前記スーパーバイザの前記デジタル信号処
理手段は、能動電話線を調べるために前記電話線を逐次
ポーリングすることを特徴とする特許請求の範囲第１項
に記載のシステム。
【請求項７】電話線への電話インターフェース・システ
ム及びオーディオ信号線により前記電話インターフェー
ス・システムに接続される音声処理システムを含む、音
声メッセージ処理装置と一緒にホストコンピュータの効
果的利用を可能にする方法において、前記ホストコンピュータとは独立で、前記ホストコンピ
ュータと、前記電話インターフェース・システム及び前
記音声処理システム間の通信手段として接続されるプロ
グラム方式のプロセッサ制御電子式通信スーパーバイザ
を、提供し、前記スーパーバイザで、前記ホストコンピュータに関し
て直列形式でのデジタル信号の通信を制御するステップ
と、前記電話インターフェース・システムと前記音声処
理システムに関して並列形式でのデジタル信号の通信を
制御するステップと、前記ホストコンピュータが前記電
話インターフェース・システムと前記音声処理システム
と通信してもよいが、前記直列形式と並列形式間のデジ
タル信号を翻訳するステップと、前記音声処理システム
と前記電話インターフェース・システム間の音声メッセ
ージの通信を制御するステップとを実行することを特徴
とする方法。
【請求項８】前記スーパーバイザは、前記ホストコンピ
ュータ、前記電話インターフェース・システム及び前記
音声処理システムに関する通信のためのデジタル信号に
優先順位をつける更なるステップを実行することを特徴
とする特許請求の範囲第７項に記載の方法。
【請求項９】前記スーパーバイザは、前記電話インター
フェース・システムと前記音声処理システムを制御する
ためのデジタル信号を蓄え、蓄えられたデジタル信号を
前記電話インターフェース・システムと前記音声処理シ
ステムへ、その動作制御のために転送する更なるステッ
プを実行することを特徴とする特許請求の範囲第７項に
記載の方法。
【請求項１０】前記スーパーバイザは、電話トーンを発
生し、前記電話インターフェース・システムに同じ電話
トーンを通信する更なるステップを実行することを特徴
とする特許請求の範囲第７項に記載の方法。