JPH08220505A

JPH08220505A - 液晶表示装置

Info

Publication number: JPH08220505A
Application number: JP3104495A
Authority: JP
Inventors: Masashi Jinno; 優志神野
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1995-02-20
Filing date: 1995-02-20
Publication date: 1996-08-30

Abstract

(57)【要約】【目的】ｐ−ＳｉＴＦＴを用いた駆動回路内蔵型液晶
表示装置において、表示特性と信頼性の両方を向上す
る。【構成】駆動電源電圧の高いレベルコンバータを、駆
動電源電圧の低いシフトレジスタよりも高耐圧とするた
めに、レベルコンバータを構成する素子のうち、最も劣
化しやすい第１のｎ−ｃｈＴＦＴ（１）のみをＬＤＤ構
造として、効率的に駆動回路部の高耐圧化を実現する。
これにより、駆動能力及び駆動速度の低下を最小限に抑
えながら、信頼性を向上することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、液晶表示装置（ＬＣ
Ｄ：Liquid Crystal Display）に関し、特に、駆動回路
部を表示画素部と同様に基板上に一体形成した、駆動回
路内蔵型ＬＣＤに関する。

【０００２】

【従来の技術】ＬＣＤは小型、薄型、低消費電力などの
利点があり、ＯＡ機器、ＡＶ機器などの分野で実用化が
進んでいる。特に、スイッチング素子として、薄膜トラ
ンジスタ（ＴＦＴ：Thin Film Transistor）を用いたア
クティブマトリクス型は、原理的にデューティ比１００
％のスタティック駆動をマルチプレクス的に行うことが
でき、大画面、高精細な動画ディスプレイに使用されて
いる。

【０００３】アクティブマトリクスＬＣＤは、マトリク
ス状に配置された表示電極にＴＦＴを接続形成した基板
（ＴＦＦ基板）と共通電極を有する基板（対向基板）
が、液晶を挟んで貼り合わされて構成されている。表示
電極と共通電極の対向部分は液晶を誘電層とした画素容
量となっており、ＴＦＴにより選択された電圧が印加さ
れる。液晶は電気光学的に異方性を有しており、画素容
量により形成された電界に反応して光を変調する。

【０００４】近年、ＴＦＴのチャンネル層としてｐ−Ｓ
ｉを用いることによって、マトリクス画素部と周辺駆動
回路部を同一基板上に形成した駆動回路内蔵型のＬＣＤ
が開発されている。一般に、ｐ−Ｓｉはａ−Ｓｉに比べ
て移動度が高く、また、ゲートセルフアライン構造によ
る微細化、寄生容量の縮小による高速化が達成され、ｎ
−ｃｈＴＦＴとｐ−ｃｈＴＦＴの相補構造を形成するこ
とにより、高速駆動回路を構成することができる。この
ように、駆動回路部をマトリクス画素部と一体形成する
ことにより、製造コストの削減、ＬＣＤモジュールの小
型化が実現される。

【０００５】図１１にこのようなＬＣＤの構成を示す。
中央部の点線で囲まれた部分はマトリクス画素部であ
り、ＴＦＴのＯＮ／ＯＦＦを制御するゲートライン（Ｇ
１〜Ｇｍ）と画素信号用のドレインライン（Ｄ１〜Ｄ
ｎ）が交差して配置されている。各交点にはＴＦＴとこ
れに接続する表示電極（いずれも不図示）が形成されて
いる。画素部の左右にはゲートライン（Ｇ１〜Ｇｍ）を
選択するゲートドライバー（ＧＤ）が配置され、画素部
の上下には、映像信号をサンプリングして、更に、ゲー
トドライバ（ＧＤ）の走査に同期して各ドレインライン
（Ｄ１〜Ｄｎ）に画素信号電圧を印加するドレインドラ
イバー（ＤＤ）が配置されている。これらのドライバー
（ＧＤ，ＤＤ）は主としてシフトレジスタと、シフトレ
ジスタの出力を昇圧するレベルコンバータなどからな
り、これらは、ｐ−ＳｉＴＦＴのｎ−ｃｈとｐ−ｃｈの
相補構造により構成されている。

【０００６】図１２に、このようなｐ−ＳｉＴＦＴの構
造を示す。高耐熱性の石英ガラスなどの基板（１０）上
に、６００℃程度の常圧ＣＶＤによりｐ−Ｓｉ（１１）
が形成され島状にパターニングされている。ｐ−Ｓｉ
（１１）上には、ＳｉＯ2などのゲート絶縁膜（１２）
が被覆されている。ゲート絶縁膜（１２）上には、常圧
ＣＶＤにより成膜したｐ−Ｓｉをｎ型の高濃度にドーピ
ングして低抵抗化し、これをパターニングして得られた
ゲート電極（１３）がある。ゲート電極（１３）上に
は、他の導電型の不純物の注入を阻止する絶縁膜が積層
され注入ストッパー（１４）が形成されている。また、
ｐ−Ｓｉ（１１）は、ゲート電極（１３）をマスクとし
たセルフアライン構造で、ｎ型あるいはｐ型にドーピン
グされたソース・ドレイン領域（１１Ｓ，１１Ｄ）と、
ノンドープのチャンネル領域（１１Ｎ）が形成されてい
る。全面にはＳｉＮxなどの層間絶縁膜（１５）が被覆
され、層間絶縁膜（１５）上には、Ａｌなどからなるソ
ース及びドレイン電極（１６Ｓ，１６Ｄ）が設けられ、
コンタクトホール（ＣＴ）を介して各々ソース・ドレイ
ン領域（１１Ｓ，１１Ｄ）に接続されている。更に図示
は省いたが、画素部ではＩＴＯからなる表示電極が形成
されてソース電極（１６Ｓ）へ接続され、駆動回路部で
は層間絶縁膜と所定の結線が形成される。

【０００７】

【発明が解決しようとする課題】通常、ＬＣＤモジュー
ルへ入力される映像信号は、１２〜１６［Ｖ］であり、
ドレインドライバーもこれに対応できる構造で、２０
［Ｖ］以上の電源電圧により駆動されている。一方、ゲ
ートドライバーは１５〜３０［Ｖ］の電源電圧が要され
ている。

【０００８】また、ドレイン側のシフトレジスタはゲー
ト側に比べ数百倍の速度が要されるため、スケーリング
則の適用、即ち、デバイス寸法、電圧、電流を一定比率
で小さくすることにより駆動能力が高められており、更
に、必要に応じてレベルコンバータを設けて、液晶への
印加電圧域を十分に広くすることを可能としている。レ
ベルコンバータを設けない場合でも、所定の電圧域を取
るためには、シフトレジスタの出力電圧を上げる必要が
あり、高い電源電圧が要される。

【０００９】このように表示特性を向上させるために
は、高い電源電圧が必要であるが、同時に、駆動回路部
を構成するＴＦＴの相互コンダクタンスや閾値の変化な
ど特性の劣化を招き、信頼性の低下が避けられず、表示
特性と信頼性の両立が困難であった。また、基板（１
０）として安価なガラス基板を用いた場合、プロセス温
度を６００℃以上にすることができず、移動度を上げる
ためにレーザーアニールを併用してＳｉ結晶粒の生成を
促進するが、この際、基板全面を走査しながらレーザー
ビームの照射を行うため、スループットが著しく低下す
る。このため、ＴＦＴが密集する周辺駆動回路部の走査
速度を小さく、画素部の走査速度を大きくすることによ
り、スループットは向上するが、反面、画素部の移動度
が低下し、液晶の駆動電圧域が狭まって、コントラスト
比が低下するなどの問題を招いていた。

【００１０】

【課題を解決するための手段】本発明はこの課題を解決
するために成され、第１に、基板上に互いに交差して配
置されたゲートライン群とドレインライン群、これらの
各交差部に形成された薄膜トランジスタ群、及び、前記
ゲートライン及びドレインラインを駆動する駆動回路部
を有し、更に前記ドレインラインを駆動する駆動回路部
は多結晶シリコン薄膜トランジスタにより構成され、入
力信号より前記ドレインラインに印加すべき信号電圧の
サンプリング動作を制御するシフトレジスタ部、及び、
前記シフトレジスタの出力信号を増幅するレベルコンバ
ータ部からなる液晶表示装置において、前記レベルコン
バータは、前記シフトレジスタよりも高い電源電圧で駆
動され、かつ、前記レベルコンバータを構成する多結晶
シリコン薄膜トランジスタは、前記シフトレジスタを構
成する多結晶シリコン薄膜トランジスタよりも耐圧が高
くされている構成とした。

【００１１】第２に、基板上に互いに交差して配置され
たゲートライン群とドレインライン群の各交差部に形成
された薄膜トランジスタ群、及び、前記ゲートライン及
びドレインラインを駆動する駆動回路部を有し、更に前
記ゲートラインを駆動する駆動回路部は、多結晶シリコ
ン薄膜トランジスタにより構成され、前記ゲートライン
に走査信号を印加するシフトレジスタ部、及び、前記シ
フトレジスタの出力信号を増幅するレベルコンバータ部
を有する液晶表示装置において、前記レベルコンバータ
は、前記シフトレジスタよりも高い電源電圧で駆動さ
れ、かつ、前記レベルコンバータを構成する多結晶シリ
コン薄膜トランジスタは、前記シフトレジスタを構成す
る多結晶シリコン薄膜トランジスタよりも耐圧が高くさ
れている構成とした。

【００１２】第３に、第１または第２の構成において、
前記レベルコンバータは、入力信号がゲート入力されソ
ースをＧＮＤに接続した第１のｎ型多結晶シリコン薄膜
トランジスタ、反転入力信号がゲート入力されソースを
ＧＮＤに接続した第２のｎ型多結晶シリコン薄膜トラン
ジスタ、前記第２のｎ型多結晶シリコン薄膜トランジス
タのドレインがゲート入力されドレインを前記第１のｎ
型多結晶シリコン薄膜トランジスタのドレインと共通と
しソースを高電圧電源に接続した第１のｐ型多結晶薄膜
トランジスタ、及び、前記第１のｎ型多結晶シリコン薄
膜トランジスタと前記第１のｐ型多結晶薄膜トランジス
タのドレイン信号がゲート入力されソースを高電圧電源
に接続しドレインが前記第２のｎ型多結晶シリコン薄膜
トランジスタのドレインと共通として出力とされた第２
のｐ型多結晶シリコン薄膜トランジスタからなり、前記
第１のｎ型多結晶シリコン薄膜トランジスタは、耐圧が
高くされている構成とした。

【００１３】第４に、第３の構成において、前記第１の
ｎ型多結晶シリコン薄膜トランジスタは、高濃度にドー
ピングされたソース及びドレイン領域の相対向する側に
各々接して、ノンドープのチャンネル領域との間に低濃
度にドーピングされた領域が介在されている構成とし
た。

【００１４】

【作用】前記第１及び第２の構成で、シフトレジスタの
駆動電源電圧を低くすることにより、シフトレジスタを
構成する多結晶シリコン薄膜トランジスタの特性劣化が
防がれ、信頼性が向上する。また、レベルコンバータの
駆動電源電圧を高くすることにより、液晶への印加電圧
域を十分に広くして表示特性を向上することができる。

【００１５】更に、シフトレジスタを構成する多結晶シ
リコン薄膜トランジスタに対するスケーリング則の適
用、即ち、デバイス寸法、電圧、電流を一定比率で小さ
くすることが可能となり、駆動能力を高めることができ
るとともに、微細化が成されて、駆動回路部が小型化さ
れる。また、電源電圧の高いレベルコンバータを構成す
る多結晶シリコン薄膜トランジスタを高耐圧の構造とす
ることにより、表示品位とともに信頼性が向上する。

【００１６】また、これより低温プロセスにおいて、レ
ーザーアニールを行う場合も、駆動電圧域を十分に大き
くすることができるため、画素部の移動度が低下して
も、表示品位を落とすことがなくなる。このため、多結
晶シリコン薄膜トランジスタが密集する周辺駆動回路部
のみに照射時間を費やすことで、スループットを向上す
ることができる。

【００１７】前記第３の構成で、Ｈレベルの入力信号に
よりＯＮされ、ソース接続したＧＮＤから第２のｐ型多
結晶シリコン薄膜トランジスタのゲートへＬレベルを印
加し、第２のｐ型多結晶シリコン薄膜トランジスタから
ソース接続した高電圧電源よりＨレベルを出力させる第
１のｎ型多結晶シリコン薄膜トランジスタを、高耐圧化
することにより、レベルコンバータ全体の耐圧を高める
ことができる。即ち、第１のｎ型多結晶シリコン薄膜ト
ランジスタは、全駆動期間の大部分を占める期間で、シ
フトレジスタからのＬレベル入力信号によりＯＦＦされ
ており、かつ、反転入力信号によりＯＮされた第２のｎ
型多結晶シリコン薄膜トランジスタよりソース接続され
たＧＮＤから第１のｐ型多結晶シリコン薄膜トランジス
タのゲートへＬレベルが印加されてＯＮされ、ソース接
続された高電圧電源より、ドレインがＨレベルにされ
る。このため、第１のｎ型多結晶シリコン薄膜トランジ
スタは、ＯＦＦ中にソース・ドレイン間へ電圧が印加さ
れた状態にある。特に、レベルコンバータは、シフトレ
ジスタと比べて高い電源電圧により駆動されているた
め、レベルコンバータを構成する第１のｎ型多結晶シリ
コン薄膜トランジスタは、チャネル部に、駆動回路部の
他のどの素子よりも、強い電界がかかった状態にあり、
特性が変化しやすくなっている。このため、第１のｎ型
多結晶シリコン薄膜トランジスタのみを高耐圧化するこ
とで、駆動回路部全体の耐圧が高められるとともに、高
耐圧を実現する構造に必然的な素子形成面積の増大、駆
動能力及び駆動速度の低下などの問題が最小限に抑えら
れる。従って、表示品位と信頼性の向上、及び、装置の
小型化がなされる。

【００１８】前記第４の構成で、第１のｎ型多結晶シリ
コン薄膜トランジスタは、高濃度にドーピングされたソ
ース及びドレイン領域の対向側に接して、低濃度にドー
ピングされた領域を介在させることにより、耐圧が高め
られている。

【００１９】

【実施例】続いて、本発明を実施例に基づいて詳細に説
明する。図１に、ドレイン側の駆動回路部の構成を示
す。入力映像信号をサンプリングし画素部のドレインラ
インへ印加するサンプル・ホールド回路（ＳＨ）、サン
プル・ホールド回路（ＳＨ）のサンプリング動作を制御
するシフトレジスタ（ＲＤ）、及び、シフトレジスタ
（ＲＤ）の出力を増幅するレベルコンバータ（ＣＤ）に
より構成されている。シフトレジスタ（ＲＤ）とレベル
コンバータ（ＣＤ）は、別系統の電源系で駆動され、シ
フトレジスタ（ＲＤ）の電源電圧ＶddＬは、レベルコン
バータ（ＣＤ）の電源電圧ＶＤddＨよりも小さい。

【００２０】一方、ゲート側の駆動回路部の構成は図２
に示す如く、画素部のゲートラインへ走査信号を印加す
るシフトレジスタ（ＲＧ）、及び、シフトレジスタ（Ｒ
Ｇ）の出力を増幅するレベルコンバータ（ＣＧ）により
構成されている。ここでも、シフトレジスタ（ＲＧ）と
レベルコンバータ（ＣＧ）は、別系統の電源系で駆動さ
れ、シフトレジスタ（ＲＧ）の電源電圧ＶddＬは、レベ
ルコンバータ（ＣＧ）の電源電圧ＶddＨよりも小さい。

【００２１】シフトレジスタ（ＲＤ，ＲＧ）はｐ−Ｓｉ
ＴＦＴのｎ−ｃｈとｐ−ｃｈの相補構造により構成され
るが、低電圧による駆動のため、特性劣化が防がれてい
る。更に、スケーリングを行って駆動能力を高めるとと
もに、微細化により駆動回路部の小型化がなされてい
る。一方、レベルコンバータ（ＣＤ，ＣＧ）もまたｐ−
ＳｉＴＦＴのｎ−ｃｈとｐ−ｃｈの相補構造により構成
されるが、高電圧駆動において、耐圧を向上するため
に、ｎ−ｃｈＴＦＴに関しては、不純物を高濃度にドー
ピングすることにより形成されたソース及びドレイン領
域とノンドープのチャンネル領域の間に低濃度領域を介
在させた、いわゆる低濃度ドレイン（ＬＤＤ：Lightly
Doped Drain）構造を採用している。即ち、低濃度領域
（ＬＤ）を介在させて、ソース・チャンネル間及びドレ
イン・チャンネル間の界面付近の強電界を緩和させるこ
とにより、ホットキャリア現象などを防止し、耐圧を向
上している。

【００２２】これにより、液晶へ印加されるドレイン信
号電圧域の上限を十分に高くし、かつ、これに対応して
ドレイン信号電圧を選択するＴＦＴのＯＮ／ＯＦＦを制
御するゲート信号電圧の振幅を大きくした構成が可能と
なる。画素部への印加電圧域を広げることにより、コン
トラスト比を向上することができる。図３に、図１及び
図２に示したシフトレジスタ（ＲＤ，ＲＧ）の各段の出
力を昇圧するレベルコンバータ（ＣＤ，ＣＧ）の等価回
路図を示す。ソースをＧＮＤに接続し、シフトレジスタ
からの反転入力信号によりＯＮされてＬレベルを出力す
る第２のｎ−ｃｈＴＦＴ（２）、ソースを高電源電圧Ｖ
ddＨに接続してＨレベルの出力にかかわる第２のｐ−ｃ
ｈＴＦＴ（４）、ソースをＧＮＤに接続し、シフトレジ
スタからの入力信号によりＯＮされて第２のｐ−ｃｈＴ
ＦＴ（４）のゲートにＬレベルを印加してＨレベルを出
力させる第１のｎ−ｃｈＴＦＴ（１）、及び、ソースを
高電源電圧ＶddＨに接続し第２のｎ−ｃｈＴＦＴ（２）
からのＬレベル出力によりＯＮされ第２のｐ−ｃｈＴＦ
Ｔ（４）のゲートにＨレベルを印加する第２のｐ−ｃｈ
ＴＦＴ（４）からなっている。

【００２３】シフトレジスタからの入力（ｉｎ）は、デ
ューティ比数百分の１の期間を除いて、Ｌレベルにあ
る。即ち、駆動期間の大部分はＨレベルの反転入力信号
により、第２のｎ−ｃｈＴＦＴ（２）はＯＮされ、Ｌレ
ベルを出力する。このＬレベルは更に第１のｐ−ｃｈＴ
ＦＴ（３）のゲートに入力されて第１のｐ−ｃｈＴＦＴ
（３）がＯＮされ、高電源電圧ＶddＨより第１のｎ−ｃ
ｈＴＦＴ（１）と共通のドレインへＨレベルか導かれ、
更に第２のｐ−ｃｈＴＦＴ（４）のゲートへ印加され、
これをＯＦＦする。この時、第１のｎ−ｃｈＴＦＴ
（１）はＬレベルの入力信号によりＯＦＦであり、ソー
ス・ドレイン間に大きな電圧がかかった状態にあり、チ
ャンネル内に強い電界が存在している。このような素子
は、相互コンダクタンスの低下、閾値電圧の変化など素
子特性の劣化を招きやすい状態にある。

【００２４】特に、レベルコンバータの電源電圧ＶddＨ
は、シフトレジスタの電源電圧ＶddＬよりも高く、図１
で示したドレイン側のサンプルホールド回路（ＳＨ）も
また、ｎ−ｃｈのｐ−ＳｉＴＦＴにより構成されている
が、映像信号のサンプリング・ホールド動作において
は、上述の相補構造にみられる程には大きな静電界が長
期間にわたって生じることは少ない。即ち、ｐ−ＳｉＴ
ＦＴを用いた駆動回路内蔵型ＬＣＤにおいて、最も劣化
しやすい素子は、レベルコンバータを構成する第１のｎ
−ｃｈＴＦＴ（１）である。

【００２５】従って、本発明では、第１のｎ−ｃｈＴＦ
Ｔ（１）を高耐圧化することにより、効率的に駆動回路
部全体の耐圧を高め、装置の信頼性を向上するものであ
る。図４と図５にｎ−ｃｈＴＦＴ素子の特性が印加電圧
時間に依存して劣化する様子を示した。図４はバイアス
印加時間に対する閾値電圧Ｖthの初期値Ｖthoからのシ
フト量ΔＶth［ｖ］を示す特性図であり、図５はバイア
ス印加時間に対する相互コンダクタンスｇｍの初期値ｇ
ｍoからの劣化量Δｇｍの割合Δｇｍ／ｇｍoを示す特性
図である。それぞれの図において、実線（Ａ）は、ＬＤ
Ｄ構造を採用した素子について、ゲート電圧Ｖｇ＝０
［ｖ］、ドレイン電圧Ｖｄ＝２０［ｖ］の場合のシフト
量ΔＶthあるいは変化量Δｇｍ／ｇｍoであり、比較例
として、破線（Ｂ）は、Ｖｇ＝Ｖｄ＝２０［ｖ］の場合
のΔＶth値あるいはΔｇｍ／ｇｍo値、一点鎖線（Ｃ）
は、Ｖｇ＝０［ｖ］、Ｖｄ＝２０［ｖ］の場合のΔＶth
値あるいはΔｇｍ／ｇｍo値である。図４において、一
点鎖線（Ｃ）に着目すると、ＴＦＴがＯＦＦで、かつ、
ドレイン電圧が印加された状態では６［ｖ］以上の閾値
の変化があり、破線（Ｂ）を見ると、ＴＦＴがＯＮでソ
ース・ドレイン間が導通の場合は、時間がたつにつれて
２〜４［Ｖ］と比較的小さい。また、実線（Ａ）を見る
と、閾値電圧のシフト量は、ＴＦＴがＯＦＦで、かつ、
ドレイン電圧が印加された状態であっても、ＬＤＤ構造
を採用することにより０．４［ｖ］以下にまで小さくな
っている。

【００２６】また、図５より、一点鎖線（Ｃ）に着目す
ると、ＴＦＴがＯＦＦで、かつ、ドレイン電圧が印加さ
れた状態では、ｇｍの劣化量は６０％程度以上であり、
破線（Ｂ）を見ると、時間がたつにつれて１〜数％と小
さい。また、実線（Ａ）を見ると、ｇｍの劣化量は、Ｔ
ＦＴがＯＦＦで、かつ、ドレイン電圧が印加された状態
であっても、ＬＤＤ構造を採用することにより４％以下
にまで小さくなっている。即ち、ＬＤＤ構造の素子は、
ＯＦＦ中に高電圧が印加されて負荷がかかった状態にお
いても、ＬＤＤを採らない素子と比べて特性の変化量が
大幅に低減されることがわかる。

【００２７】従って、前述の図３を用いた考察より、通
常のＬＣＤの駆動においては、レベルコンバータを構成
する第１のｎ−ｃｈＴＦＴ（１）にかかる負荷が大き
く、劣化しやすい状態にあるため、第１のｎ−ｃｈＴＦ
Ｔ（１）のみに、耐圧を重視してＬＤＤ構造を採用する
ことにより、効率的に駆動回路部全体の耐圧を高め信頼
性を向上することができる。

【００２８】また、図１に示したシフトレジスタ（Ｒ
Ｄ）、レベルコンバータ（ＣＤ）、及び、サンプル・ホ
ールド回路（ＳＨ）からなるドレイン側駆動回路部、図
２に示したシフトレジスタ（ＲＧ）及びレベルコンバー
タ（ＣＧ）からなるゲート側駆動回路部の各段におい
て、各々を構成するＴＦＴ素子のうち、ＬＤＤ構造を採
用するのは、図３に示したレベルコンバータ（ＣＤ，Ｃ
Ｇ）を構成する第１のｎ−ｃｈＴＦＴ（１）の１個のみ
である。ＬＤＤ構造は、駆動能力及び駆動速度の低下、
素子形成面積の増大をもたらすため、表示品位、装置の
小型化の点で不利であるが、本発明では、最も劣化しや
すい第１のｎ−ｃｈＴＦＴ（１）にＬＤＤ構造を採用す
るのみとしているので、この点での問題は最小限に抑え
られる。

【００２９】このようなレベルコンバータ（ＣＤ，Ｃ
Ｇ）を構成するＬＤＤ構造のｎ−ｃｈＴＦＴの構造を図
６に示す。石英ガラスなどの基板（１０）上には、ｐ−
Ｓｉ（１１）の島層が形成されており、両端部はｎ型の
不純物が高濃度にドーピングされたソース領域（１１
Ｓ）及びドレイン領域（１１Ｄ）となっている。そし
て、これらソース及びドレイン領域（１１Ｓ，１１Ｄ）
と、ノンドープのチャンネル領域（１１Ｎ）の間には、
各々、低濃度にドーピングされたＬＤ部（１１Ｌ）が形
成されている。これらの上には、ゲート絶縁膜（１２）
が被覆され、ゲート絶縁膜（１２）上の、チャンネル層
（１１Ｎ）に対応する部分には、ｎ型にドーピングされ
たｐ−Ｓｉからなるゲート電極（１３）が形成され、こ
れと同じパターンでゲート電極（１３）上には注入スト
ッパー（１４）である絶縁膜が形成されている。これら
の上には、層間絶縁膜（１５）が被覆され、ソース及び
ドレイン電極（１６Ｓ，１６Ｄ）とその配線が形成さ
れ、層間絶縁膜（１５）に開口されたコンタクトホール
（ＣＴ）を介して各々ソース・ドレン領域（１１Ｓ，１
１Ｄ）に接続されている。

【００３０】この構造のＴＦＴは、ＯＦＦ時のリーク電
流抑制に優れ、画素容量の保持特性を向上することがで
きるので、スイッチング素子としても適しているので、
画素部にも図６の構造を採用する。以下、図７から図１
０を用いて製造方法を説明する。まず、高耐熱性の石英
ガラスからなる透明基板（１０）上に、６４０℃、０．
３Ｔｏｒｒ程度の条件下でＳｉＨ4またはＳｉ2Ｈ6を材
料ガスとした減圧ＣＶＤにより、厚さ約６００Åのｐ−
Ｓｉ（１１）を成膜する。このｐ−Ｓｉ（１１）を島状
にエッチングした後、全面にＨＴＯ（High Tempereture
Oxide）膜、即ち、８８０℃、０．８Ｔｏｒｒ程度の高
温低圧条件で、材料ガスとしてＳｉＨ2Ｃｌ2（ジクロロ
シラン）とＮ2Ｏの混合ガスを用いた減圧ＣＶＤにより
厚さ約１０００ÅのＳｉＯ2を被覆し、ゲート絶縁膜
（１２）としている。尚、ｐ−Ｓｉはａ−Ｓｉの熱処理
により多結晶化したものでもよく、また、ＨＴＯ膜はｐ
−Ｓｉを熱酸化したものでもよい。（以上、図７参照）続いて、ゲート配線となるｐ−Ｓｉを前述のｐ−Ｓｉ
（１１）と同様に減圧ＣＶＤにより３０００Å程度の厚
さに成膜し、減圧ＣＶＤによりＰＯＣｌ3を拡散源とし
てこのゲートｐ−Ｓｉをｎ型にドーピングして低抵抗化
する。ドーピングは、膜成長時にＰＣｌ3などのドーパ
ントガスを混入して行ってもよい。続いて、４００℃程
度の常圧ＣＶＤでＳｉＯ2を２５００〜３０００Åの厚
さに積層し、これをＨＦ（フッ酸）またはＢＨＦ（バッ
ファドフッ酸）を主成分とした混合液をエッチャントと
してゲートパターンにエッチングすることにより注入ス
トッパー（１４）を形成する。また、エッチャントにＣ
ＨＦ3系ガスを用いたドライ式でエッチングを行っても
よい。同じマスクを用い、ＳＦ6とＣｌ2を主成分とした
混合ガスを用いたプラズマエッチにより、ゲートｐ−Ｓ
ｉのエッチングを行って、ゲート電極（１３）、及び、
その接続ラインが形成される。（以上、図８参照）次に、ｐ−ｃｈとなるＴＦＴ領域にマスキングレジスト
を施した後、ｎ−ｃｈとなるｐ−Ｓｉ（１１）に対し
て、ゲート電極（１３）をマスクとして、ｎ型不純物で
ある燐（Ｐ）をドーズ量１０↑13／ｃｍでイオン注入し
低濃度のｎ-ｐ−Ｓｉ領域を形成する。（以上、図９参
照）更に、ゲート電極（１３）より大きなパターンのレジス
ト（Ｒ）でレベルコンバータ（ＣＤ，ＣＧ）部の第１の
ｎ−ｃｈＴＦＴ（１）及び画素部のゲート電極（１３）
をマスキングした後、再び燐（Ｐ）をドーズ量１０↑15
／ｃｈでイオン注入し高濃度のｎ+ｐ−Ｓｉ領域を形成
する。これにより、ｎ-ｐ−ＳｉのＬＤ領域（１１Ｌ）
を挟んでノンドープのチャンネル層（１１Ｎ）の両側
に、ｎ+ｐ−Ｓｉのソース・ドレイン領域（１１Ｓ，１
１Ｄ）が形成され、ＬＤＤ構造が完成される。（以上、
図１０参照）全てのレジストを剥離後、ｐ−ｃｈ領域以外にマスキン
グレジストを施して、ｐ型不純物であるボロン（Ｂ）の
イオン注入を行い、ｐ−ｃｈＴＦＴのソース・ドレイン
領域をｐ+型にドープする。この際、注入ストッパー
（１４）は、ゲートセルフアライン構造におけるマスク
となるとともにｎ+型ゲート電極（１３）へのＢイオン
の注入を防ぐ。（不図示）レジストの剥離及び活性化アニールを行った後、層間絶
縁膜（１５）として全面にＳｉＯ2のＣＶＤ膜を形成
し、エッチングで所定のコンタクトホール（ＣＴ）を形
成した後、Ａｌの成膜とエッチング、及び、層間絶縁膜
の成膜を所定回数、更には、ＩＴＯの成膜とエッチング
を行い、ソース・ドレイン電極（１６Ｓ，１６Ｄ）とそ
の接続ライン、液晶駆動用の表示電極、及び、ＴＦＴの
結線を形成し、画素部のマトリクスパターンと駆動回路
部が完成される。

【００３１】図１０で説明したように、ＬＤＤ構造は、
ゲート電極（１３）上に、レジスト（Ｒ）を選択的に被
覆することにより形成されるので、ＴＦＴ素子のうち、
ＬＤＤ構造を採用する素子と、ＬＤＤ構造を採用しない
素子を自由に決定することができる。このため、本発明
では、電源電圧の高いレベルコンバータを構成するＴＦ
Ｔのうち、特に、ＯＦＦ期間が長く、高電圧が印加さ
れ、特性が劣化しやすい素子のみにＬＤＤ構造を採用し
て耐圧を高め、他の素子にはＬＤＤを採用しないことに
より、素子を小型化して集積度を上げるとともに、スケ
ーリングにより駆動能力の向上を実現したものである。

【００３２】以上は、高温プロセスについての、ＴＦＴ
の構造及びその製造方法の実施例であるが、基板（１
０）として安価なガラス基板を用いた場合、基板の耐熱
性の点で、プロセス温度を６００℃以下に抑えた低温プ
ロセスにより製造される。この場合は、図７におけるｐ
−Ｓｉ（１１）は、成膜温度を６００℃以下に抑えるた
め、成膜後にレーザーアニールを行ってエネルギーを補
い、結晶粒の成長を促進する。この際、全面を走査する
と長時間を要しスループットが著しく低下するため、Ｔ
ＦＴの密集する周辺駆動回路部にのみ照射時間を費やす
ことで時間を短縮する。この時、画素部の速度は低下す
るが、本発明では、レベルコンバータ（ＣＤ，ＣＧ）の
耐圧を向上しているので、印加電圧を十分に大きくし
て、液晶の駆動電圧域を広くすることができるため、信
号の歪みなどによるコントラスト比の低下が防がれる。

【００３３】このような高耐圧のレベルコンバータ（Ｃ
Ｄ，ＣＧ）を構成するＴＦＴとしては、図６、及び、図
７から図１０に示したＬＤＤ構造の他に、ゲート電極
（１３）の幅を広げてチャンネル（１１Ｎ）長を大きく
した構造、あるいは、ゲート電極を２つ設けて、ｐ−Ｓ
ｉ（１１）の島状層にチャンネル領域（１１Ｎ）を直列
に２つ設けたダブルゲート構造なども可能である。大チ
ャンネル長構造及びダブルゲート構造では、ＬＤＤ構造
に比べて、工数が少なく製造コストが低く抑えられる。

【００３４】

【発明の効果】以上の説明から明らかな如く、ｐ−Ｓｉ
ＴＦＴを用いた駆動回路内蔵型ＬＣＤにおいて、駆動電
源電圧の高いレベルコンバータを構成するトランジスタ
素子のうち、劣化しやすい素子のみを高耐圧化すること
により、効率的に全体の耐圧が高められ、装置の信頼性
が向上された。また、これにより、高耐圧化による駆動
能力及び駆動速度の低下、素子形成面積の増大が最小限
に抑えられるため、高表示品位及び装置の小型化を可能
にしながら、信頼性を向上することができる。

【図面の簡単な説明】

【図１】液晶表示装置に内蔵されたドレイン側駆動回路
部の構成図である。

【図２】液晶表示装置に内蔵されたゲート側駆動回路部
の構成図である。

【図３】液晶表示装置に内蔵されたレベルコンバータの
等価回路図である。

【図４】ＴＦＴ素子のバイアス印加時間−閾値電圧のシ
フト量の特性図である。

【図５】ＴＦＴ素子のバイアス印加時間−相互コンダク
タンスの変化量量の特性図である。

【図６】本発明の実施例に係る液晶表示装置に内蔵され
たＴＦＴの断面図である。

【図７】本発明の実施例に係る液晶表示装置に内蔵され
たＴＦＴの製造工程を示す断面図である。

【図８】本発明の実施例に係る液晶表示装置に内蔵され
たＴＦＴの製造工程を示す断面図である。

【図９】本発明の実施例に係る液晶表示装置に内蔵され
たＴＦＴの製造工程を示す断面図である。

【図１０】本発明の実施例に係る液晶表示装置に内蔵さ
れたＴＦＴの製造工程を示す断面図である。

【図１１】液晶表示装置の構成図である。

【図１２】液晶表示装置に内蔵されたＴＦＴの断面図で
ある。

【符号の説明】

１，２ｎ−ｃｈＴＦＴ３，４ｐ−ｃｈＴＦＴ１０基板１１ｐ−Ｓｉ１２ゲート絶縁膜１３ゲート電極１４注入ストッパー１５層間絶縁膜１６ソース・ドレイン電極ＧゲートラインＤドレインラインＧＤゲートドライバーＤＤドレインドライバーＲＤ，ＲＧシフトレジスタＣＤ，ＣＧレベルコンバータＳＨサンプル・ホールド回路ＣＴコンタクトホール

Claims

【特許請求の範囲】

【請求項１】基板上に互いに交差して配置されたゲー
トライン群とドレインライン群、これらの各交差部に形
成された薄膜トランジスタ群、及び、前記ゲートライン
及びドレインラインを駆動する駆動回路部を有し、更に前記ドレインラインを駆動する前記駆動回路部は、
多結晶シリコン薄膜トランジスタにより構成され、入力
信号より前記ドレインラインへ印加すべき信号電圧のサ
ンプリング動作を制御するシフトレジスタ部、及び、前
記シフトレジスタの出力信号を増幅するレベルコンバー
タ部を有する液晶表示装置において、前記レベルコンバータは、前記シフトレジスタよりも高
い電源電圧で駆動され、かつ、前記レベルコンバータを
構成する多結晶シリコン薄膜トランジスタは、前記シフ
トレジスタを構成する多結晶シリコン薄膜トランジスタ
よりも耐圧が高くされていることを特徴とする液晶表示
装置。
【請求項２】基板上に互いに交差して配置されたゲー
トライン群とドレインライン群、これらの各交差部に形
成された薄膜トランジスタ群、及び、前記ゲートライン
及びドレインラインを駆動する駆動回路部を有し、更に前記ゲートラインを駆動する前記駆動回路部は、多
結晶シリコン薄膜トランジスタにより構成され、前記ゲ
ートラインに走査信号を印加するシフトレジスタ部、及
び、前記シフトレジスタの出力信号を増幅するレベルコ
ンバータ部からなる液晶表示装置において、前記レベルコンバータは、前記シフトレジスタよりも高
い電源電圧で駆動され、かつ、前記レベルコンバータを
構成する多結晶シリコン薄膜トランジスタは、前記シフ
トレジスタを構成する多結晶シリコン薄膜トランジスタ
よりも耐圧が高くされていることを特徴とする液晶表示
装置。
【請求項３】前記レベルコンバータは、入力信号がゲ
ート入力されソースをＧＮＤに接続した第１のｎ型多結
晶シリコン薄膜トランジスタ、反転入力信号がゲート入
力されソースをＧＮＤに接続した第２のｎ型多結晶シリ
コン薄膜トランジスタ、前記第２のｎ型多結晶シリコン
薄膜トランジスタのドレインがゲート入力されドレイン
を前記第１のｎ型多結晶シリコン薄膜トランジスタのド
レインと共通としソースを高電圧電源に接続した第１の
ｐ型多結晶薄膜トランジスタ、及び、前記第１のｎ型多
結晶シリコン薄膜トランジスタと前記第１のｐ型多結晶
薄膜トランジスタのドレイン信号がゲート入力されソー
スを高電圧電源に接続しドレインが前記第２のｎ型多結
晶シリコン薄膜トランジスタのドレインと共通として出
力とされた第２のｐ型多結晶シリコン薄膜トランジスタ
からなり、前記第１のｎ型多結晶シリコン薄膜トランジ
スタは、耐圧が高くされていることを特徴とする請求項
１または請求項２記載の液晶表示装置。
【請求項４】前記第１のｎ型多結晶シリコン薄膜トラ
ンジスタは、高濃度にドーピングされたソース及びドレ
イン領域の相対向する側に各々接して、ノンドープのチ
ャンネル領域との間に低濃度にドーピングされた領域が
介在されていることを特徴とする請求項３記載の液晶表
示装置。