JPH10240164A - 駆動回路一体型表示装置 - Google Patents
駆動回路一体型表示装置Info
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- JPH10240164A JPH10240164A JP4790297A JP4790297A JPH10240164A JP H10240164 A JPH10240164 A JP H10240164A JP 4790297 A JP4790297 A JP 4790297A JP 4790297 A JP4790297 A JP 4790297A JP H10240164 A JPH10240164 A JP H10240164A
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- Japan
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- thin film
- circuit
- film transistor
- buffer circuit
- signal line
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- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】 走査線駆動回路の耐圧を向上させかつ信号線
駆動回路の所望の動作スピードが得られる駆動回路一体
型表示装置を提供することを目的とする。 【解決手段】 走査線駆動回路に含まれるバッファ回路
を構成する薄膜トランジスタのチャネル長を、信号線駆
動回路に含まれるバッファ回路を構成する薄膜トランジ
スタのチャネル長よりも長くする。
駆動回路の所望の動作スピードが得られる駆動回路一体
型表示装置を提供することを目的とする。 【解決手段】 走査線駆動回路に含まれるバッファ回路
を構成する薄膜トランジスタのチャネル長を、信号線駆
動回路に含まれるバッファ回路を構成する薄膜トランジ
スタのチャネル長よりも長くする。
Description
【０００１】
【発明の属する技術分野】この発明は、液晶表示装置な
どの平面型表示装置に係り、特に多結晶シリコン薄膜ト
ランジスタを用いて画素スイッチング素子及び駆動回路
を同一基板上に形成したアクティブマトリクス型液晶表
示装置に関する。
どの平面型表示装置に係り、特に多結晶シリコン薄膜ト
ランジスタを用いて画素スイッチング素子及び駆動回路
を同一基板上に形成したアクティブマトリクス型液晶表
示装置に関する。
【０００２】
【従来の技術】近年、アクティブマトリクス型液晶表示
装置は有効表示面積を増やし、低価格化を図るため、画
素電極が形成されるアクティブマトリクス基板上に駆動
回路を内蔵する技術の開発が進められている。画素電極
のスイッチング素子のみならず駆動回路までを同時に形
成するには、高性能なスイッチング素子が求められ、例
えば高い移動度が得られる多結晶シリコンをチャネル層
に用いた薄膜トランジスタ（Thin Film Transistor、
以下、ＴＦＴと呼ぶ）が使用されている。
装置は有効表示面積を増やし、低価格化を図るため、画
素電極が形成されるアクティブマトリクス基板上に駆動
回路を内蔵する技術の開発が進められている。画素電極
のスイッチング素子のみならず駆動回路までを同時に形
成するには、高性能なスイッチング素子が求められ、例
えば高い移動度が得られる多結晶シリコンをチャネル層
に用いた薄膜トランジスタ（Thin Film Transistor、
以下、ＴＦＴと呼ぶ）が使用されている。
【０００３】一般的に従来の駆動回路一体型液晶表示装
置においては、走査線を駆動する走査線駆動回路はシフ
トレジスタからなる直並列変換回路及びその出力を増幅
して走査線に出力するバッファ回路から構成され、一方
信号線を駆動する信号線駆動回路は、シフトレジスタ及
びサンプリング回路からなる直並列変換回路及びその出
力を増幅して信号線に出力するバッファ回路から構成さ
れる。
置においては、走査線を駆動する走査線駆動回路はシフ
トレジスタからなる直並列変換回路及びその出力を増幅
して走査線に出力するバッファ回路から構成され、一方
信号線を駆動する信号線駆動回路は、シフトレジスタ及
びサンプリング回路からなる直並列変換回路及びその出
力を増幅して信号線に出力するバッファ回路から構成さ
れる。
【０００４】ところで、信号線には液晶に階調を与える
例えば５Ｖ振幅の映像信号が印加され、一方走査線には
ＴＦＴのゲートを制御する例えば２０Ｖ振幅の走査信号
が印加される。従って走査線駆動回路は、信号線駆動回
路よりも大きな振幅の信号を発生させる。
例えば５Ｖ振幅の映像信号が印加され、一方走査線には
ＴＦＴのゲートを制御する例えば２０Ｖ振幅の走査信号
が印加される。従って走査線駆動回路は、信号線駆動回
路よりも大きな振幅の信号を発生させる。
【０００５】
【発明が解決しようとする課題】ところが従来の駆動回
路一体型表示装置においては、走査線駆動回路に含まれ
るバッファ回路を構成するＴＦＴのドレイン耐圧が充分
でなく、動作中にＴＦＴが破損してしまい必要な走査信
号が得られず、映像信号が表示できないという不良を引
き起こしていた。
路一体型表示装置においては、走査線駆動回路に含まれ
るバッファ回路を構成するＴＦＴのドレイン耐圧が充分
でなく、動作中にＴＦＴが破損してしまい必要な走査信
号が得られず、映像信号が表示できないという不良を引
き起こしていた。
【０００６】さらに、走査線駆動回路は水平走査周期で
動作する一方、信号線駆動回路は一水平走査期間中に外
部から入力される映像信号を直並列変換するため、相当
のスピードで動作させる必要がある。
動作する一方、信号線駆動回路は一水平走査期間中に外
部から入力される映像信号を直並列変換するため、相当
のスピードで動作させる必要がある。
【０００７】これに対し従来の駆動回路一体型表示装置
においては、走査線駆動回路と信号線駆動回路の構成上
の最適化がなされていなかった。この発明は上記の技術
的背景に鑑み、走査線駆動回路の耐圧を向上させかつ信
号線駆動回路の所望の動作スピードが得られる駆動回路
一体型表示装置を提供することを目的とする。
においては、走査線駆動回路と信号線駆動回路の構成上
の最適化がなされていなかった。この発明は上記の技術
的背景に鑑み、走査線駆動回路の耐圧を向上させかつ信
号線駆動回路の所望の動作スピードが得られる駆動回路
一体型表示装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】この発明の第一発明は、
走査線駆動回路に含まれるバッファ回路を構成する薄膜
トランジスタのチャネル長を、信号線駆動回路に含まれ
るバッファ回路を構成する薄膜トランジスタのチャネル
長よりも長くすることを特徴とする。
走査線駆動回路に含まれるバッファ回路を構成する薄膜
トランジスタのチャネル長を、信号線駆動回路に含まれ
るバッファ回路を構成する薄膜トランジスタのチャネル
長よりも長くすることを特徴とする。
【０００９】この構成を採用することにより、信号線駆
動回路側では所望の動作スピードが得られるように薄膜
トランジスタのチャネル長を決定し、一方走査線駆動回
路側ではソースとドレインの間の距離を大きくすること
により、チャネル領域の単位長さ辺りにかかる電圧を軽
減し、耐圧を向上させることが可能となる。
動回路側では所望の動作スピードが得られるように薄膜
トランジスタのチャネル長を決定し、一方走査線駆動回
路側ではソースとドレインの間の距離を大きくすること
により、チャネル領域の単位長さ辺りにかかる電圧を軽
減し、耐圧を向上させることが可能となる。
【００１０】またこの発明の第二発明は、走査線駆動回
路に含まれるバッファ回路を構成する単位スイッチ素子
を、複数の直列接続された薄膜トランジスタで構成し、
一方信号線駆動回路に含まれるバッファ回路を構成する
単位スイッチ素子を、走査線駆動回路のスイッチ素子よ
りも少ない個数の薄膜トランジスタで構成することを特
徴とする。
路に含まれるバッファ回路を構成する単位スイッチ素子
を、複数の直列接続された薄膜トランジスタで構成し、
一方信号線駆動回路に含まれるバッファ回路を構成する
単位スイッチ素子を、走査線駆動回路のスイッチ素子よ
りも少ない個数の薄膜トランジスタで構成することを特
徴とする。
【００１１】即ち、信号線駆動回路のバッファ回路を所
定の薄膜トランジスタで構成する一方で、走査線駆動回
路においては、信号線駆動回路側の単個の薄膜トランジ
スタに相当する部分を複数の薄膜トランジスタの直列接
続により構成する。この構成を採用することにより、信
号線駆動回路側では所望の動作スピードが得られるよう
に薄膜トランジスタのチャネル長を決定し、一方走査線
駆動回路においては実質的なソース・ドレインの間の距
離を大きくすることができ、チャネル領域の単位長さ辺
りにかかる電圧を軽減し、耐圧を向上させることが可能
となる。
定の薄膜トランジスタで構成する一方で、走査線駆動回
路においては、信号線駆動回路側の単個の薄膜トランジ
スタに相当する部分を複数の薄膜トランジスタの直列接
続により構成する。この構成を採用することにより、信
号線駆動回路側では所望の動作スピードが得られるよう
に薄膜トランジスタのチャネル長を決定し、一方走査線
駆動回路においては実質的なソース・ドレインの間の距
離を大きくすることができ、チャネル領域の単位長さ辺
りにかかる電圧を軽減し、耐圧を向上させることが可能
となる。
【００１２】またこの発明の第三発明は、走査線駆動回
路に含まれるバッファ回路を構成する薄膜トランジスタ
をそのチャネル領域がドレイン領域と該ドレイン領域よ
りも低不純物濃度の領域を介して接続されるように構成
し、一方信号線駆動回路に含まれるバッファ回路内の薄
膜トランジスタをチャネル領域とドレイン領域が直接接
続されるように構成することを特徴とする。
路に含まれるバッファ回路を構成する薄膜トランジスタ
をそのチャネル領域がドレイン領域と該ドレイン領域よ
りも低不純物濃度の領域を介して接続されるように構成
し、一方信号線駆動回路に含まれるバッファ回路内の薄
膜トランジスタをチャネル領域とドレイン領域が直接接
続されるように構成することを特徴とする。
【００１３】この構成を採用することにより、信号線駆
動回路側では所望の動作スピードが得られるように薄膜
トランジスタのチャネル長を決定し、一方走査線駆動回
路側においてはソース・ドレイン間電圧がこの低能度不
純物領域で降下するため、チャネル領域における単位長
さ辺りにかかる電圧を軽減し、耐圧を向上させることが
可能となる。
動回路側では所望の動作スピードが得られるように薄膜
トランジスタのチャネル長を決定し、一方走査線駆動回
路側においてはソース・ドレイン間電圧がこの低能度不
純物領域で降下するため、チャネル領域における単位長
さ辺りにかかる電圧を軽減し、耐圧を向上させることが
可能となる。
【００１４】
（実施例１）以下に、本発明の実施の形態を図面を用い
て説明する。図１に、本実施例における駆動回路一体型
アクティブマトリクス型液晶表示装置のアレイ基板の回
路ブロック図を示す。
て説明する。図１に、本実施例における駆動回路一体型
アクティブマトリクス型液晶表示装置のアレイ基板の回
路ブロック図を示す。
【００１５】ガラス基板３の表示領域１４には、複数の
信号線６及び走査線８が互いに直交して配置され、その
各々の交点部分にはＴＦＴ４を介して画素電極１７が接
続される。この画素電極１７は、液晶を介して対向電極
１８と容量結合し、液晶容量Ｃｌｃを形成している。
信号線６及び走査線８が互いに直交して配置され、その
各々の交点部分にはＴＦＴ４を介して画素電極１７が接
続される。この画素電極１７は、液晶を介して対向電極
１８と容量結合し、液晶容量Ｃｌｃを形成している。
【００１６】またこの表示領域１４の周辺には、信号線
６を駆動する信号線駆動回路１及び走査線を駆動する走
査線駆動回路２が配置されている。信号線駆動回路１
は、シフトレジスタ及びこのシフトレジスタに接続され
るバッファ回路からなるタイミング信号発生回路１０及
び、このタイミング信号発生回路１０の出力により制御
され、外部から入力される映像信号を直並列変換するア
ナログスイッチ１１から構成される。一方走査線駆動回
路２は、シフトレジスタからなる直並列変換回路１２及
びこのシフトレジスタに接続されるバッファ回路１３か
ら構成される。
６を駆動する信号線駆動回路１及び走査線を駆動する走
査線駆動回路２が配置されている。信号線駆動回路１
は、シフトレジスタ及びこのシフトレジスタに接続され
るバッファ回路からなるタイミング信号発生回路１０及
び、このタイミング信号発生回路１０の出力により制御
され、外部から入力される映像信号を直並列変換するア
ナログスイッチ１１から構成される。一方走査線駆動回
路２は、シフトレジスタからなる直並列変換回路１２及
びこのシフトレジスタに接続されるバッファ回路１３か
ら構成される。
【００１７】信号線駆動回路１の直並列変換回路１０に
含まれるシフトレジスタは、外部から入力されるクロッ
クＸＣＫ、スタートパルスＸＳＴに基づいてタイミング
信号を生成し、サンプルホールド回路はこのタイミング
信号に基づいて外部から入力される映像信号ＶＩＤＥＯ
をサンプリングする。
含まれるシフトレジスタは、外部から入力されるクロッ
クＸＣＫ、スタートパルスＸＳＴに基づいてタイミング
信号を生成し、サンプルホールド回路はこのタイミング
信号に基づいて外部から入力される映像信号ＶＩＤＥＯ
をサンプリングする。
【００１８】一方走査線駆動回路２のシフトレジスタに
は、外部から入力されるクロックＹＣＫ及びスタートパ
ルスＹＳＴをレベルシフト回路１５、１６を介して所定
振幅となるように変換した信号が入力される。このとき
スタートパルスは、走査線８を駆動するために必要な２
０Ｖ振幅に調整され、シフトレジスタはクロックのタイ
ミングに基づいて順次このスタートパルスを次段に転送
し、走査線８を駆動する。
は、外部から入力されるクロックＹＣＫ及びスタートパ
ルスＹＳＴをレベルシフト回路１５、１６を介して所定
振幅となるように変換した信号が入力される。このとき
スタートパルスは、走査線８を駆動するために必要な２
０Ｖ振幅に調整され、シフトレジスタはクロックのタイ
ミングに基づいて順次このスタートパルスを次段に転送
し、走査線８を駆動する。
【００１９】図２は、バッファ回路の一例を示す。バッ
ファ回路は公知のＣＭＯＳ回路即ちｎ−ｃｈＴＦＴ１０
２及びｐ−ｃｈＴＦＴ１０１により構成される。このバ
ッファ回路の入力ＩＮは直並列変換回路１０、１２の出
力に接続され、一方バッファ回路の出力ＯＵＴは個々の
信号線６または走査線１２に接続される。
ファ回路は公知のＣＭＯＳ回路即ちｎ−ｃｈＴＦＴ１０
２及びｐ−ｃｈＴＦＴ１０１により構成される。このバ
ッファ回路の入力ＩＮは直並列変換回路１０、１２の出
力に接続され、一方バッファ回路の出力ＯＵＴは個々の
信号線６または走査線１２に接続される。
【００２０】尚、直並列変換回路１０、１２に含まれる
シフトレジスタも、基本的にこのＣＭＯＳ回路を応用し
たクロックド・インバータにより構成される。図３は、
アレイ基板の主要部の断面図を示す。尚説明のため、走
査線駆動回路領域と信号線駆動回路領域を並列して図示
してある。図に示すように、表示領域における画素駆動
用ＴＦＴ２５、走査線駆動回路２に含まれるＣＭＯＳ回
路を構成するｎ−ｃｈＴＦＴ２３及びｐ−ｃｈＴＦＴ２
４、信号線駆動回路１に含まれるＣＭＯＳ回路を構成す
るｎ−ｃｈＴＦＴ２０３及びｐ−ｃｈＴＦＴ２０４が同
一工程でガラス基板２２上に形成される。各ＴＦＴのチ
ャネル領域２８、ソース領域３２、ドレイン領域３３は
多結晶シリコン薄膜により形成される。ここで、信号線
駆動回路のシフトレジスタを構成するＴＦＴのチャネル
幅（Ｗ）／チャネル長（Ｌ）は１０μｍ／５μｍであ
り、走査線駆動回路のシフトレジスタを構成するＴＦＴ
のＷ／Ｌは１０μｍ／１０μｍである。同様に走査線駆
動回路のバッファにおけるＴＦＴのチャネル長も、信号
線駆動回路のバッファと比べて２倍長く設定した。
シフトレジスタも、基本的にこのＣＭＯＳ回路を応用し
たクロックド・インバータにより構成される。図３は、
アレイ基板の主要部の断面図を示す。尚説明のため、走
査線駆動回路領域と信号線駆動回路領域を並列して図示
してある。図に示すように、表示領域における画素駆動
用ＴＦＴ２５、走査線駆動回路２に含まれるＣＭＯＳ回
路を構成するｎ−ｃｈＴＦＴ２３及びｐ−ｃｈＴＦＴ２
４、信号線駆動回路１に含まれるＣＭＯＳ回路を構成す
るｎ−ｃｈＴＦＴ２０３及びｐ−ｃｈＴＦＴ２０４が同
一工程でガラス基板２２上に形成される。各ＴＦＴのチ
ャネル領域２８、ソース領域３２、ドレイン領域３３は
多結晶シリコン薄膜により形成される。ここで、信号線
駆動回路のシフトレジスタを構成するＴＦＴのチャネル
幅（Ｗ）／チャネル長（Ｌ）は１０μｍ／５μｍであ
り、走査線駆動回路のシフトレジスタを構成するＴＦＴ
のＷ／Ｌは１０μｍ／１０μｍである。同様に走査線駆
動回路のバッファにおけるＴＦＴのチャネル長も、信号
線駆動回路のバッファと比べて２倍長く設定した。
【００２１】次に上記実施の形態の液晶表示装置の製造
方法を説明する。透明絶縁性基板２６の一主面上にプラ
ズマＣＶＤ装置により非晶質シリコン薄膜２７を５０ｎ
ｍ形成した後、ＸｅＣｌエキシマレーザアニール装置を
用いて非晶質シリコン薄膜２７の多結晶化を行う。次に
多結晶シリコン膜２７をフォトリソグラフィ法を用いて
パターンニングし、ＴＦＴの活性層２８を形成する。シ
リコン酸化膜または窒化シリコン膜からなるゲート絶縁
膜２９をプラズマＣＶＤ法で形成した後、モリブデン・
タングステン合金膜（ＭｏＷ）をスパッタ法で製膜し、
パターニングすることでゲート電極３０を形成する。こ
の時、ゲート電極３０と同時に蓄積容量電極３１、並び
に図示していないが走査線と蓄積容量線も形成する。そ
の後、ゲート電極３０をマスクにイオンドーピング法で
不純物を打ち込み、ＴＦＴのソース領域３２とドレイン
領域３３を形成する。不純物として、ｎ型ＴＦＴについ
ては例えば面密度５ｘ１０15／ｃｍ２のリンを、ｐ型Ｔ
ＦＴについてはボロンを用いた。次にゲート電極上３０
にプラズマＣＶＤ法でシリコン酸化膜による層間絶縁膜
３４を形成し、さらにその上にＩＴＯ膜を形成し、パタ
ーニングすることで画素電極３５を形成する。この画素
電極３５の一部は蓄積容量電極３１と層間絶縁膜３４を
介して対向することで蓄積容量を形成する。またゲート
電極を２層のＭｏＷ膜で形成し、イオンドーピンング前
の第１層のＭｏＷ膜を蓄積容量を形成する位置に形成せ
ず、下の多結晶シリコン膜も不純物をドーピングしてｎ
型とし、第２層のＭｏＷ膜のみで形成される蓄積容量電
極との間で蓄積容量を形成しても良い。次に層間絶縁膜
３４とゲート絶縁膜２９にコンタクトホールを形成後、
スパッタ法でＡｌ膜を形成し、パターニングすることで
ソース電極３６とドレイン電極３７を、図示してない信
号線と同時に形成する。続いて全面にわたり窒化シリコ
ン膜の絶縁保護膜３８を形成し、所定のパターンにパタ
ーニングすることでアクティブマトリクス基板２２を形
成する。
方法を説明する。透明絶縁性基板２６の一主面上にプラ
ズマＣＶＤ装置により非晶質シリコン薄膜２７を５０ｎ
ｍ形成した後、ＸｅＣｌエキシマレーザアニール装置を
用いて非晶質シリコン薄膜２７の多結晶化を行う。次に
多結晶シリコン膜２７をフォトリソグラフィ法を用いて
パターンニングし、ＴＦＴの活性層２８を形成する。シ
リコン酸化膜または窒化シリコン膜からなるゲート絶縁
膜２９をプラズマＣＶＤ法で形成した後、モリブデン・
タングステン合金膜（ＭｏＷ）をスパッタ法で製膜し、
パターニングすることでゲート電極３０を形成する。こ
の時、ゲート電極３０と同時に蓄積容量電極３１、並び
に図示していないが走査線と蓄積容量線も形成する。そ
の後、ゲート電極３０をマスクにイオンドーピング法で
不純物を打ち込み、ＴＦＴのソース領域３２とドレイン
領域３３を形成する。不純物として、ｎ型ＴＦＴについ
ては例えば面密度５ｘ１０15／ｃｍ２のリンを、ｐ型Ｔ
ＦＴについてはボロンを用いた。次にゲート電極上３０
にプラズマＣＶＤ法でシリコン酸化膜による層間絶縁膜
３４を形成し、さらにその上にＩＴＯ膜を形成し、パタ
ーニングすることで画素電極３５を形成する。この画素
電極３５の一部は蓄積容量電極３１と層間絶縁膜３４を
介して対向することで蓄積容量を形成する。またゲート
電極を２層のＭｏＷ膜で形成し、イオンドーピンング前
の第１層のＭｏＷ膜を蓄積容量を形成する位置に形成せ
ず、下の多結晶シリコン膜も不純物をドーピングしてｎ
型とし、第２層のＭｏＷ膜のみで形成される蓄積容量電
極との間で蓄積容量を形成しても良い。次に層間絶縁膜
３４とゲート絶縁膜２９にコンタクトホールを形成後、
スパッタ法でＡｌ膜を形成し、パターニングすることで
ソース電極３６とドレイン電極３７を、図示してない信
号線と同時に形成する。続いて全面にわたり窒化シリコ
ン膜の絶縁保護膜３８を形成し、所定のパターンにパタ
ーニングすることでアクティブマトリクス基板２２を形
成する。
【００２２】一方、透明絶縁性基板３９の一主面上に、
ブラック・マトリクス４０、着色層４１、並びにＩＴＯ
等の透明導電膜から成る対向電極４２を形成し、対向基
板４３を得た。アクティブマトリクス基板２２の画素電
極側と、対向基板４３の対向電極側には低温キュア型の
ポリイミド膜からなる配向膜４４、４５を塗布する。こ
れらの基板を対向して配置した際に配向軸が９０度とな
るようにラビング処理を施し、両基板を対向して組み立
てセル化し、その間隙にネマティック液晶４６を注入し
て封止する。さらにセルの両面に偏光版を貼り付け、ア
クティブマトリクス型液晶表示装置を制作した。
ブラック・マトリクス４０、着色層４１、並びにＩＴＯ
等の透明導電膜から成る対向電極４２を形成し、対向基
板４３を得た。アクティブマトリクス基板２２の画素電
極側と、対向基板４３の対向電極側には低温キュア型の
ポリイミド膜からなる配向膜４４、４５を塗布する。こ
れらの基板を対向して配置した際に配向軸が９０度とな
るようにラビング処理を施し、両基板を対向して組み立
てセル化し、その間隙にネマティック液晶４６を注入し
て封止する。さらにセルの両面に偏光版を貼り付け、ア
クティブマトリクス型液晶表示装置を制作した。
【００２３】このような液晶表示装置を動作させて検査
したところ駆動回路の欠陥に起因する表示不良が無く、
高い歩留まりが得られた。即ち、高い耐圧を必要とする
走査線駆動回路においては、チャネル長を長くすること
によりＴＦＴのソース・ドレイン間に印加される単位長
さ辺りの電圧を軽減し、ドレイン耐圧を高めることがで
き、一方信号線駆動回路においては、走査線駆動回路に
含まれるＴＦＴの半分のチャネル長のＴＦＴで構成する
ため、充分なＯＮ電流を得ることができ、従って高速に
動作させることが可能となる。
したところ駆動回路の欠陥に起因する表示不良が無く、
高い歩留まりが得られた。即ち、高い耐圧を必要とする
走査線駆動回路においては、チャネル長を長くすること
によりＴＦＴのソース・ドレイン間に印加される単位長
さ辺りの電圧を軽減し、ドレイン耐圧を高めることがで
き、一方信号線駆動回路においては、走査線駆動回路に
含まれるＴＦＴの半分のチャネル長のＴＦＴで構成する
ため、充分なＯＮ電流を得ることができ、従って高速に
動作させることが可能となる。
【００２４】（実施例２）図４は、本発明のアクティブ
マトリクス型液晶表示装置の第二の例におけるアレイ基
板の要部断面図を示す。即ち、走査線駆動回路２におい
ては、ｐ−ｃｈＴＦＴ２３及びｎ−ｃｈＴＦＴ２４のそ
れぞれを、互いにソース（ドレイン）領域が結合された
薄膜トランジスタＴｒ１、Ｔｒ２により構成し、一方信
号線駆動回路においては、ＣＭＯＳ回路を単個のｐ−ｃ
ｈＴＦＴ２０３及びｎ−ｃｈＴＦＴ２０４で構成してい
る。
マトリクス型液晶表示装置の第二の例におけるアレイ基
板の要部断面図を示す。即ち、走査線駆動回路２におい
ては、ｐ−ｃｈＴＦＴ２３及びｎ−ｃｈＴＦＴ２４のそ
れぞれを、互いにソース（ドレイン）領域が結合された
薄膜トランジスタＴｒ１、Ｔｒ２により構成し、一方信
号線駆動回路においては、ＣＭＯＳ回路を単個のｐ−ｃ
ｈＴＦＴ２０３及びｎ−ｃｈＴＦＴ２０４で構成してい
る。
【００２５】上記の構成において、Ｔｒ１のチャネル長
Ｌ１とＴｒ２のチャネル長Ｌ２の和に対するドレイン耐
圧特性を調べると、図３の特性５０が得られた。通常構
造のＴＦＴの特性５１と比較して、本形態ではＬ１とＬ
２の和が通常のＴＦＴのＬと同等、または短くとも、充
分高い耐圧が得られた。
Ｌ１とＴｒ２のチャネル長Ｌ２の和に対するドレイン耐
圧特性を調べると、図３の特性５０が得られた。通常構
造のＴＦＴの特性５１と比較して、本形態ではＬ１とＬ
２の和が通常のＴＦＴのＬと同等、または短くとも、充
分高い耐圧が得られた。
【００２６】一方信号線駆動回路においては、単個のＴ
ＦＴによりＣＭＯＳ回路を構成するため、充分なＯＮ電
流を得ることができる。 （実施例３）図６は、第三の例を示す概略断面図であ
る。第一の例の実施の形態と同様にして、ゲート電極を
マスクにイオンドーピング法で不純物を打ち込み、ＴＦ
Ｔのソース／ドレイン領域を形成した後、さらにゲート
電極を一定量だけ細くなるようにパターニングし、再び
低濃度の不純物を打ち込んだ。このようにチャネル領域
とドレイン領域の間、及びチャネル領域とソース領域の
間に、ドレイン領域またはソース領域の不純物濃度より
低濃度な不純物領域５２、５３をチャネル方向の長さで
ｄＬだけ持つｎ型ＴＦＴ５４、５５が形成された。他の
構成並びに製造方法は第一の例と共通であるので、同一
部分には同一符号を付けてその説明を省略する。
ＦＴによりＣＭＯＳ回路を構成するため、充分なＯＮ電
流を得ることができる。 （実施例３）図６は、第三の例を示す概略断面図であ
る。第一の例の実施の形態と同様にして、ゲート電極を
マスクにイオンドーピング法で不純物を打ち込み、ＴＦ
Ｔのソース／ドレイン領域を形成した後、さらにゲート
電極を一定量だけ細くなるようにパターニングし、再び
低濃度の不純物を打ち込んだ。このようにチャネル領域
とドレイン領域の間、及びチャネル領域とソース領域の
間に、ドレイン領域またはソース領域の不純物濃度より
低濃度な不純物領域５２、５３をチャネル方向の長さで
ｄＬだけ持つｎ型ＴＦＴ５４、５５が形成された。他の
構成並びに製造方法は第一の例と共通であるので、同一
部分には同一符号を付けてその説明を省略する。
【００２７】このようなＴＦＴ構造を採用することで、
ドレイン電極とソース電極との間の電圧が、低能度不純
物領域により生じる電圧降下により緩和され、実験によ
り得られたドレイン耐圧が図７の特性５６に示すように
向上した。また、ｄＬを長くすると効果的であることが
図７より明らかであり、信号線駆動回路側より高い耐圧
が要求される走査線駆動回路側でｄＬを長くすることで
充分な耐圧が得られた。本実施の形態では、駆動回路の
ｎ型ＴＦＴにこの構造を用いた他に、画素部のＴＦＴ５
５にも適用し、走査信号がオフ時のリーク電流を一層抑
制した。
ドレイン電極とソース電極との間の電圧が、低能度不純
物領域により生じる電圧降下により緩和され、実験によ
り得られたドレイン耐圧が図７の特性５６に示すように
向上した。また、ｄＬを長くすると効果的であることが
図７より明らかであり、信号線駆動回路側より高い耐圧
が要求される走査線駆動回路側でｄＬを長くすることで
充分な耐圧が得られた。本実施の形態では、駆動回路の
ｎ型ＴＦＴにこの構造を用いた他に、画素部のＴＦＴ５
５にも適用し、走査信号がオフ時のリーク電流を一層抑
制した。
【００２８】一方信号線駆動回路においては、低能度不
純物領域を設けないため、ＴＦＴがＯＮ時の抵抗を低減
でき、より多くの電流を流すことが可能となるため、高
速で動作させることができた。また、走査線駆動回路側
よりも短い低濃度不純物領域を設けても同様の効果を得
ることが可能である。
純物領域を設けないため、ＴＦＴがＯＮ時の抵抗を低減
でき、より多くの電流を流すことが可能となるため、高
速で動作させることができた。また、走査線駆動回路側
よりも短い低濃度不純物領域を設けても同様の効果を得
ることが可能である。
【００２９】尚、この実施例においては走査線駆動回路
のｎ−ｃｈＴＦＴのみに低濃度不純物領域を設けてい
る。この理由は、ｐ−ｃｈＴＦＴはホールをキャリアと
するため、ｎ−ｃｈＴＦＴに比較してドレイン耐圧の制
限が緩やかであるためである。必要に応じてｐ−ｃｈＴ
ＦＴに低濃度不純物領域を設けてもよいことはいうまで
もない。
のｎ−ｃｈＴＦＴのみに低濃度不純物領域を設けてい
る。この理由は、ｐ−ｃｈＴＦＴはホールをキャリアと
するため、ｎ−ｃｈＴＦＴに比較してドレイン耐圧の制
限が緩やかであるためである。必要に応じてｐ−ｃｈＴ
ＦＴに低濃度不純物領域を設けてもよいことはいうまで
もない。
【００３０】また、本構造に第一の実施の形態で示した
ようなチャネル長の選択とを組み合わせても効果的であ
った。また、本構造に第二の実施の形態で示した構造を
兼用した場合、図５の特性５７に示すようにさらに耐圧
の向上がみられた。
ようなチャネル長の選択とを組み合わせても効果的であ
った。また、本構造に第二の実施の形態で示した構造を
兼用した場合、図５の特性５７に示すようにさらに耐圧
の向上がみられた。
【００３１】尚、本発明は上記の例に限定されず、各種
液晶表示装置の駆動電圧から求められる耐圧まで、各実
施の形態を組み合わせて耐圧を向上させて実施すること
ができる。
液晶表示装置の駆動電圧から求められる耐圧まで、各実
施の形態を組み合わせて耐圧を向上させて実施すること
ができる。
【００３２】例えば、上記実施例においては、走査線駆
動回路のシフトレジスタ及びバッファ回路を構成する全
てのＴＦＴに各実施例の方法を適用しているが、図８に
示すように、レベルシフト回路３００がシフトレジスタ
の後段に設けられる場合、シフトレジスタには振幅の小
さい（例えば１０Ｖ振幅の）ＹＳＴ、ＹＣＫが入力され
るため、レベルシフト回路により振幅が調整されたバッ
ファ回路以降のＴＦＴのみについて、上記各実施例を適
用しても良い。タイミング信号発生回路として、シフト
レジスタのかわりにデコーダ回路を用いても良い。
動回路のシフトレジスタ及びバッファ回路を構成する全
てのＴＦＴに各実施例の方法を適用しているが、図８に
示すように、レベルシフト回路３００がシフトレジスタ
の後段に設けられる場合、シフトレジスタには振幅の小
さい（例えば１０Ｖ振幅の）ＹＳＴ、ＹＣＫが入力され
るため、レベルシフト回路により振幅が調整されたバッ
ファ回路以降のＴＦＴのみについて、上記各実施例を適
用しても良い。タイミング信号発生回路として、シフト
レジスタのかわりにデコーダ回路を用いても良い。
【００３３】
【発明の効果】この発明によれば、走査線駆動回路の耐
圧を向上させかつ信号線駆動回路の所望の動作スピード
が得られる駆動回路一体型表示装置を得ることができ
る。
圧を向上させかつ信号線駆動回路の所望の動作スピード
が得られる駆動回路一体型表示装置を得ることができ
る。
【図１】本発明の一実施例における駆動回路一体型液晶
表示装置の回路基板のブロック図を示す。
表示装置の回路基板のブロック図を示す。
【図２】図１の実施例におけるバッファ回路の例を示
す。
す。
【図３】図１の実施例における液晶表示装置の要部断面
図を示す。
図を示す。
【図４】本発明の他の実施例における駆動回路一体型液
晶表示装置の要部断面図を示す。
晶表示装置の要部断面図を示す。
【図５】図４における駆動回路ＴＦＴの特性図を示す。
【図６】本発明のさらに他の実施例における駆動回路一
体型液晶表示装置の要部断面図を示す。
体型液晶表示装置の要部断面図を示す。
【図７】図６における駆動回路ＴＦＴの特性酢を示す。
【図８】本発明の他の実施例における駆動回路一体型液
晶表示装置の回路基板のブロック図を示す。
晶表示装置の回路基板のブロック図を示す。
１…信号線駆動回路 ２…走査線駆動回路 ６…信号線 ８…走査線 １０、１２…直並列変換回路 １１、１３…バッファ回路 ２３、２５・・・ ｎ型ＴＦＴ ２４・・・ ｐ型ＴＦＴ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 青木 良朗 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内
Claims (3)
- 【請求項１】 一主面上に互いに交差するよう配列され
た複数の走査線及び信号線と、前記走査線及び信号線の
交差部に対応して配置された画素薄膜トランジスタ及び
該画素薄膜トランジスタを介して前記信号線と接続され
る画素電極と、タイミング信号発生回路及びこれに接続
された第１のバッファ回路及び該第１のバッファ回路の
出力に基づき外部から外部から入力される映像信号を直
並列変換するアナログスイッチからなる直並列変換回路
を含む信号線駆動回路と、外部から入力される走査信号
を直並列変換する直並列変換回路及び該直並列変換回路
の出力を前記走査線に供給する第２のバッファ回路を含
む走査線駆動回路とを備えたアクティブマトリクス型基
板と、 前記アクティブマトリクス基板に対向配置され、内面に
対向電極が形成された対向電極を備えた対向基板とを具
備し、 前記第１のバッファ回路及び第２のバッファ回路は前記
画素薄膜トランジスタと同一工程で作成された薄膜トラ
ンジスタを含み、かつ該第１のバッファ回路内の薄膜ト
ランジスタのチャネル長が第２のバッファ回路内の薄膜
トランジスタのチャネル長より長いことを特徴とする駆
動回路一体型表示装置。 - 【請求項２】 一主面上に互いに交差するよう配列され
た複数の走査線及び信号線と、前記走査線及び信号線の
交差部に対応して配置された画素薄膜トランジスタ及び
該画素薄膜トランジスタを介して前記信号線と接続され
る画素電極と、タイミング信号発生回路及びこれに接続
された第１のバッファ回路及び該第１のバッファ回路の
出力に基づき外部から外部から入力される映像信号を直
並列変換するアナログスイッチからなる直並列変換回路
を含む信号線駆動回路と、外部から入力される走査信号
を直並列変換する直並列変換回路及び該直並列変換回路
の出力を増幅し前記走査線に供給する第２のバッファ回
路を含む走査線駆動回路とを備えたアクティブマトリク
ス型基板と、 前記アクティブマトリクス基板に対向配置され、内面に
対向電極が形成された対向電極を備えた対向基板とを具
備し、 前記第１のバッファ回路及び第２のバッファ回路は前記
画素薄膜トランジスタと同一工程で作成された単位スイ
ッチング素子を含み、かつ該第１のバッファ回路内の単
位スイッチング素子は直列接続された複数の薄膜トラン
ジスタで構成され、第２のバッファ回路内の単位スイッ
チング素子は単個のまたは前記第１のバッファ回路内の
単位スイッチング素子を構成する薄膜トランジスタより
も少ない個数で互いに直列接続された薄膜トランジスタ
で構成されることを特徴とする駆動回路一体型表示装
置。 - 【請求項３】 一主面上に互いに交差するよう配列され
た複数の走査線及び信号線と、前記走査線及び信号線の
交差部に対応して配置された画素薄膜トランジスタ及び
該画素薄膜トランジスタを介して前記信号線と接続され
る画素電極と、タイミング信号発生回路及びこれに接続
された第１のバッファ回路及び該第１のバッファ回路の
出力に基づき外部から外部から入力される映像信号を直
並列変換するアナログスイッチからなる直並列変換回路
を含む信号線駆動回路と、外部から入力される走査信号
を直並列変換する直並列変換回路及び該直並列変換回路
の出力を増幅し前記走査線に供給する第２のバッファ回
路を含む走査線駆動回路とを備えたアクティブマトリク
ス型基板と、 前記アクティブマトリクス基板に対向配置され、内面に
対向電極が形成された対向電極を備えた対向基板とを具
備し、 前記第１のバッファ回路及び第２のバッファ回路は前記
画素薄膜トランジスタと同一工程で作成された薄膜トラ
ンジスタを含み、かつ該第１のバッファ回路内の薄膜ト
ランジスタはそのチャネル領域がドレイン領域と該ドレ
イン領域よりも低不純物濃度の領域を介して接続され、
第２のバッファ回路内の薄膜トランジスタはチャネル領
域とドレイン領域が直接接続されているかまたは前記第
１のバッファ回路内の薄膜トランジスタよりも短い低濃
度不純物領域を介して接続されていることを特徴とする
駆動回路一体型表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4790297A JPH10240164A (ja) | 1997-03-03 | 1997-03-03 | 駆動回路一体型表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4790297A JPH10240164A (ja) | 1997-03-03 | 1997-03-03 | 駆動回路一体型表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10240164A true JPH10240164A (ja) | 1998-09-11 |
Family
ID=12788335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4790297A Pending JPH10240164A (ja) | 1997-03-03 | 1997-03-03 | 駆動回路一体型表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10240164A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000332257A (ja) * | 1999-03-12 | 2000-11-30 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| JP2000349299A (ja) * | 1999-03-26 | 2000-12-15 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP2005165334A (ja) * | 2003-12-03 | 2005-06-23 | Samsung Electronics Co Ltd | 表示装置用薄膜トランジスタ表示板 |
| WO2006010294A1 (en) * | 2004-07-26 | 2006-02-02 | Quanta Display Inc. | Liquid crystal display device |
| JP2011077532A (ja) * | 2010-11-10 | 2011-04-14 | Semiconductor Energy Lab Co Ltd | 配線の作製方法 |
| JP2012019237A (ja) * | 2011-10-06 | 2012-01-26 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| US9045831B2 (en) | 1999-07-22 | 2015-06-02 | Semiconductor Energy Laboratory Co., Ltd. | Wiring and manufacturing method thereof, semiconductor device comprising said wiring, and dry etching method |
-
1997
- 1997-03-03 JP JP4790297A patent/JPH10240164A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000332257A (ja) * | 1999-03-12 | 2000-11-30 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| JP2000349299A (ja) * | 1999-03-26 | 2000-12-15 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| US9045831B2 (en) | 1999-07-22 | 2015-06-02 | Semiconductor Energy Laboratory Co., Ltd. | Wiring and manufacturing method thereof, semiconductor device comprising said wiring, and dry etching method |
| JP2005165334A (ja) * | 2003-12-03 | 2005-06-23 | Samsung Electronics Co Ltd | 表示装置用薄膜トランジスタ表示板 |
| WO2006010294A1 (en) * | 2004-07-26 | 2006-02-02 | Quanta Display Inc. | Liquid crystal display device |
| JP2011077532A (ja) * | 2010-11-10 | 2011-04-14 | Semiconductor Energy Lab Co Ltd | 配線の作製方法 |
| JP2012019237A (ja) * | 2011-10-06 | 2012-01-26 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
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