JPH08226956A - テスト容易化回路 - Google Patents
テスト容易化回路Info
- Publication number
- JPH08226956A JPH08226956A JP7033459A JP3345995A JPH08226956A JP H08226956 A JPH08226956 A JP H08226956A JP 7033459 A JP7033459 A JP 7033459A JP 3345995 A JP3345995 A JP 3345995A JP H08226956 A JPH08226956 A JP H08226956A
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Abstract
(57)【要約】
【目的】 テストピンの数を増やすことなく、テスト時
間を短縮する。 【構成】 スキャンパステスト法において、スキャンチ
ェーンをいくつかに分割し、そのうちの一部のシフトレ
ジスタの一部を使って乱数発生器を形成し、その出力を
残りのスキャンチェーンの入力として供給する。各スキ
ャンチェーンの出力を、別のシフトレジスタの一部を使
って形成したシグニチャ生成器に取り込み、シグニチャ
を生成して故障検出を行う。
間を短縮する。 【構成】 スキャンパステスト法において、スキャンチ
ェーンをいくつかに分割し、そのうちの一部のシフトレ
ジスタの一部を使って乱数発生器を形成し、その出力を
残りのスキャンチェーンの入力として供給する。各スキ
ャンチェーンの出力を、別のシフトレジスタの一部を使
って形成したシグニチャ生成器に取り込み、シグニチャ
を生成して故障検出を行う。
Description
【０００１】
【産業上の利用分野】本発明は、複数のシフトレジスタ
を含んで構成されるスキャンチェーンを持つ集積回路の
テスト容易化回路に関するものである。
を含んで構成されるスキャンチェーンを持つ集積回路の
テスト容易化回路に関するものである。
【０００２】
【従来の技術】集積回路に、テスト用のスキャンパスを
設けて、テストを容易化するスキャンパステスト方法に
おけるスキャンチェーンの構成の仕方は、種々考案され
ているが、テストピンの数とテストパターン数の観点か
ら、次の２つの構成法に分類できる。
設けて、テストを容易化するスキャンパステスト方法に
おけるスキャンチェーンの構成の仕方は、種々考案され
ているが、テストピンの数とテストパターン数の観点か
ら、次の２つの構成法に分類できる。
【０００３】その１つの方法は、特開平１−２１７２７
８の第２図（ｂ）に従来技術として記載されている方法
で、テストパターン数を少なくするべく、図１に示す如
く、スキャンチェーンを複数（図１では３つ）に分割
し、各スキャンチェーン毎に、スキャン入力ピンＳＣＡ
Ｎ＿ＩＮ１〜３、スキャン出力ピンＳＣＡＮ＿ＯＵＴ１
〜３を設けるものである。図１において、１１、１２、
１３は、それぞれ各スキャンチェーンを構成するシフト
レジスタ、ＳＣＡＮ＿ＣＬＫは、スキャン用のクロック
入力ピン、ＳＣＡＮ＿ＥＮは、スキャン制御（イネーブ
ル）信号入力ピンである。
８の第２図（ｂ）に従来技術として記載されている方法
で、テストパターン数を少なくするべく、図１に示す如
く、スキャンチェーンを複数（図１では３つ）に分割
し、各スキャンチェーン毎に、スキャン入力ピンＳＣＡ
Ｎ＿ＩＮ１〜３、スキャン出力ピンＳＣＡＮ＿ＯＵＴ１
〜３を設けるものである。図１において、１１、１２、
１３は、それぞれ各スキャンチェーンを構成するシフト
レジスタ、ＳＣＡＮ＿ＣＬＫは、スキャン用のクロック
入力ピン、ＳＣＡＮ＿ＥＮは、スキャン制御（イネーブ
ル）信号入力ピンである。
【０００４】もう１つの方法は、前記特開平１−２１７
２７８で提案されている方法で、テストピン数を少なく
するべく、図２に示す如く、スキャン制御信号入力ピン
ＳＣＡＮ＿ＥＮが接続されるデコーダ２０と、該デコー
ダ２０の出力により、シフトレジスタ１１〜１３のいず
れかに、単一のスキャン入力ピンＳＣＡＮ＿ＩＮの信号
を入力するデマルチプレクサ２２と、前記デコーダ２０
の出力により、前記シフトレジスタ１１〜１３のいずれ
か１つの出力を、単一のスキャン出力ピンＳＣＡＮ＿Ｏ
ＵＴに出力するためのマルチプレクサ２４とを備え、前
記デコーダ２０、デマルチプレクサ２２及びマルチプレ
クサ２４を使って、シフトレジスタ１１、１２、１３の
いずれかを順次選択するものである。
２７８で提案されている方法で、テストピン数を少なく
するべく、図２に示す如く、スキャン制御信号入力ピン
ＳＣＡＮ＿ＥＮが接続されるデコーダ２０と、該デコー
ダ２０の出力により、シフトレジスタ１１〜１３のいず
れかに、単一のスキャン入力ピンＳＣＡＮ＿ＩＮの信号
を入力するデマルチプレクサ２２と、前記デコーダ２０
の出力により、前記シフトレジスタ１１〜１３のいずれ
か１つの出力を、単一のスキャン出力ピンＳＣＡＮ＿Ｏ
ＵＴに出力するためのマルチプレクサ２４とを備え、前
記デコーダ２０、デマルチプレクサ２２及びマルチプレ
クサ２４を使って、シフトレジスタ１１、１２、１３の
いずれかを順次選択するものである。
【０００５】
【発明が解決しようとする課題】しかしながら、図１に
示した第１の方法によれば、テストパターン数が少なく
できるものの、シフトレジスタ毎にスキャン入力ピン及
びスキャン出力ピンが必要になるので、シフトレジスタ
の数が多くなるほど、テストピンの数が増えてしまうと
いう問題点を有する。
示した第１の方法によれば、テストパターン数が少なく
できるものの、シフトレジスタ毎にスキャン入力ピン及
びスキャン出力ピンが必要になるので、シフトレジスタ
の数が多くなるほど、テストピンの数が増えてしまうと
いう問題点を有する。
【０００６】又、図２に示した第２の方法によれば、テ
ストピンの数は少なくできるものの、選択されたシフト
レジスタ毎にテストを行う必要があるため、同じテスト
を、図２の場合で３回繰返して行う必要があり、全ての
シフトレジスタを同時にテストすることができず、結
局、全てのシフトレジスタを１つに繋いでテストすると
きと同程度のテスト時間がかかってしまうという問題点
を有していた。
ストピンの数は少なくできるものの、選択されたシフト
レジスタ毎にテストを行う必要があるため、同じテスト
を、図２の場合で３回繰返して行う必要があり、全ての
シフトレジスタを同時にテストすることができず、結
局、全てのシフトレジスタを１つに繋いでテストすると
きと同程度のテスト時間がかかってしまうという問題点
を有していた。
【０００７】本発明は、前記従来の問題点を解消するべ
くなされたもので、テストピンの数を増やすことなく、
迅速にテスト可能なテスト容易化回路を提供することを
目的とする。
くなされたもので、テストピンの数を増やすことなく、
迅速にテスト可能なテスト容易化回路を提供することを
目的とする。
【０００８】
【課題を解決するための手段】本発明は、複数のシフト
レジスタを含んで構成されるスキャンチェーンを持つ集
積回路のテスト容易化回路において、分割したスキャン
チェーン中の一部のシフトレジスタの少なくとも一部を
用いて形成された、擬似ランダムパターンを発生するた
めの乱数発生器と、分割したスキャンチェーン中の他の
一部のシフトレジスタの少なくとも一部を用いて形成さ
れた、出力パターンを圧縮するためのシグニチャ生成器
とを備え、前記乱数発生器の出力を、乱数発生器を含ま
ないシフトレジスタのスキャン入力とすると共に、前記
シグニチャ生成器を含まないシフトレジスタの出力をシ
グニチャ生成器に取り込み、その出力をスキャン出力と
するようにして、前記目的を達成したものである。
レジスタを含んで構成されるスキャンチェーンを持つ集
積回路のテスト容易化回路において、分割したスキャン
チェーン中の一部のシフトレジスタの少なくとも一部を
用いて形成された、擬似ランダムパターンを発生するた
めの乱数発生器と、分割したスキャンチェーン中の他の
一部のシフトレジスタの少なくとも一部を用いて形成さ
れた、出力パターンを圧縮するためのシグニチャ生成器
とを備え、前記乱数発生器の出力を、乱数発生器を含ま
ないシフトレジスタのスキャン入力とすると共に、前記
シグニチャ生成器を含まないシフトレジスタの出力をシ
グニチャ生成器に取り込み、その出力をスキャン出力と
するようにして、前記目的を達成したものである。
【０００９】又、前記乱数発生器を、前記シフトレジス
タの入側に形成し、前記シグニチャ生成器を、前記シフ
トレジスタの出側に形成するようにしたものである。
タの入側に形成し、前記シグニチャ生成器を、前記シフ
トレジスタの出側に形成するようにしたものである。
【００１０】又、前記乱数発生器やシグニチャ生成器
を、複数のシフトレジスタに分割して形成するようにし
たものである。
を、複数のシフトレジスタに分割して形成するようにし
たものである。
【００１１】
【作用】本発明においては、スキャンチェーンをいくつ
かに分割し、その中の少なくとも２つのシフトレジスタ
の一部又は全部を使って、擬似ランダムパターンを発生
するための乱数発生器と、出力パターンを圧縮するため
のデータ圧縮器であるシグニチャ生成器を形成する。
かに分割し、その中の少なくとも２つのシフトレジスタ
の一部又は全部を使って、擬似ランダムパターンを発生
するための乱数発生器と、出力パターンを圧縮するため
のデータ圧縮器であるシグニチャ生成器を形成する。
【００１２】乱数発生器の出力は、乱数発生器を含まな
いシフトレジスタのスキャン入力として使用する。
いシフトレジスタのスキャン入力として使用する。
【００１３】シグニチャ生成器を含まないシフトレジス
タの出力をシグニチャ生成器に取り込み、その出力（圧
縮出力）をスキャン出力として、予め求めておいた期待
出力と比較する。
タの出力をシグニチャ生成器に取り込み、その出力（圧
縮出力）をスキャン出力として、予め求めておいた期待
出力と比較する。
【００１４】これにより、テストピンが、スキャン入力
ピン１つ、スキャン出力ピン１つ、スキャン制御信号入
力ピン１つの３ピンだけになり、図２に示した従来法と
同等以下のピン数とすることができる。なお、クロック
入力ピンは、システムクロックと共通にできるため、省
略可能である。
ピン１つ、スキャン出力ピン１つ、スキャン制御信号入
力ピン１つの３ピンだけになり、図２に示した従来法と
同等以下のピン数とすることができる。なお、クロック
入力ピンは、システムクロックと共通にできるため、省
略可能である。
【００１５】又、全てのシフトレジスタが、同時にスキ
ャン動作するので、図１に示した従来法と同程度の短時
間でテスト可能である。
ャン動作するので、図１に示した従来法と同程度の短時
間でテスト可能である。
【００１６】なお、前記乱数発生器を、前記シフトレジ
スタの入側に形成し、前記シグニチャ生成器を、前記シ
フトレジスタの出側に形成することによって、各シフト
レジスタを構成する全てのフリップフロップをテストす
ることができる。
スタの入側に形成し、前記シグニチャ生成器を、前記シ
フトレジスタの出側に形成することによって、各シフト
レジスタを構成する全てのフリップフロップをテストす
ることができる。
【００１７】又、前記乱数発生器やシグニチャ生成器
を、複数のシフトレジスタに分割して形成することによ
って、シフトレジスタのレイアウトに応じてグループ分
けし、シフトレジスタ間の配線長を短くすることも可能
である。
を、複数のシフトレジスタに分割して形成することによ
って、シフトレジスタのレイアウトに応じてグループ分
けし、シフトレジスタ間の配線長を短くすることも可能
である。
【００１８】
【実施例】以下、図面を参照して、本発明の実施例を詳
細に説明する。
細に説明する。
【００１９】本実施例は、図３に示す如く、スキャンチ
ェーンを４つに分割し、その中の２つのシフトレジスタ
１１及び１４の一部を使って、（分割数−１）（実施例
では３）の出力Ｒ１、Ｒ２、Ｒ３を有する乱数発生器３
０、及び、（分割数−１）の入力Ｓ１、Ｓ２、Ｓ３を有
するシグニチャ生成器４０を形成している。
ェーンを４つに分割し、その中の２つのシフトレジスタ
１１及び１４の一部を使って、（分割数−１）（実施例
では３）の出力Ｒ１、Ｒ２、Ｒ３を有する乱数発生器３
０、及び、（分割数−１）の入力Ｓ１、Ｓ２、Ｓ３を有
するシグニチャ生成器４０を形成している。
【００２０】前記乱数発生器３０は、図４に示す如く、
シフトレジスタ１１の入側を構成するフリップフロップ
ＦＦの間にエクスクルーシブオアゲートＸＯＲを追加
し、再結線することによって構成される。この乱数発生
器３０は、シフトレジスタ１１の入側に形成されてお
り、その出力Ｒ１、Ｒ２、Ｒ３が、それぞれ、残りのシ
フトレジスタ１４、１３、１２のスキャン入力とされ
る。
シフトレジスタ１１の入側を構成するフリップフロップ
ＦＦの間にエクスクルーシブオアゲートＸＯＲを追加
し、再結線することによって構成される。この乱数発生
器３０は、シフトレジスタ１１の入側に形成されてお
り、その出力Ｒ１、Ｒ２、Ｒ３が、それぞれ、残りのシ
フトレジスタ１４、１３、１２のスキャン入力とされ
る。
【００２１】前記シグニチャ生成器４０は、図５に示す
如く、シフトレジスタ１４の出側を構成するフリップフ
ロップＦＦの間にエクスクルーシブオアゲートＸＯＲを
追加し、再結線することによって構成されている。この
シグニチャ生成器４０の入力Ｓ１、Ｓ２、Ｓ３には、他
のシフトレジスタ１３、１２、１１の出力Ｓ１、Ｓ２、
Ｓ３が、それぞれ入力される。
如く、シフトレジスタ１４の出側を構成するフリップフ
ロップＦＦの間にエクスクルーシブオアゲートＸＯＲを
追加し、再結線することによって構成されている。この
シグニチャ生成器４０の入力Ｓ１、Ｓ２、Ｓ３には、他
のシフトレジスタ１３、１２、１１の出力Ｓ１、Ｓ２、
Ｓ３が、それぞれ入力される。
【００２２】前記乱数発生器３０及びシグニチャ生成器
４０のフリップフロップＦＦは、いずれもマルチプレク
サ付きとされ、図６に示す如く、該マルチプレクサＭＵ
Ｘを介してエクスクルーシブオアゲートＸＯＲ若しくは
前段のフリップフロップと接続されている。
４０のフリップフロップＦＦは、いずれもマルチプレク
サ付きとされ、図６に示す如く、該マルチプレクサＭＵ
Ｘを介してエクスクルーシブオアゲートＸＯＲ若しくは
前段のフリップフロップと接続されている。
【００２３】スキャン入力ピンＳＣＡＮ＿ＩＮは、前記
乱数発生器３０が入側に形成されたシフトレジスタ１１
のみに入力され、前記シグニチャ生成器４０が出側に形
成されたシフトレジスタ１４の出力のみが、スキャン出
力ピンＳＣＡＮ＿ＯＵＴに出力される。
乱数発生器３０が入側に形成されたシフトレジスタ１１
のみに入力され、前記シグニチャ生成器４０が出側に形
成されたシフトレジスタ１４の出力のみが、スキャン出
力ピンＳＣＡＮ＿ＯＵＴに出力される。
【００２４】このようにして、スキャン入力ピンＳＣＡ
Ｎ＿ＩＮに図１に示した従来例と同様のテストパターン
を送り込んでいくと、シフトレジスタ１１に取り込ま
れ、そのフリップフロップの変化の有無がテストされる
だけでなく、乱数発生器３０の出力Ｒ１、Ｒ２、Ｒ３か
ら、該乱数発生器３０によって発生された擬似ランダム
パターンが、順次シフトレジスタ１４、１３、１２にテ
ストパターンとして入力される。従って、スキャン入力
ピンＳＣＡＮ＿ＩＮに入力される単一のテストパターン
で、全てのシフトレジスタ１１〜１４にテストパターン
を入力することができる。
Ｎ＿ＩＮに図１に示した従来例と同様のテストパターン
を送り込んでいくと、シフトレジスタ１１に取り込ま
れ、そのフリップフロップの変化の有無がテストされる
だけでなく、乱数発生器３０の出力Ｒ１、Ｒ２、Ｒ３か
ら、該乱数発生器３０によって発生された擬似ランダム
パターンが、順次シフトレジスタ１４、１３、１２にテ
ストパターンとして入力される。従って、スキャン入力
ピンＳＣＡＮ＿ＩＮに入力される単一のテストパターン
で、全てのシフトレジスタ１１〜１４にテストパターン
を入力することができる。
【００２５】一方、シフトレジスタ１３、１２、１１の
出力は、直接スキャン出力ピンＳＣＡＮ＿ＯＵＴに出力
されるのではなく、シフトレジスタ１４の出側に形成さ
れたシグニチャ生成器４０の入力Ｓ１、Ｓ２、Ｓ３とし
て、該シフトレジスタ１４に順次取り込まれ、シフトレ
ジスタ１４の本来の出力と合成されてスキャン出力ピン
ＳＣＡＮ＿ＯＵＴに出力される。従って、単一のスキャ
ン出力ピンＳＣＡＮ＿ＯＵＴにより、シフトレジスタ１
１〜１４を構成する各フリップフロップの変化状態をテ
ストして、故障検出を行うことができる。
出力は、直接スキャン出力ピンＳＣＡＮ＿ＯＵＴに出力
されるのではなく、シフトレジスタ１４の出側に形成さ
れたシグニチャ生成器４０の入力Ｓ１、Ｓ２、Ｓ３とし
て、該シフトレジスタ１４に順次取り込まれ、シフトレ
ジスタ１４の本来の出力と合成されてスキャン出力ピン
ＳＣＡＮ＿ＯＵＴに出力される。従って、単一のスキャ
ン出力ピンＳＣＡＮ＿ＯＵＴにより、シフトレジスタ１
１〜１４を構成する各フリップフロップの変化状態をテ
ストして、故障検出を行うことができる。
【００２６】なお、実際のテストに際しては、予め所定
のテストパターンをスキャン入力ピンに入力したときの
スキャン出力ピンの期待出力をシミュレーション等で把
握しておき、正しいスキャン出力パターンと実際のスキ
ャン出力パターンが一致した場合には正常と判定し、不
一致の場合には不良と判定する。
のテストパターンをスキャン入力ピンに入力したときの
スキャン出力ピンの期待出力をシミュレーション等で把
握しておき、正しいスキャン出力パターンと実際のスキ
ャン出力パターンが一致した場合には正常と判定し、不
一致の場合には不良と判定する。
【００２７】次に、本発明の第２実施例を詳細に説明す
る。
る。
【００２８】この第２実施例は、図７に示す如く、シフ
トレジスタを、１１Ａ、１２Ａ、１３Ａの第１グループ
と、１１Ｂ、１２Ｂ、１３Ｂの第２グループの２つのグ
ループに分け、各グループ毎に１つのシフトレジスタ１
１Ａ、１１Ｂの入側部分に、それぞれ乱数発生器３０
Ａ、３０Ｂを形成すると共に、同じく各グループ毎に１
つのシフトレジスタ１３Ａ、１３Ｂの出側部分に、それ
ぞれシグニチャ生成器４０Ａ、４０Ｂを形成したもので
ある。
トレジスタを、１１Ａ、１２Ａ、１３Ａの第１グループ
と、１１Ｂ、１２Ｂ、１３Ｂの第２グループの２つのグ
ループに分け、各グループ毎に１つのシフトレジスタ１
１Ａ、１１Ｂの入側部分に、それぞれ乱数発生器３０
Ａ、３０Ｂを形成すると共に、同じく各グループ毎に１
つのシフトレジスタ１３Ａ、１３Ｂの出側部分に、それ
ぞれシグニチャ生成器４０Ａ、４０Ｂを形成したもので
ある。
【００２９】前記第２グループのシフトレジスタ１１Ｂ
には、例えば、実線Ｃで示す如く、前記第１グループの
シフトレジスタ１１Ａの乱数発生器３０Ａの出力をテス
トパターンとして入力したり、あるいは、破線Ｄで示す
如く、スキャン入力ピンＳＣＡＮ＿ＩＮから、直接、シ
フトレジスタ１１Ａと並列にテストパターンを入力する
ように構成することができる。
には、例えば、実線Ｃで示す如く、前記第１グループの
シフトレジスタ１１Ａの乱数発生器３０Ａの出力をテス
トパターンとして入力したり、あるいは、破線Ｄで示す
如く、スキャン入力ピンＳＣＡＮ＿ＩＮから、直接、シ
フトレジスタ１１Ａと並列にテストパターンを入力する
ように構成することができる。
【００３０】又、前記第２グループのシフトレジスタ１
３Ｂのシグニチャ生成器４０Ｂの出力は、第１グループ
のシフトレジスタ１３Ａのシグニチャ生成器４０Ａに入
力されて、第１グループの出力と合成された後、スキャ
ン出力ピンＳＣＡＮ＿ＯＵＴに出力される。
３Ｂのシグニチャ生成器４０Ｂの出力は、第１グループ
のシフトレジスタ１３Ａのシグニチャ生成器４０Ａに入
力されて、第１グループの出力と合成された後、スキャ
ン出力ピンＳＣＡＮ＿ＯＵＴに出力される。
【００３１】本実施例においては、シフトレジスタがグ
ループ分けされ、それぞれに乱数発生器とシグニチャ生
成器が形成されているので、例えばレイアウト上のシフ
トレジスタの位置に応じてグループ分けすることによっ
て、シフトレジスタ間の配線長を短くすることが可能で
ある。
ループ分けされ、それぞれに乱数発生器とシグニチャ生
成器が形成されているので、例えばレイアウト上のシフ
トレジスタの位置に応じてグループ分けすることによっ
て、シフトレジスタ間の配線長を短くすることが可能で
ある。
【００３２】
【発明の効果】以上説明した通り、本発明によれば、少
ないテストピンで、短時間にテスト可能であるという優
れた効果を有する。
ないテストピンで、短時間にテスト可能であるという優
れた効果を有する。
【図面の簡単な説明】
【図１】従来のテスト容易化回路の一例の構成を示す回
路図
路図
【図２】従来のテスト容易化回路の他の例の構成を示す
回路図
回路図
【図３】本発明に係るテスト容易化回路の第１実施例の
構成を示す回路図
構成を示す回路図
【図４】前記第１実施例で用いられている、シフトレジ
スタに組み込まれた乱数発生器の構成例を示す回路図
スタに組み込まれた乱数発生器の構成例を示す回路図
【図５】同じく、シフトレジスタに組み込まれたシグニ
チャ生成器の構成例を示す回路図
チャ生成器の構成例を示す回路図
【図６】前記乱数発生器やシグニチャ生成器におけるエ
クスクルーシブオアゲートとフリップフロップの接続例
を示す回路図
クスクルーシブオアゲートとフリップフロップの接続例
を示す回路図
【図７】本発明の第２実施例の構成を示す回路図
１１〜１４、１１Ａ〜１３Ａ、１１Ｂ〜１３Ｂ…シフト
レジスタ ３０、３０Ａ、３０Ｂ…乱数発生器 ４０、４０Ａ、４０Ｂ…シグニチャ生成器 ＳＣＡＮ＿ＩＮ…スキャン入力ピン ＳＣＡＮ＿ＥＮ…スキャン制御信号入力ピン ＳＣＡＮ＿ＯＵＴ…スキャン出力ピン
レジスタ ３０、３０Ａ、３０Ｂ…乱数発生器 ４０、４０Ａ、４０Ｂ…シグニチャ生成器 ＳＣＡＮ＿ＩＮ…スキャン入力ピン ＳＣＡＮ＿ＥＮ…スキャン制御信号入力ピン ＳＣＡＮ＿ＯＵＴ…スキャン出力ピン
Claims (3)
- 【請求項１】複数のシフトレジスタを含んで構成される
スキャンチェーンを持つ集積回路のテスト容易化回路に
おいて、 分割したスキャンチェーン中の一部のシフトレジスタの
少なくとも一部を用いて形成された、擬似ランダムパタ
ーンを発生するための乱数発生器と、 分割したスキャンチェーン中の他の一部のシフトレジス
タの少なくとも一部を用いて形成された、出力パターン
を圧縮するためのシグニチャ生成器とを備え、 前記乱数発生器の出力を、乱数発生器を含まないシフト
レジスタのスキャン入力とすると共に、前記シグニチャ
生成器を含まないシフトレジスタの出力をシグニチャ生
成器に取り込み、その出力をスキャン出力とすることを
特徴とするテスト容易化回路。 - 【請求項２】請求項１において、前記乱数発生器が、前
記シフトレジスタの入側に形成され、前記シグニチャ生
成器が、前記シフトレジスタの出側に形成されているこ
とを特徴とするテスト容易化回路。 - 【請求項３】請求項１又は２において、前記乱数発生器
やシグニチャ生成器が、複数のシフトレジスタに分割さ
れて形成されていることを特徴とするテスト容易化回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7033459A JPH08226956A (ja) | 1995-02-22 | 1995-02-22 | テスト容易化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7033459A JPH08226956A (ja) | 1995-02-22 | 1995-02-22 | テスト容易化回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08226956A true JPH08226956A (ja) | 1996-09-03 |
Family
ID=12387133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7033459A Pending JPH08226956A (ja) | 1995-02-22 | 1995-02-22 | テスト容易化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08226956A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006512028A (ja) * | 2002-12-20 | 2006-04-06 | ローベルト ボッシュ ゲゼルシャフト ミット ベシュレンクテル ハフツング | 電子署名を形成する装置および方法 |
-
1995
- 1995-02-22 JP JP7033459A patent/JPH08226956A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006512028A (ja) * | 2002-12-20 | 2006-04-06 | ローベルト ボッシュ ゲゼルシャフト ミット ベシュレンクテル ハフツング | 電子署名を形成する装置および方法 |
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