JPH08227376A

JPH08227376A - コンピュータシステム及びその動作方法

Info

Publication number: JPH08227376A
Application number: JP7211204A
Authority: JP
Inventors: Mark S Young; マーク・エス・ヤング; Daniel E Lenoski; ダニエル・イー・レノスキー
Original assignee: Sun Microsystems Inc
Current assignee: Sun Microsystems Inc
Priority date: 1994-07-28
Filing date: 1995-07-27
Publication date: 1996-09-03
Also published as: DE69512159D1; EP0694844B1; DE69512159T2; EP0694844A1

Abstract

(57)【要約】【課題】アドレスピン数を削減すると共にシステム
の動作速度を向上させるための新規なアドレス指定方法
を用いたコンピュータシステム及びその動作方法の提
供。【解決手段】本発明では、アドレスバスはキャッシ
ュ／主メモリによって共有されている。メモリアクセス
が要求されると、キャッシュメモリにアクセスするのに
十分な数の第１セットのアドレスビットがバス上に出力
される。これらのビットは主メモリに対する行ビットと
しても働き、主メモリアドレスバッファに格納される。
キャッシュヒットの場合、キャッシュメモリに対するデ
ータの書き込み／読み出しがなされる。キャッシュミス
の場合、行アドレスビットが主メモリ内にストローブさ
れると共に、列アドレスビットとして働く残りのメモリ
ビットが出力され、主メモリがアクセスされる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、コンピュータシス
テムに関する。より詳細には、主メモリとキャッシュメ
モリとを用いたコンピュータシステムに関し、キャッシ
ュメモリと主メモリの両方にアドレス情報を高速に提供
することのできる新規な方法及び構造を提供するもので
ある。

【０００２】

【従来の技術】高性能コンピュータでは、典型的には高
速のスタティックＲＡＭ（ＳＲＡＭ）から形成された高
速のキャッシュメモリがしばしば用いられており、直前
に使用された情報または再度使われる可能性の高い情報
を記憶し、全体的なメモリアクセス速度を向上させてい
る。キャッシュメモリを用いたこのような高性能コンピ
ュータに於いては、プロセッサからキャッシュ及び主メ
モリに、できるだけ速くアドレス情報を提供することが
重要である。このことは、第１レベルまたは第２レベル
の外部キャッシュ、即ち、ＣＰＵまたはマイクロプロセ
ッサの外部に配置されたキャッシュがある場合に特に成
り立つ。従来技術では、プロセッサは、キャッシュデー
タＲＡＭ及びタグＲＡＭ（ｔａｇＲＡＭｓ）に対する
指標を形成するため、アドレス全体（現状のマシンでは
３２ビットに達する）を送出している。フルアドレス
（ｆｕｌｌａｄｄｒｅｓｓ）を用いて、キャッシュメ
モリサイクルと主メモリサイクルは、要求された場合、
同時に開始することができ、要求された情報は、それが
キャッシュメモリ内に記憶されている場合（“キャッシ
ュヒット”）はキャッシュメモリから読み出され、キャ
ッシュメモリ内に記憶されていない場合（“キャッシュ
ミス”）は主メモリから読み出される。都合の悪いこと
に、集積回路のピンや、またある場合には、バスを形成
している信号経路は、今日製造されている高度に集積化
されたプロセッサやシステムに於いては、不足しがちな
資源である。アドレスピン（ａｄｄｒｅｓｓｐｉｎ
ｓ）を最少化することによって、次の４つの面に於いて
設計者を援助することができる。（１）ピンの数が減少
することにより、パッケージサイズ及び集積回路のダイ
サイズを小さくできる。（２）同時にスイッチングする
アドレス信号の数がより少なくなることによって、アド
レスラインのスイッチングによって生じる瞬間的な電流
サージが小さくなり、それによって“グランド結合（ｇ
ｒｏｕｎｄｂｏｕｎｃｅ）”が小さくなる。（３）信
号ピンによる含みコストの負担が軽減される。即ち、信
号ピンの数がより多い場合に必要とされる電力用または
グラウンド用ピンの数が減少する。（４）ある場合に
は、集積回路の信号Ｉ／Ｏに於けるアドレス遷移の数が
減ることによって、全体的な電力消費も減少する。

【０００３】更に、将来的な利点として、現状のコンピ
ュータのアドレス範囲の拡大に対応できるということが
挙げられる。今日の殆どのコンピュータは、３２ビット
に達する物理アドレスで動作している。しかしながら、
次世代のマシンは、アドレス範囲を６４ビットに押し上
げつつある。従って、これらの技法を用いて必要とされ
るアドレスピンの数を最少化することができる場合は、
さらに多くのピンを用いなければならないというプレッ
シャーは減るであろう。

【０００４】従来、ＣＰＵからのコンピュータシステム
に必要なアドレス指定を維持しつつ、アドレスビットの
総数よりも少ない数のアドレスピンしか用いないような
技法が知られている。図１及び図２は、これを実現する
ための２つの従来の方法を図示したものである。

【０００５】図１は、典型的な従来のコンピュータシス
テム１０を図示したブロック図である。このコンピュー
タシステム１０は、ＣＰＵ１１、主メモリコントローラ
を含む主メモリ２０、キャッシュメモリコントローラを
含むキャッシュメモリ１２、例えば主メモリアドレスバ
ス１６／１８のようなＣＰＵ１１と主メモリ２０とキャ
ッシュメモリ１２との間に配置された適当なバス及び制
御ライン、レジスタされたアドレスバッファ（ｒｅｇｉ
ｓｔｅｒｅｄａｄｄｒｅｓｓｂｕｆｆｅｒ）１３、
レジスタされたアドレスバッファラッチ制御ライン１
７、キャッシュメモリアドレスバス１４、主メモリデー
タバス１９、データトランシーバ２１、及びデータバス
１５を含んでいる。図１では、ＣＰＵは、キャッシュア
ドレスバス１４と主メモリアドレスバス１６／１８とを
別個に有するものとして示されている。もしキャッシュ
メモリ１２がＣＰＵ１１の外部にあるということを予め
知っていたなら、ＣＰＵ設計者はキャッシュアドレスピ
ンをＣＰＵ１１上にしか設けなかったであろう。

【０００６】図２は、別の従来技術の構造を示してい
る。この構造は、ＣＰＵ１１、キャッシュメモリ１２、
及び主メモリ２０を含んでいる。図２に示されている従
来の回路では、ＣＰＵ１１はアドレスバス２６上にフル
アドレスを生成すると共に、的確にキャッシュメモリ１
２及び主メモリ２０のアドレス指定ができるように、主
メモリ２０の制御回路と外部キャッシュメモリ１２の制
御回路によって、要求されているように、それが操作さ
れラッチされるようにしている。図２の従来の回路で
は、単に主メモリ２０のアドレス指定を行うのに必要な
情報を外部メモリインタフェース２３に提供するため
に、フルアドレスが出力される。また、キャッシュメモ
リ１２のアドレス指定をするためだけに専用に備えられ
たＣＰＵのピンはないため、キャッシュメモリ１２は、
ＣＰＵがその存在を認識しているか否かに関わらず具備
され得る。従って、ＣＰＵ１１によって提供される最小
アドレスは、ＣＰＵ１１によってアドレス指定され得る
物理メモリの大きさによって限定される。これは、ＣＰ
Ｕ１１によって可能な全アドレス範囲ではない。しか
し、もしそれがそのような範囲よりも小さい場合は、た
とえＣＰＵ１１が内部ではより広い範囲のアドレス指定
を行うことができるとしても、通常ピンの数が減らさ
れ、チップコストを低減するようにされる。この例とし
ては、モトローラ（Ｍｏｔｏｒｏｌａ）６８０００ＣＰ
Ｕがあり、これは３２ビットに達するアドレスのアドレ
ス指定をするように設計されているが、ピン数とコスト
を節約するように２４ビットのアドレスしか備えていな
いパッケージに組み込まれている。

【０００７】図１の従来の回路と図２の従来の回路の何
れに於いても、ＣＰＵ１１によって外部キャッシュメモ
リ１２または主メモリ２０に供給されるアドレスは、以
下のように用いられる。フルアドレスは、キャッシュメ
モリコントローラ及び主メモリコントローラによって異
なった成分に分解される。例えば、サン（Ｓｕｎ）ワー
クステーションＳＳ−１０モデル５１に於いて用いられ
ている１ＭＢの外部キャッシュコントローラの例を考え
てみよう。このプロセッサモジュールは、ＣＰＵ１１、
キャッシュコントローラ、及びキャッシュメモリ１２と
して働く１ＭＢのＳＲＡＭを含んでおり、図２によく似
た構成となっている。ＣＰＵ１１は、３６ビットの物理
アドレスをキャッシュメモリ１２及び主メモリ２０に対
して生成する。典型的には、そのアドレスは、キャッシ
ュデータ／タグＲＡＭに対する（ワード）指標と、（キ
ャッシュワードに対する）バイト指標と、タグマッチ成
分とに分解される。図３は、このようなアドレス分解の
例を示している。

【０００８】最も頻繁に用いられている設計では、ＣＰ
Ｕ１１によってアドレスが送出されるとき、キャッシュ
メモリのルックアップのためには、キャッシュ指標のみ
しか必要とされない。このキャッシュ指標は、処理時間
に重要な影響を与えるキャッシュメモリアクセスを開始
するのに必要とされる。キャッシュメモリがアドレス指
定される場合、データ／タグＲＡＭの成分のみが使用さ
れる。フルアドレスの内、バイト指標及びタグマッチ成
分は、後にキャッシュメモリアクセスに於いてキャッシ
ュタグ比較が必要となるまで必要とされないが、これは
タグ情報がキャッシュメモリからフェッチされるまで発
生しない。この例に於いては、下位アドレスビット（１
９→３）によって、１２８Ｋ×６４ビットのキャッシュ
アレイに対する指標が形成されている。この例では、キ
ャッシュデータワードは６４ビット、即ち８バイトの幅
であるため、ＣＰＵアドレスのより下位の３つのアドレ
スビットは、下位アドレスビットによって定められた６
４ビットワードの中の一つのバイトを特定するのに用い
られる。残りのアドレスビット（３５→２０）は、タグ
マッチ成分を形成し、キャッシュメモリデータの一意的
な識別を可能としている。“タグ”は、キャッシュデー
タＲＡＭの中に格納されたデータ値を一意に識別するラ
ベルである。キャッシュは主メモリよりも遙かに小さい
ため、どの主メモリロケーションが実際にキャッシュ内
にあるのか一意に識別するためには、キャッシュデータ
ＲＡＭ内の各値に一つのラベルが関連付けられていなけ
ればならない。典型的なタグは、例えばアドレス識別
子、許可ビット、及びコンテキスト／ユーザＩＤのよう
な、幾つかの成分からなる。

【０００９】アドレス識別子は、通常“完全な（ｃｏｍ
ｐｌｅｔｅ）”アドレスであるが、直接マッピングされ
たキャッシュに対しては、より下位のキャッシュ指標ビ
ットが取り除かれており、複数ウェイ・セットアソシア
ティブキャッシュに対しては、付加的なビットが付け加
えられている。許可ビットは、通常、アクセスに関する
詳細、即ち書き込み可能なロケーションであるとか、ス
ーパーバイザのみであるとか、ダーティ（ｄｉｒｔｙ）
である、等を示している。コンテキスト／ユーザＩＤビ
ットは、同じメモリロケーションを用いて同時に実行さ
れている異なるＣＰＵタスクの区別をする。キャッシュ
及びそれらの具現に関する従来の参考文献には、Ｊｉｍ
Ｈａｎｄｙによる「ＴｈｅＣａｃｈｅＭｅｍｏｒ
ｙＢｏｏｋ」（ＡｃａｄｅｍｉｃＰｒｅｓｓ１９
９３、ＩＳＢＮ＃０−１２−３２２９８５−５）や、
ＪｏｈｎＨｅｎｎｅｓｓｙとＤａｖｉｄＰｓｔｔｅ
ｒｓｏｎによる「ＣｏｍｐｕｔｅｒＡｒｃｈｉｔｅｃ
ｔｕｒｅ−ＡＱｕａｎｔｉｔａｔｉｖｅＡｐｐｒｏ
ａｃｈ」（ＭｏｒｇａｎＫａｕｆｍａｎＰｕｂｌｉ
ｓｈｅｒｓ、１９９０、ＩＳＢＮ＃１−５５８６０−
０６９−０）がある。

【００１０】データＲＡＭに於いては、１ロケーション
当たり１タグしかあり得ないが、通常、コストを下げる
ために、一つのタグが、“ブロック”または“ライン”
と呼ばれる複数のロケーションを表している。

【００１１】一方、主メモリ２０は、キャッシュメモリ
１２とは少し異なった方法でアドレスを使用する。例え
ば、主メモリ２０によって用いられる場合、アドレスは
図４に示されているように分解される（ここでもまたサ
ンワークステーションＳＳ−１０を例として使用してい
る）。この場合、主メモリ２０のダイナミックＲＡＭ
（ＤＲＡＭ）は、複数の単一インラインメモリモジュー
ル（ｓｉｎｇｌｅｉｎ−ｌｉｎｅｍｅｍｏｒｙｍ
ｏｄｕｌｅ：ＳＩＭＭ）として形成されている。それは
同じ物理アドレスであるにも関わらず、それらのビット
は様々に使用される。

【００１２】最近のコンピュータシステムの主メモリ
は、ＤＲＡＭデバイスから構成されている。ピン数を減
らすため、チップ製造メーカは、各制御ストローブ（ｃ
ｏｎｔｒｏｌｓｔｒｏｂｅ）に於いて約半分のアドレ
スしか用いることができないパッケージの中にそれらを
組み込んでいる。従って、ＤＲＡＭデバイスは、順次ス
トローブされる２つの別個の値（行アドレス及び列アド
レス）を必要とする。

【００１３】主メモリ２０は、典型的には所望のサイズ
のメモリ“バンク”を形成するようにひとまとめにされ
た複数のＤＲＡＭチップから形成されている。現在コン
ピュータに於いて使用されている一般的なバンクサイズ
は、４、１６、３２、または６４メガバイト（ＭＢ）で
ある。複数のバンクからなるメモリは、通常、コンピュ
ータシステムに於いてサポートされている。アドレスの
より上位のビットは、異なるバンクの中からの選択に用
いられる。より下位のビットは、メモリアドレスの異な
る半分に分けられ、ＤＲＡＭデバイス内にローディング
される。ＭｏｕｎｔａｉｎＶｉｅｗ、Ｃａｌｉｆｏｒ
ｎｉａの、ＳｕｎＭｉｃｒｏｓｙｓｔｅｍｓ社から入
手可能なスパークステーション１０（Ｓｐａｒｃｓｔａ
ｔｉｏｎ１０）で用いられている３２ビット主メモリに
ついて考えてみる。図５は、アドレスビットからなる幾
つかのグループに分けられた３２ビットアドレスを示し
ている。この例に於いては、より下位のビットは物理ア
ドレスビット２５〜０となっている。典型的なＤＲＡＭ
チップでは、例えば、１Ｍ×４、４Ｍ×１、４Ｍ×４、
２Ｍ×８などの物理的構成に依存しているが、データア
クセス用には、１３本のアドレスピンしか備わっていな
い。そのようなデバイスは、全ての内部ビットにアクセ
スするには１３ビットよりも大きい数のアドレスを必要
とするであろう。従って、デバイスにアドレス全体をロ
ードするには、２つの別個のアドレスストローブシーケ
ンスが必要とされている。これらの２つのアドレススト
ローブは、通常、行アドレスストローブ（ＲｏｗＡｄ
ｄｒｅｓｓＳｔｒｏｂｅ：ＲＡＳ）及び列アドレスス
トローブ（ＣｏｌｕｍｎＡｄｄｒｅｓｓＳｔｒｏｂ
ｅ：ＣＡＳ）として知られている。これらのアドレスス
トローブ（ＤＲＡＭデバイス上の別個の制御信号）によ
って、行アドレスと列アドレスは、それぞれ共通の行／
列アドレスピンからＤＲＡＭ内へ順次ロードされる。

【００１４】一般的に、ＤＲＡＭデバイスは、行アドレ
ス値が先で、列アドレス値がその次というように動作す
る。ＤＲＡＭデバイスは、どちらのアドレスビットが先
にロードされても気にしないが、それはＤＲＡＭは常に
最初のアドレスストローブを行アドレスとして認識し、
ＤＲＡＭデバイスメモリアレイ内の複数の行の中から選
択するからである。同様に、第２のストローブされたア
ドレスは、常に、列アドレスとなるが、それはこのアド
レスビットのセットは、ＤＲＡＭデバイスメモリアレイ
内の特定の列を物理的に選択するからである。選択され
た行ラインと列ラインの交点によって、アクセスされる
ＤＲＡＭの特定の位置が決まる。

【００１５】形式的には、ユーザはアドレス（行及び
列）ビットを自由に矛盾なく入れ替えることができ、Ｄ
ＲＡＭは所望のデータロケーションに的確にアクセスす
ることができる。しかしながら、ある理由があってその
ようにはしない。即ち、もしアクセスが逐次的に行われ
るならば、ＤＲＡＭは大幅にその性能（読み出し／書き
込み速度）を向上させることができる。コンピュータ、
特にキャッシュ用のコンピュータは、しばしば、主メモ
リ内のデータに逐次的にアクセスする。従って、行と列
の値を入れ替えることは、ＤＲＡＭにから見た通常の物
理アドレスの逐次性を壊し、ＤＲＡＭの性能は深刻な影
響を受けるであろう。この逐次的なアドレスは、しばし
ばページモードまたは静的列アドレス指定方法と呼ばれ
る。この特性を有するＤＲＡＭは、列値を表すより下位
のビットだけを置き換えることによってデータに逐次ア
クセスし、列値の限定された範囲に対してデータへのア
クセス時間を半分に縮めることができる。ＤＲＡＭの逐
次的なアクセスによって達成されるこの処理速度の優位
性は、従来、他のアドレス指定方法があまり深く追及さ
れなかったことの理由の一つである。

【００１６】このことは、アドレス信号の数を減少させ
ることが望まれている場合、設計者がジレンマに陥ると
いうことを意味している。このジレンマは、主メモリの
ＤＲＡＭが、列アドレスがストローブされる前に行アド
レスがストローブされることを必要とするため、主メモ
リ２０が上位アドレスビットを優先させていることによ
って発生する。一方、キャッシュは常に物理アドレスの
より下位のビット（０〜Ｎ。ここでＮはキャッシュデー
タＲＡＭにアクセスするのに用いられる最大アドレスビ
ットである）を必要とする。しかしながら、物理アドレ
スのより下位のビットは、主メモリ２０によって用いら
れるＤＲＡＭの列アドレス値にたまたま対応している。
上述のＤＲＡＭのアドレス指定の説明で述べたように、
アドレス指定が逐次的に行われる場合にＤＲＡＭの性能
が向上するため、物理アドレスのより下位のビットが列
アドレスとして働くようにしておくことは、非常に好ま
しい。ＤＲＡＭの行アドレス値は上位アドレスビットか
ら構成されているため、これらのビットはキャッシュ指
標アドレス値とは完全に違っている。従って、キャッシ
ュメモリ１２と主メモリ２０の両方のアドレス指定をす
る２つの値を共有することはできない。このジレンマの
ために、高性能コンピュータシステムを実現しようとし
ている設計者は、キャッシュメモリ１２と主メモリ２０
へのアクセスを同時に始められるように、キャッシュＲ
ＡＭ用の下位ビットと主メモリ用の上位ビットとを提供
するフルアドレスを要求した。従来技術に於ける解決法
は、ＣＰＵ１１からフルアドレス値を出力することであ
った。

【００１７】

【発明が解決しようとする課題】本発明の主な目的は、
キャッシュメモリ及び主メモリのアドレス指定を行うの
に必要とされるアドレスピンの数を削減すると共に、コ
ンピュータシステムの動作速度を向上させるための新規
なアドレス指定方法を用いたコンピュータシステム及び
その動作方法を提供することである。

【００１８】

【課題を解決するための手段】本発明によると、新規な
方法でアドレス指定される主メモリ及びキャッシュメモ
リを用いたコンピュータシステム及びその動作方法が提
供され、それによってキャッシュメモリ及び主メモリの
アドレス指定を完全に行うのに必要とされるアドレスピ
ンの数が削減されると共に、コンピュータシステムの動
作速度が向上している。ＣＰＵアドレスバスは、キャッ
シュメモリと主メモリによって共有されており、主メモ
リの全内容を完全にアドレス指定するのに必要とされる
のより少ないバスリードを有している。メモリアクセス
が要求されると、キャッシュメモリにアクセスするのに
十分な数のアドレスビットを含む第１セットのアドレス
ビットがＣＰＵからＣＰＵアドレスバス上に出力され
る。これらのビットはまた、主メモリに対する行アドレ
スビットとしても働き、主メモリアドレスバッファに格
納される。キャッシュヒットの場合は、適切なデータが
キャッシュメモリに書き込まれるか、またはキャッシュ
メモリから読み出される。逆に、キャッシュミスの場合
は、主メモリアドレスバッファに格納された行アドレス
ビットは、主メモリ内にストローブされ、ＣＰＵは、主
メモリの要求されているメモリロケーションにアクセス
できるように、列アドレスビットとして働く残りのメモ
リビットを出力する。

【００１９】

【発明の実施の形態】本発明によると、主メモリのアド
レス指定やキャッシュメモリの指標付けをするためのア
ドレスの用いられ方が、従来のアドレスの使用法に対し
て改良されている。本発明に従うと、キャッシュメモリ
の指標付けをするのに、より下位のアドレスビットがな
お用いられている。キャッシュメモリで用いられている
ＲＡＭは、通常、主メモリと較べて小さいため、キャッ
シュメモリのアドレス指定をするのに必要とされるアド
レスビットの数は、主メモリのアドレス指定をするのに
必要とされる行または列アドレスビットの数と比較でき
る程度である。しかしながら、本発明によると、行及び
列アドレスに対するＤＲＡＭアドレス指定方法は反転さ
れている。このようにすることによって、主メモリにア
クセスするのと同じアドレスラインを用いて同時に効率
的にキャッシュメモリのアドレス指定を行う場合、従来
に較べてそれらのアドレスラインの数が、大まかに言っ
て、約半分になる。

【００２０】本発明による新規なメモリアドレスビット
を用いた一例が、図６に示されている。これは、キャッ
シュメモリと主メモリを非常に効率的に用いるのに適し
ている。本発明に従ってアドレスの用い方を再配置する
ことによって、ある任意の時間に必要とされるアドレス
ピンの数は、外部キャッシュＲＡＭをアドレス指定する
のに必要とされるアドレスピンの数に等しくなるまで削
減される。図６に示されている例では、１ＭＢに達する
キャッシュメモリと４ＧＢに達する主メモリに対して、
３３から１７に削減されている。

【００２１】図７は、本発明による新規なシステムのア
ドレス指定方法を用いた、本発明に従って構成されたコ
ンピュータシステムの一実施例を示している。外観上
は、この実施例は図２にやや似ている。しかしながら、
重要な相違点が幾つかある。図７の新規な構造と図２の
従来の構造との間の重要な相違点の第１は、ＣＰＵ４１
からのピンの数がより少ないという点であり、この例で
は、アーキテクチャ及びサイズが同一なキャッシュ及び
主メモリを含む図２の従来の例に於ける３３アドレスピ
ンに対して１７ピンとなっている。本発明に従った第２
の重要な相違点は、外部アドレスバッファ／ＭＵＸ４３
が、ＣＰＵ４１から入力される“行”及び“列”アドレ
ス値を保持するレジスタされたバッファを含んでいるこ
とであり、このとき列アドレスが最初に保持され、その
次に行アドレスが保持されるようにされ、それらは、こ
の外部アドレスバッファ／ＭＵＸ４３によって、主メモ
リ４２に、行アドレスが最初で、列アドレスがその次に
なるように加えられる。本発明の一実施例によると、列
アドレスを最初に出力し、行アドレスを次に出力するマ
ルチプレクサの機能は、ＣＰＵ４１によって実行され、
それによって構成要素のコストが上昇しないようにされ
ている。メモリ制御ロジック（主メモリ４０の一部とし
て形成されている）は、的確な時間に正しいアドレス
（行及び列）を取り込むように、適切な制御信号をスト
ローブする。

【００２２】図８は、本発明の一実施例を示しており、
ＣＰＵ４１が、主メモリ４０及びキャッシュメモリ４２
を含む外部デバイスにアドレスを提供するために、それ
らのアドレスに対して内部的にどのように動作するかを
表している。興味深いことは、ＣＰＵ４１は従来技術に
於けるのと同様にアドレスに関して動作することができ
る一方で、本発明に従って、アドレスピンの用いられ方
が改良されたことによってピンの数がより少なくなって
いるということを含む幾つかの利点を有しているという
ことである。

【００２３】図１０及び図１１は、本発明に従ったコン
ピュータシステムの動作方法を、ここに説明される例に
従って示しているフローチャートであり、メモリアクセ
スが、メモリからのデータの読み出しではなく、メモリ
へのデータの書き込みを目的としている場合に、この発
明がどのように動作するかということを示していると共
に、キャッシュヒットとキャッシュミスの何れの場合の
処理方法についても示している。

【００２４】図１２は、この実施例の動作を表すタイミ
ングダイアグラムである。動作時、ＣＰＵ４１の内部で
は、新たなメモリアクセス要求が生成される。これによ
ってアドレスが物理アドレスレジスタ４１０に取り込ま
れる。第１部分（より下位の部分）のアドレス（行／キ
ャッシュ指標値）が、アドレスマルチプレクサ４１１に
よって選択され、バス５６を介して、キャッシュメモリ
４２とアドレスレジスタ／バッファ４３に同時に送られ
る。このステップによって、キャッシュメモリ４２のア
クセスが開始され、それと同時に主メモリ４０へのアド
レスセットアップ時間がスタートされる。また、このス
テップによって、メモリ（行）アドレス値がデコーダ５
７によってデコードされ、主メモリ４０を構成している
複数の異なったメモリデバイスの中から選択が可能とな
る。キャッシュメモリ４２と主メモリ４０にいったんア
ドレスが送られると、ＣＰＵ４１は必要とされるアドレ
ス及びデータアクセス伝達時間の間、待ち状態となる。

【００２５】キャッシュメモリ４２からのデータは、Ｃ
ＰＵ４１にロードされ、キャッシュヒット／ミスのチェ
ックが、バス６２を介してタグメモリ６３からアクセス
されたタグデータを基に、ＣＰＵ４１のタグデータヒッ
ト／ミスロジック４１５によって行われ、所望のデータ
がキャッシュメモリ４２に格納されているかどうかが判
定される。データがキャッシュメモリ４２内にあった場
合（キャッシュヒット）は、主メモリ４０に更にアドレ
スを送る必要はない。この場合、動作が読み出しである
場合、データはキャッシュメモリ４２からＣＰＵ４１へ
送られる。一方、動作が書き込みの場合、データはＣＰ
Ｕ４１からデータパス６１上に送出され、キャッシュメ
モリ４２に書き込まれる。また、タグデータはＣＰＵ４
１によってバス６２上に出力され、タグメモリ６３に書
き込まれる。

【００２６】逆に、データがキャッシュメモリ４２にな
かった場合（キャッシュミス）は、キャッシュ／メモリ
タイミングシーケンサ４１３は、デコーダ５７によって
選択された主メモリ４０のメモリデバイス内に、アドレ
スレジスタ４３に格納された行アドレスを（搬用ＲＡＳ
信号を介して）ストローブし、更にアドレスマルチプレ
クサ４１１から主メモリ４０に列アドレスを送出する。
列アドレスが主メモリ４０に到達すると、列ストローブ
制御（ＣＡＳ）信号がＣＰＵ４１によって生成され、こ
の信号は、アドレスのこの第２の半分を主メモリ４０に
ロードするのに用いられる。主メモリ４０によって必要
とされるアクセス時間の間待った後、データはデータト
ランシーバ５９を介してバス６１を通じてＣＰＵ４１に
送られる。主メモリ内のワードに引き続きアクセスする
ため、次の列アドレスがＣＰＵ４１によってに送出さ
れ、新しい列アドレスのストローブが行われる。

【００２７】この最後の動作がキャッシュミスに応じた
書き込みの場合は、データは、ＣＰＵ４１からの書き込
みイネーブル（ＷＥＮ）信号を用いることによって、主
メモリ４０から読み出されるのではなく、主メモリ４０
へ書き込まれる。

【００２８】図７及び図８に示されている新規なＣＰＵ
及びメモリ構造の動作に対する適切な信号タイミングの
一例が、図９のタイミングダイアグラムに示されてい
る。新たなアドレスサイクルの開始が、アドレスストロ
ーブ信号（ＡＳ^*）によって示されている。最初に出力
されるアドレスは、キャッシュアクセスの指標付けをす
るのに必要とされる物理的なＣＰＵアドレスである。こ
れによって、タイミングに敏感な通常のキャッシュアク
セスが、様々な条件によって悪影響を受けないことが保
証される。この信号タイミングの例は、同期式システム
（即ち、クロックがシステム（ＣＰＵ４１やキャッシュ
メモリ１２）にタイミング信号を供給しているようなシ
ステム）として示されている。本発明は同期式動作を必
要とするものではないが、単に実現に於ける例として示
している。本発明に従って、アドレスの第１の半分が主
メモリ４０のＤＲＡＭの“行”アドレス、即ち、ＤＲＡ
Ｍアクセスを開始するのに必要とされるアドレスの最初
の部分を表しているため、主メモリのアクセスの開始に
遅れが生じない。

【００２９】主メモリ４０に対する行アドレスは、キャ
ッシュメモリ４２に加えられるのと同時にメモリアドレ
スレジスタ４３にロードされる。従来のシステムでは、
キャッシュメモリが要求された情報を含んでいないとい
うことが確認されるまで、主メモリのＤＲＡＭアクセス
は試みられない。しかしながら、ＤＲＡＭアドレスライ
ンの電気的な負荷は通常大きいため、アドレス情報がキ
ャッシュメモリ４２に与えられるのと同時にそのアドレ
スを主メモリのＤＲＡＭピンに加えることによって、最
大量の伝達時間が主メモリ４０のＤＲＡＭに与えられ
る。これによって、後に続くメモリアクセスに於いて貴
重な時間を節約することができる。

【００３０】いったんキャッシュメモリ１２によって要
求されたデータが使用不能であると判定されると、主メ
モリアクセスが開始される。行アドレスが行／列アドレ
スレジスタ４３に既に取り込まれているため、ＣＰＵ１
１はバス４６を形成しているより少ない数のアドレスピ
ン上に列アドレスを出力することができる。従って、本
発明によると、主メモリアクセスが要求されたとき、主
メモリ４０は、ＣＰＵ１１からのより数の少なくなった
アドレスピンと、その結果幅の狭くなったアドレスバス
４６とを用いて、アドレス情報の全体を受信する。

【００３１】様々なキャッシュデータサイズ及び性能基
準に対して、異なるキャッシュラインサイズを許容する
ため、及び／またはＤＲＡＭプリフェッチ（ｐｒｅｆｅ
ｔｃｈ）動作を開始するため、アドレスはわずかに変形
されてストローブされる。最初のアクセスの後の、アド
レスのストローブのされ方は、ＤＲＡＭモジュールから
のメモリデータバスの幅、キャッシュラインサイズ、及
びＣＰＵデータリクエストのサイズに大きく依存してい
る。

【００３２】例えば、キャッシュラインサイズが３２バ
イトで、ＤＲＡＭメモリＳＩＭＭが１アドレス当たり２
５６ビット（即ち３２バイト）のデータを提供する場
合、アドレスシーケンスは：行アドレスＲＡＳ（行アドレスストローブ）制御信号列アドレスＣＡＳ（列アドレスストローブ）制御信号となる。

【００３３】別の方法として、例えばキャッシュライン
サイズが３２バイトでＤＲＡＭメモリＳＩＭＭが１アド
レス当たり１２８ビット（即ち１６バイト）のデータを
提供する場合、アドレスシーケンスは：行アドレスＲＡＳ（行アドレスストローブ）制御信号行アドレスＣＡＳ（列アドレスストローブ）制御信号列アドレス＋１６ＣＡＳ（列アドレスストローブ）制御信号となる。

【００３４】別の実施例では、幅が広いデータ経路上
に、ある形態のデータマルチプレクサが備わっており、
プロセッサのデータキャッシュにロードされ得るよう
に、それらのデータ経路のサイズを減らしている。図８
に示されている例では、例えばキャッシュ／ＣＰＵデー
タ経路６１は幅６４ビットとして示されており、従っ
て、２：１ＭＵＸ（１２８ビットの幅のメモリＳＩＭＭ
に対して）または４：１ＭＵＸ（２５６ビットの幅のメ
モリＳＩＭＭに対して）が別の実施例に於いては用いら
れている。

【００３５】また、キャッシュメモリと主メモリのアク
セスに同じアドレスピンを用いているため、ある実施例
では、データが主メモリＳＩＭＭから流れている場合
に、キャッシュデータＲＡＭの適切なローディングがで
きるようにピンのタイミング（ｐｉｎｔｉｍｉｎｇ）
が制御される。そのようなタイミングシーケンスの簡単
な例が、図１３に示されている。この例は、６４ビット
に多重化された幅２５６ビットのメモリバスについて示
している。

【００３６】また、別の実施例では、行アドレス及び列
アドレスが、これらの多重化されたビット量（ｂｉｔ
ｑｕａｎｔｉｔｉｅｓ）の一つに組み合わされて、適切
に格納され、キャッシュメモリコントローラまたは主メ
モリコントローラによって必要に応じて用いられる。

【００３７】図１３に示されている以下の実施例では、
逐次的なＤＲＡＭアドレス指定に対して列アドレス値を
ストローブする必要がない。この例に於けるキャッシュ
ラインサイズは３２バイトである。図１３に示されてい
るタイミングシーケンスでは、ＣＰＵがキャッシュコン
トローラユニットにリクエストを生成している。ステッ
プ１では、キャッシュロジックがアドレスの交換をし、
組み合わされたキャッシュ指標アドレス及びメモリ行ア
ドレスを送出している。ステップ２に於いてデータがタ
グＲＡＭから戻ってきたとき、それがキャッシュミスで
あるかどうかがチェックされる。もし（このタイミング
ダイアグラムの例のように）キャッシュミスが起こって
いる場合は、メモリロジックへのＲＡＳ制御信号がステ
ップ３に於いてアクティブになる。新しいデータ（列ア
ドレス値）が、ステップ４に於いてアドレスピン上に置
かれる。十分な時間が経過した後（ステップ５）、ＣＡ
Ｓ制御信号がメモリに対してアクティブになる。メモリ
デバイスへのアクセス遅れを待った後（ステップ６）、
第１のデータがＣＰＵ及びデータキャッシュＲＡＭに読
み戻される。この例では、アドレスピンが、主メモリア
ドレス値だけでなくキャッシュメモリ指標としても働く
ビットを供給するため、データをキャッシュメモリに格
納する前に、それらを所望のアドレスに対するキャッシ
ュ指標値に切り替え直さなければならない。最初のデー
タワードをキャッシュに書き込んだ後（及びＣＰＵへと
データを戻した後）、第２のデータワード及びアドレス
がステップ７に於いて到着する。この場合、アドレス
は、適当に増加されてＣＰＵから供給され、データはメ
モリマルチプレクサ回路から供給される。ステップ８及
びステップ９は、キャッシュラインの埋め込みを完了す
るように、６４ビットデータバスに逐次多重化されてい
る残りのワードを示しているだけである。

【００３８】ＣＰＵのピン上の指標キャッシュアドレス
を繰り返し増加する簡単な別の方法では、バーストキャ
ッシュＲＡＭ（ｂｕｒｓｔｃａｃｈｅＲＡＭ）が用
いられる。この方法では、最初のアドレスのみが必要と
され、その後は、適切なストローブ制御の元で、キャッ
シュメモリの内部でアドレスは自動的に増加（キャッシ
ュラインサイズに達する）される。

【００３９】主メモリ４０のＤＲＡＭデバイスに対し
て、ページモードアクセスまたは静的列アクセスを用い
るようなシステムに於いても、本発明は、これらの特徴
のほとんどをサポートする十分なフレキシビリティを備
えている。本発明に従ってページモードをサポートする
方法は、ページモードが必要とされる理由とページモー
ド主メモリの大きさとに依存する。

【００４０】ページモードＤＲＡＭ主メモリ動作をサポ
ートするため、本発明の別の実施例に於いては、ＤＲＡ
Ｍが限れられたページモード型の動作をすることができ
るように、少数のアドレスビットが再割当てされる。デ
ータ幅と主メモリ及びキャッシュメモリのアドレス範囲
とに依存するが、この実施例では、少数のアドレスビッ
トの交換しか含まないか、あるいは、単に少数の付加的
なアドレスピンの追加しか必要としない。これらの付加
的なピンは、必要ならば、ＤＲＡＭの通常のページモー
ド動作で適切に機能するように、“新たな列”アドレス
値のわずかな部分が増加することを可能とする冗長なア
ドレス値を形成する。

【００４１】図１４の例では、システムはＣＰＵ９４１
の外部にある１２８キロバイトのキャッシュメモリ９４
２の周辺について設計されている。主メモリ９４０は４
つのメモリＳＩＭＭスロット９４０−１〜９４０−４を
含んでおり、それらの各々は６４ＭＢの主メモリ全体に
対してＳＩＭＭ一つ当たり１６ＭＢに達するメモリをサ
ポートするように設計されている。

【００４２】キャッシュメモリ９４２は、直接マッピン
グキャッシュメモリであり、３２バイトのラインサイズ
を用いている。主メモリ９４０及びキャッシュメモリ９
４２との間のデータ経路９６１は、６４ビット（８バイ
ト）の幅である。

【００４３】この例は、本発明による新規なアドレス指
定方法を用いており、アドレスピンの数が削減されてい
る。しかしながら、キャッシュメモリ９４２のラインサ
イズは３２バイトであり、主メモリ９４０のデータ経路
では、１度に各ＤＲＡＭメモリアクセスによって８バイ
トしか検索することしかできないため、ある形態のペー
ジモードアドレス指定／アクセス方法が用いられてい
る。

【００４４】これを実現するためには、４つの性質の異
なった問題に必要とされるアドレスについて検討しなけ
ればならない。これらの問題とは、即ち、外部キャッシ
ュメモリ９４２の要求、全物理メモリ範囲、本発明の新
規なアドレス指定方法を伴った主メモリ９４０（ページ
化されていない）、及びページモードの要求である。

【００４５】この例では、外部キャッシュメモリ９４２
は、（例えば、４つの１６Ｋ×１６ＳＲＡＭチップを用
いた）１６Ｋ×６４ビットメモリとして構成された１２
８ＫＢである。このことは、１６ＫエントリＲＡＭデバ
イスのアドレス要求は１４ビット（２¹⁴＝１６，３８４
アドレスロケーション）で有ることを意味する。従っ
て、外部のキャッシュメモリ９４２のアドレス指定をす
るために、最少でも、ＣＰＵ９４０からのアドレスライ
ンは１４本必要である。

【００４６】３２ビットのアドレス範囲を仮定すると、
この例では全メモリ空間は４ＧＢである。しかしなが
ら、この例では、アドレス空間のうち６４ＭＢだけしか
物理的に実現されていない。このことは、ＣＰＵ９４０
は、本発明の新規なアドレス指定方法ではなく従来の技
術を用いた場合、２６ビットのアドレス情報を提供する
ということを意味している。

【００４７】この例に於ける主メモリ９４０のＤＲＡＭ
は、２Ｍ×６４（全体で１６ＭＢ）の４つの別々のバン
ク９４０−１〜９４０−４として構成されている。２Ｍ
×８のＤＲＡＭ（ＳＩＭＭ当たり８個）は、実際には２
Ｍ×８として構成された１６ＭＢのデバイスである。通
常の１６ＭＢ×１のＤＲＡＭは、１２個の行アドレス値
と１２個の列アドレス値とを必要とする。しかしなが
ら、×８構造で実現されているため、ＤＲＡＭは１２個
の行アドレスと９個の列アドレスを必要とする。従っ
て、１２＋９＝２１ビットであり、２²¹によって、２Ｍ
×８デバイスのアドレス指定をするために必要とされる
２Ｍ個のエントリを生成することができるということに
注意されたい。

【００４８】

【表１】

【００４９】本発明による新規なアドレス指定方法を用
いるが、ページモードアドレス指定を用いない場合は、
主メモリ９４０のＤＲＡＭ上の２Ｍ個のエントリをアド
レス指定するのに、表１に示され、図１５にも示されて
いるように、２１個のアドレスビット（ＣＰＵアドレス
［２３：０］のうち、［２：０］は、６４ビット／８バ
イト幅のデータ経路のためには用いられない）を必要と
する。これらの２１個のアドレスビットは、表１に示さ
れているように、従来に於いては、１２の行アドレス値
と９つの列アドレス値とに分解される。即ち、行アドレ
ス＝ＣＰＵアドレス［２３：１２］、列アドレス＝ＣＰ
Ｕアドレス［１１：０３］となっている。本発明による
と、これは反転されて、新たな行アドレスは［１４：０
３］となり、列アドレスは［２３：１５］となる。

【００５０】ＣＰＵ９４０からのアドレスビットのこの
ような配置によって、図１４に於いてＴＡ［１３：０］
として示されているように、キャッシュメモリ９４２に
対する指標値（１４ビット）が与えられると共に、主メ
モリ９４０に対する行／列アドレス値が与えられる。こ
の例のアドレスビットマッピングは図１５に示されてい
る。

【００５１】上位２つの列アドレスビットは、主メモリ
９４０によって使用されるだけでなく、最小限のキャッ
シュ指標アドレス要求を満たすような冗長信号としても
現れる。行アドレス＋列アドレスビットは、主メモリ９
４０の内部で組み合わされた場合、ＣＰＵアドレス［２
３：０３］の完全なセットを形成する。また、列アドレ
スは９ビットの長さしかなく、主メモリ９４０へのアド
レスレジスタ／信号は１２ビットの幅を持っているた
め、これらの３つの未使用アドレスビット位置にはダミ
ーの値が入れられる。

【００５２】ページモード要求を処理するため、システ
ムによって実行される逐次的なアクセスのタイプについ
て説明する。この例では、主メモリ９４０からキャッシ
ュメモリ９４２に新たなラインがロードされたとき、ま
たはキャッシュメモリ９４２にラインが書き出されたと
き（ライトバック（ｗｒｉｔｅｂａｃｋ）キャッシュ
プロトコルを仮定している）には常に、３２バイト逐次
アクセスが実行される。メモリへのデータアクセスは１
度のアクセスにつき８バイトしかできないため、ページ
モードに於いては、ラインの埋め込み（または格納）動
作から残りの２４バイトデータを読み出すために更に３
回のアクセスが必要とされる。この４つの逐次的なアク
セス要求を可能にするには、アドレスの列成分の２つの
最下位ビットが各アクセスに対し１だけ増加することが
必要である。

【００５３】キャッシュラインの埋め込み動作は逐次的
であり、ラインサイズを法（ｍｏｄｕｌｏ）として重な
っているため、列アドレスに於いて、下位の２つのビッ
トしか増加されない。従って、上述したような非ページ
モードの本発明の実施例と比較して、少し異なった行／
列アドレス分解が用いられる。増加する内部のＣＰＵア
ドレスの値は、この例では、アドレスビット［４：３］
である。一実施例では、行／列アドレスビットは若干シ
フトされ、主メモリ９４０によって見られるアドレスは
（再度組立られたとき）、表１に示されているようにな
る。

【００５４】キャッシュ指標付アドレスの整合性を保つ
ため、キャッシュメモリ９４２へのピンアドレスの上位
２ビットは、必要とされるように、全１４ビットを供給
するように適合されている。

【００５５】この例では、キャッシュに対する逐次的な
バースト読み出しまたはバースト書き込みは、以下のよ
うになっている。

【００５６】行アドレス（ＣＰＵアドレス［１６：０５］）（１）列アドレス（ＣＰＵアドレス［２３：１７］，
［０４：０３］）（２）列アドレス（ＣＰＵアドレス［２３：１７］，
（［０４：０３］＋１））（３）列アドレス（ＣＰＵアドレス［２３：１７］，
（［０４：０３］＋２））（４）列アドレス（ＣＰＵアドレス［２３：１７］，
（［０４：０３］＋３））

【００５７】４つの別個のＤＲＡＭバンクのアドレス指
定をするため、更に２つのアドレスビットが必要とさ
れ、４つのバンクの選択制御信号（ＤＲＡＭの行アドレ
スストローブ、即ちＲＡＳ信号）を供給するようにデコ
ードされる。図１４の例では、これらの４つのバンク選
択制御信号ビットは、ＣＰＵ９４１によってデコードさ
れ、４つの別々のピン（ＲＡＳ０、ＲＡＳ１、ＲＡＳ
２、ＲＡＳ３）として送出される。

【００５８】図１６に示されている例は、“きれいな
（ｃｌｅａｎ）”キャッシュライン上のキャッシュの読
み出しミス（３２バイトラインの埋め込み）であり、こ
れは、ステップ１に於ける、ＣＰＵ読み出しリクエスト
及びアドレス読み出しによって始まっている。キャッシ
ュコントローラ／メモリインタフェースユニットは、組
み合わされたキャッシュ指標及び行アドレスを、ＣＰＵ
のアドレスピン上に送出する。ステップ２に於いて、そ
のアドレスが内部キャッシュＳＲＡＭ及びＤＲＡＭアド
レスラッチに到達すると、行値はＤＲＡＭアドレスラッ
チに取り込まれ、ＤＲＡＭＳＩＭＭに対するアドレス
セットアップ時間がスタートする。キャッシュＳＲＡＭ
からのデータも使用可能となり、キャッシュ制御ヒット
／ミスロジックへと入力される。ＤＲＡＭへの行アドレ
スがラッチされ、キャッシュデータ／タグ情報が検索さ
れているため、アドレスピンは列アドレス値にスイッチ
される。ステップ３に於いては、内部キャッシュロジッ
クによって、データがキャッシュヒットであるか否か判
定される。この例では、データは有効なロケーションに
なく（キャッシュミス）、従って、ステップ４に於い
て、要求されている主メモリＳＩＭＭが、行アドレスス
トローブ（ＲＡＳ）を介してアクセスされる。ＤＲＡＭ
のアドレス上のホールド時間は、ＲＡＳ制御に比較する
と、ゼロｎｓであるため、殆ど同時刻にＤＲＡＭアドレ
スラッチはストローブされ、列アドレス値を取り込む。
次の（増加された）列アドレス値は、ＣＰＵアドレスピ
ンにセットアップされ、最初のページモードサイクルに
対して準備される。

【００５９】ＤＲＡＭのＲＡＳからＣＡＳの最小の間隔
の後、列アドレスストローブ（ＣＡＳ）がステップ５に
於いてアクティブとなり、選択されたメモリＳＩＭＭの
ＤＲＡＭデバイスに列アドレスをラッチする。適当なア
クセス時間によってデータのＤＲＡＭからの出力が可能
となった後、ステップ６で、ＤＲＡＭアドレスラッチに
次の列アドレス値をロードすることによって、列アドレ
スに新しい値が与えられる。この時データがキャッシュ
にも戻ってくるため、書き込み動作が持続している間、
適切なＳＲＡＭアドレスがキャッシュピンに再び置かれ
る。しかしながら、一実施例では、特殊化されたバース
トモードＳＲＡＭが用いられており、それらはアドレス
のコピーを内部に保持して、内部で増加させる機能を実
行することによって、このような要求を不要とし、この
タスクのキャッシュコントローラの負荷を軽減してい
る。

【００６０】この例では、キャッシュタグ値は一度だけ
（通常、ラインの最初の書き込み時に）更新され、バー
ストライン埋め込み動作の間、各キャッシュデータＲＡ
Ｍの書き込みの度に行われることはないことに注意され
たい。

【００６１】ＣＡＳ制御信号は、ＤＲＡＭのＣＡＳプリ
チャージ（ｐｒｅｃｈａｒｇｅ）時間をスタートするよ
うに非アクティブになる。ＤＲＡＭデータは、ステップ
７で、キャッシュＳＲＡＭにロードされるようにＣＰＵ
／キャッシュコア（ｃｏｒｅ）に送り返され、要求され
るように、ＣＰＵに与えられる。ＣＡＳ制御信号は最小
限のプリチャージ時間の後、再度アクティブになり、最
初のページモードアクセスをスタートさせる。最小限の
データアクセス時間が経過した後、データはキャッシュ
／ＣＰＵに送り返され（２回目）、ＣＡＳは再度非アク
ティブになる。このシーケンスは更に２回繰り返される
（ステップ９、１０、１１及び１２）。それによって、
新たなキャッシュラインを埋めるのに必要な３２バイト
を読み込むのに必要とされる４つのシーケンシャルペー
ジモードアクセスが完了する。

【００６２】本発明はこれで完全に説明された。当業者
にとっては、本発明の範囲及び精神を逸脱することなく
様々な変形変更ができることは明らかであろう。

【図面の簡単な説明】

【図１】図１は、典型的な従来技術のコンピュータシス
テムを表しており、これらは別個の主メモリアドレスバ
スとキャッシュアドレスバスとを有するキャッシュメモ
リ及び主メモリを用いている。

【図２】図２は、共有メモリアドレスバスを備えた主メ
モリ及びキャッシュメモリを用いた典型的な従来技術の
コンピュータシステムを示している。

【図３】図３は、典型的な従来のキャッシュメモリのア
ドレス分解法を示している。

【図４】図４は、典型的な従来の主メモリのアドレス分
解法を示している。

【図５】図５は、スパークステイション１０に於ける３
２ビット主メモリアドレスの分解を示している。

【図６】図６は本発明の一実施例に従った主メモリとキ
ャッシュメモリの両方で使用するためのアドレスビット
の分解について示している。

【図７】図７は、本発明の一実施例に従って用いられる
のに適したコンピュータシステムのブロック図を示して
いる。

【図８】図８は、本発明の一実施例に従って動作するコ
ンピュータシステムのより詳細なブロック図である。

【図９】図９は、図８の実施例に関連するタイミングダ
イアグラムである。

【図１０】図１０は、図１１と共に主メモリ４０とキャ
ッシュメモリ４２の両方によって用いられる共有アドレ
スバス４６を用いた本発明の一実施例の動作を示すフロ
ーチャートである。

【図１１】図１１は、図１０と共に主メモリ４０とキャ
ッシュメモリ４２の両方によって用いられるアドレスバ
ス４６を用いた本発明の一実施例の動作を示すフローチ
ャートである。

【図１２】図１２は、図１０及び図１１の実施例に関連
するタイミングを示したタイミングダイアグラムであ
る。

【図１３】図１３は、多重化されたアドレス指定の関連
する本発明の一実施例の動作を説明するためのタイミン
グダイアグラムである。

【図１４】図１４は、ページモードＤＲＡＭ主メモリ動
作に於いて用いるのに適した本発明の構造の一例を説明
するためのブロックダイアグラムである。

【図１５】図１５は、従来技術に於けるアドレスビット
と、図１４の実施例に対する本発明の別の実施例を説明
する図である。

【図１６】図１６は、本発明に従ったキャッシュ読み出
しミスに於けるページモードメモリ動作の一例を説明す
るタイミングダイアグラムである。

【符号の説明】

１０従来のコンピュータシステム１１ＣＰＵ１２キャッシュメモリ１３たアドレスバッファ１４キャッシュメモリアドレスバス１５データバス１６、１８主メモリアドレスバス１７アドレスバッファラッチ制御ライン１９主メモリデータバス２０主メモリ２１データトランシーバ２３外部メモリインタフェース２６アドレスバス４０主メモリ４１ＣＰＵ４２キャッシュメモリ４３外部アドレスバッファ／ＭＵＸ（メモリアドレス
レジスタ）４６アドレスバス５６バス５７デコーダ５９データトランシーバ６１データパス６２バス６３タグメモリ４１０物理アドレスレジスタ４１１アドレスマルチプレクサ４１３キャッシュ／メモリタイミングシーケンサ４１５タグデータヒット／ミスロジック９４０主メモリ９４０−１〜９４０−４メモリＳＩＭＭスロット９４１システムはＣＰＵ９４２キャッシュメモリ９６１データ経路

フロントページの続き (72)発明者ダニエル・イー・レノスキーアメリカ合衆国カリフォルニア州95129・サンノゼ・クラレンドンドライブ 4885

Claims

【特許請求の範囲】

【請求項１】プロセッサ、主メモリ、キャッシュメ
モリ、及び前記プロセッサを前記主メモリと前記キャッ
シュメモリとに接続するアドレスバスを含むコンピュー
タシステムの動作方法であって、前記プロセッサによって主メモリに対する全ビットより
も少ない第１の複数のアドレスビットが前記アドレスバ
スに出力されるようにする過程と、前記キャッシュメモリによって前記第１の複数のアドレ
スビットを基にキャッシュメモリアクセスが実行される
ようにする過程と、前記主メモリのアクセス動作が開始されるように、前記
主メモリによって前記第１の複数のアドレスビットが用
いられるようにする過程と、前記キャッシュメモリアクセスの結果がキャッシュミス
であるか否かを判定する過程とを含み、キャッシュミスの場合、前記キャッシュアクセス結果の
判定過程は、更に、前記プロセッサによって前記アドレスバス上に第２の複
数のアドレスビットが出力されるようにする過程と、前記主メモリへのアクセス動作が完了するように、前記
主メモリによって前記第２の複数のアドレスビットが用
いられるようにする過程とを含むことを特徴とするコン
ピュータシステムの動作方法。
【請求項２】前記第１の複数のアドレスビットの少
なくとも幾つかが前記主メモリに対する行アドレスとし
て働き、前記第２の複数のアドレスビットの少なくとも
幾つかが前記主メモリに対する列アドレスとして働くこ
とを特徴とする請求項１に記載の方法。
【請求項３】前記キャッシュメモリアクセスと前記
主メモリアクセスの開始が、実質的に同時に実行される
ことを特徴とする請求項１に記載の方法。
【請求項４】前記主メモリが複数のメモリバンクを
含んでおり、当該方法が、前記メモリバンクの中から適切な一つを選
択するべく、前記第１の複数のアドレスビットの少なく
とも幾つかをデコードしてデコードされた行アドレスス
トローブ信号を生成する過程を含んでいることを特徴と
する請求項２に記載の方法。
【請求項５】前記キャッシュメモリアクセスの結果
がキャッシュヒットの場合、要求されているメモリアク
セスに関して前記プロセッサからそれ以上アドレスビッ
トが出力されないことを特徴とする請求項１に記載の方
法。
【請求項６】前記第２の複数のアドレスビットを生
成する過程が、複数のアドレスビットのセットを逐次生
成する過程を含んでいることを特徴とする請求項１に記
載の方法。
【請求項７】前記主メモリがページモードメモリと
してアクセスされることを特徴とする請求項１に記載の
方法。
【請求項８】コンピュータシステムであって、プロセッサと、主メモリと、キャッシュメモリと、前記プロセッサを前記主メモリと前記キャッシュメモリ
とに接続するアドレスバスと、前記プロセッサによって主メモリに対する全ビットより
も少ない第１の複数のアドレスビットが前記アドレスバ
スに出力されるようにするための第１のプログラム制御
要素と、前記キャッシュメモリによって前記第１の複数のアドレ
スビットを基にキャッシュメモリアクセスが実行される
ようにするためのキャッシュメモリコントローラと、前記主メモリのアクセス動作が開始されるように、前記
主メモリによって前記第１の複数のアドレスビットが用
いられるようにするための主メモリコントローラと、前記キャッシュメモリアクセスに応答して前記キャッシ
ュメモリから情報を受け取り、前記キャッシュメモリア
クセスの結果がキャッシュミスか否かを判定する第２の
プログラム制御要素とを含み、キャッシュミスの場合、前記第２のプログラム制御要素
は、前記プロセッサによって前記アドレスバス上に第２
の複数のアドレスビットが生成されるように前記第１制
御要素を活性化すると共に、前記主メモリへの前記アク
セス動作が完了するように前記主メモリによって前記第
２の複数のアドレスビットが用いられるように前記第２
制御要素を活性化することを特徴とするコンピュータシ
ステム。
【請求項９】前記主メモリが、前記第１の複数のア
ドレスビットの内少なくとも幾つかを行アドレスとして
用い、前記第２の複数のアドレスビットの内少なくとも
幾つかを列アドレスとして用いていることを特徴とする
請求項８に記載のシステム。
【請求項１０】前記プロセッサが、前記キャッシュ
メモリアクセスと前記主メモリアクセスの開始が実質的
に同時に実行されるようにしていることを特徴とする請
求項８に記載のシステム。
【請求項１１】前記主メモリが複数のメモリバンク
を含んでおり、当該システムが、更に、前記メモリバンクの中から適切
な一つを選択するべく前記第１の複数のアドレスビット
の内少なくとも幾つかをデコードしてデコードされた行
アドレスストローブ信号を生成するメモリバンクデコー
ダを含んでいることを特徴とする請求項９に記載のシス
テム。
【請求項１２】前記第２プログラム要素が、前記キ
ャッシュメモリアクセスの結果がキャッシュヒットの場
合、前記プロセッサによってそれ以上メモリアクセスア
ドレスビットが生成されないようにしていることを特徴
とする請求項８に記載のシステム。
【請求項１３】前記第２プログラム要素が、複数の
アドレスビットのセットを逐次生成するための第３の制
御要素を含んでいることを特徴とする請求項８に記載の
システム。
【請求項１４】前記第２プログラム要素が、前記主
メモリがページモードメモリとしてアクセスされるよう
にするための第４の制御要素を含んでいることを特徴と
する請求項８に記載のシステム。
【請求項１５】コンピュータシステムの提供方法で
あって、プロセッサを提供する過程と、主メモリを提供する過程と、キャッシュメモリを提供する過程と、前記プロセッサを前記主メモリと前記キャッシュメモリ
とに接続するためのアドレスバスを提供する過程と、前記プロセッサによって主メモリに対する全ビットより
も少ない第１の複数のアドレスビットが前記アドレスバ
スに出力されるようにするための第１のプログラム制御
要素を提供する過程と、前記キャッシュメモリによって前記第１の複数のアドレ
スビットを基にキャッシュメモリアクセスが実行される
ようにするためのキャッシュメモリコントローラを提供
する過程と、前記主メモリのアクセス動作が開始されるように、前記
主メモリによって前記第１の複数のアドレスビットが用
いられるようにするための主メモリコントローラを提供
する過程と、前記キャッシュメモリアクセスに応答して前記キャッシ
ュメモリから情報を受け取り、前記キャッシュメモリア
クセスの結果がキャッシュミスか否かを判定する第２の
プログラム制御要素を提供する過程とを含み、キャッシュミスの場合、前記第２のプログラム制御要素
は、前記プロセッサによって前記アドレスバス上に第２
の複数のアドレスビットが生成されるように前記第１制
御要素を活性化すると共に、前記主メモリへの前記アク
セス動作が完了するように前記主メモリによって前記第
２の複数のアドレスビットが用いられるように前記第２
制御要素を活性化することを特徴とするコンピュータシ
ステムの提供方法。
【請求項１６】前記第１の複数のアドレスビットの
内少なくとも幾つかを行アドレスとして用い、前記第２
の複数のアドレスビットの内少なくとも幾つかを列アド
レスビットとして用いる主メモリを提供する過程を更に
含むことを特徴とする請求項１５に記載の方法。
【請求項１７】前記キャッシュメモリアクセスと前
記主メモリアクセスの開始が実質的に同時に実行される
ようにするプロセッサを提供する過程を更に含むことを
特徴とする請求項１５に記載の方法。
【請求項１８】複数のメモリバンクを備えた主メモ
リを提供する過程と、前記メモリバンクの中から適切な一つを選択するべく前
記第１の複数のアドレスビットの少なくとも幾つかをデ
コードしてデコードされた行アドレスストローブ信号を
生成するためのメモリバンクデコーダを提供する過程と
を更に含むことを特徴とする請求項１５に記載の方法。
【請求項１９】前記キャッシュメモリアクセスの結
果がキャッシュヒットの場合、前記プロセッサによって
それ以上メモリアクセスアドレスビットが生成されない
ようにする第２のプログラム要素を提供する過程を更に
含むことを特徴とする請求項１５に記載の方法。
【請求項２０】複数のアドレスビットのセットを逐
次生成するための第３の制御ル要素を含む第２のプログ
ラム要素を提供する過程を更に含むことを特徴とする請
求項１５に記載の方法。
【請求項２１】前記主メモリがページモードメモリ
としてアクセスされるようにするための第４の制御要素
を含む第２のプログラム要素を提供する過程をさらに含
むことを特徴とする請求項１５に記載の方法。