JPH0223591A - コンピユータ・システム、コンピユータ・システム中のメモリの読取方法及び転送方法、メモリ制御の方法及びメモリ・コントローラ - Google Patents
コンピユータ・システム、コンピユータ・システム中のメモリの読取方法及び転送方法、メモリ制御の方法及びメモリ・コントローラInfo
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- JPH0223591A JPH0223591A JP1096568A JP9656889A JPH0223591A JP H0223591 A JPH0223591 A JP H0223591A JP 1096568 A JP1096568 A JP 1096568A JP 9656889 A JP9656889 A JP 9656889A JP H0223591 A JPH0223591 A JP H0223591A
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- data
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- Memory System (AREA)
- Radar Systems Or Details Thereof (AREA)
- Hardware Redundancy (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明は、一般的にはコンピュータ・システムで使用さ
れるメモリに関し、特に、そのようなシステムで使用さ
れるページ・モード・メモリに記憶されたデータをアク
セスすることに関する。
れるメモリに関し、特に、そのようなシステムで使用さ
れるページ・モード・メモリに記憶されたデータをアク
セスすることに関する。
Ｂ、従来の技術
これまでにより速いオベレーテインク速度を達成しよう
とするコンピュータ・システムの要求によって、実効処
理能力が増大し、全体的性能は増々良くなっている。１
つの傾向として、コンピュータの中央処理装置（ＣＰＵ
）のクロック周波数を増大させるようなことが行なわれ
ている。この結巣、単位時間当りの処理される命令の数
が増大している。しかしながら、クロック周波数が増大
するとき、その利点を十分に活かすには、メモリに関す
るアクセス時間が相応してともかくも短縮されねばなら
ない。さもなければ、メモリからデータを読取ることに
関するアクセス時間が、ＣＰＵの実効性能を押えるきわ
たった限定要因となる。
とするコンピュータ・システムの要求によって、実効処
理能力が増大し、全体的性能は増々良くなっている。１
つの傾向として、コンピュータの中央処理装置（ＣＰＵ
）のクロック周波数を増大させるようなことが行なわれ
ている。この結巣、単位時間当りの処理される命令の数
が増大している。しかしながら、クロック周波数が増大
するとき、その利点を十分に活かすには、メモリに関す
るアクセス時間が相応してともかくも短縮されねばなら
ない。さもなければ、メモリからデータを読取ることに
関するアクセス時間が、ＣＰＵの実効性能を押えるきわ
たった限定要因となる。
メモリからデータを読取るのに必要な実効アクセス時間
を低減させる１方法は、ページ・モード・メモリを用い
ることである。即ち、メモリを複数のページに分割する
。各ページは、１つの行（ｒｏｗ）全体についての共通
行アドレスを有する行から成る。１ページの各行は、複
数の列（ｃｏｌｕｍｎ、 ）を含む。各列は、対応する
列アドレスを有する。そのようなページ・モード・メモ
リに記憶されたデータの特定の１部分をアクセスするた
めには、そのデータが位置するメモリ中のページを選択
できるように、そのデータの行アドレスがメモリに与え
られる。それから、アドレス指定された行即ちページ内
におけるデータのその特定の１部分を選択できるように
、そのデータに関する列アドレスがメモリに与えられる
。通常、そのアドレス指定されたデータはデータ・バス
へ読出される。
を低減させる１方法は、ページ・モード・メモリを用い
ることである。即ち、メモリを複数のページに分割する
。各ページは、１つの行（ｒｏｗ）全体についての共通
行アドレスを有する行から成る。１ページの各行は、複
数の列（ｃｏｌｕｍｎ、 ）を含む。各列は、対応する
列アドレスを有する。そのようなページ・モード・メモ
リに記憶されたデータの特定の１部分をアクセスするた
めには、そのデータが位置するメモリ中のページを選択
できるように、そのデータの行アドレスがメモリに与え
られる。それから、アドレス指定された行即ちページ内
におけるデータのその特定の１部分を選択できるように
、そのデータに関する列アドレスがメモリに与えられる
。通常、そのアドレス指定されたデータはデータ・バス
へ読出される。
ページ・モード・メモリの１例としては、１８Ｍ社のパ
ーソナル・システム／２（商標）、モデル８０のコンピ
ュータがある。そのようなページ・モード・メモリのコ
ンピュータ・システムの概略ブロック図が、システム１
０として第８図に示されている。システム１０は、アド
レス・バス３０及びデータ・バス４０が結合された中央
処理装置（ＣＰＵ ）２０即ちマイクロプロセッサを含
む。
ーソナル・システム／２（商標）、モデル８０のコンピ
ュータがある。そのようなページ・モード・メモリのコ
ンピュータ・システムの概略ブロック図が、システム１
０として第８図に示されている。システム１０は、アド
レス・バス３０及びデータ・バス４０が結合された中央
処理装置（ＣＰＵ ）２０即ちマイクロプロセッサを含
む。
システム１０はさらに、アドレス・バス８０及びデータ
・バス４０が結合されたメモリ・コントローラ５０を含
む。制御信号がＣＰｔＪ ２０とメモリ・コントローラ
５０の間を通るように、それらの間に制御バス６０が結
合されている。メモリ・コントローラ５０は、ランダム
・アクセス・メモリ（ＲＡＭ）から成る少なくとも１個
のメモリ・モジュール７０に結合されている。この例で
は、メモリ・モジュール７０は２にバイト長（５１２Ｘ
３２にパリティを加えて）のページに分割されている。
・バス４０が結合されたメモリ・コントローラ５０を含
む。制御信号がＣＰｔＪ ２０とメモリ・コントローラ
５０の間を通るように、それらの間に制御バス６０が結
合されている。メモリ・コントローラ５０は、ランダム
・アクセス・メモリ（ＲＡＭ）から成る少なくとも１個
のメモリ・モジュール７０に結合されている。この例で
は、メモリ・モジュール７０は２にバイト長（５１２Ｘ
３２にパリティを加えて）のページに分割されている。
各ページは定義により同じ行アドレスを有する。従って
、各ページは２に個の列アドレスを含む。メモリ・コン
トローラ５０とメモリ・モジュール７０との間でデータ
が転送できるように、データ・／ｊス８０がそれらの間
に結合されている。
、各ページは２に個の列アドレスを含む。メモリ・コン
トローラ５０とメモリ・モジュール７０との間でデータ
が転送できるように、データ・／ｊス８０がそれらの間
に結合されている。
行及び列のアドレス情報がメモリ・コントローラ５０か
らメモリ・モジュール７０へ渡されるように、多重（Ｍ
ｔＪＸ）アドレス・バス９０がそれらの間に結合されて
いる。多重アドレス・バス９０はその多重性のためにア
ドレス・バス３０よりも少ない数の線を有している。多
重アドレス・バス９０では、まず行即ちページのアドレ
スがメモリ・アドレス・サイクルの間にメモリ・モジュ
ール７０へ与えられ、次に列アドレスがそのサイクルの
後の方でメモリ・モジュール７０に与えられる。メモリ
・コントローラ５０が、第８図にみられるように、行ア
ドレス・ストローブ（ＲＡＳ）信号及び列アドレス・ス
トローブ（ＣＡＳ）信号をメモリ・モジュール７０に与
える。ＲＡＳ及びＣＡＳ信号の特性が、第９図のタイミ
ング波形を参考にして以下に説明される。
らメモリ・モジュール７０へ渡されるように、多重（Ｍ
ｔＪＸ）アドレス・バス９０がそれらの間に結合されて
いる。多重アドレス・バス９０はその多重性のためにア
ドレス・バス３０よりも少ない数の線を有している。多
重アドレス・バス９０では、まず行即ちページのアドレ
スがメモリ・アドレス・サイクルの間にメモリ・モジュ
ール７０へ与えられ、次に列アドレスがそのサイクルの
後の方でメモリ・モジュール７０に与えられる。メモリ
・コントローラ５０が、第８図にみられるように、行ア
ドレス・ストローブ（ＲＡＳ）信号及び列アドレス・ス
トローブ（ＣＡＳ）信号をメモリ・モジュール７０に与
える。ＲＡＳ及びＣＡＳ信号の特性が、第９図のタイミ
ング波形を参考にして以下に説明される。
第９図は、コンピュータ・システム１０に関する典型的
なメモリ・サイクルのタイミング波形を示す。この例の
ために、メモリ７０の所定データ・アドレスにおけるデ
ータの第１部分をアクセスする即ち検索することをＣＰ
Ｕ２０が要求していると仮定する。そのような情報を実
際にアクセスするために、ＣＰｔＪ２０はそのデータ・
アドレスをメモリ・コントローラ５０に送る。メモリ・
コントローラ５０は、データ・アドレスを２つの部分、
即ち行アドレス（ページ・アドレス）及び列アドレスに
有効に分割する。行アドレス及び列アドレスが多重（Ｍ
ＵＸ）アドレス・バス９０上に多重化される。即ち、ま
ず行アドレスがそのような多重アドレス・バスに１００
の時点で与えられる。
なメモリ・サイクルのタイミング波形を示す。この例の
ために、メモリ７０の所定データ・アドレスにおけるデ
ータの第１部分をアクセスする即ち検索することをＣＰ
Ｕ２０が要求していると仮定する。そのような情報を実
際にアクセスするために、ＣＰｔＪ２０はそのデータ・
アドレスをメモリ・コントローラ５０に送る。メモリ・
コントローラ５０は、データ・アドレスを２つの部分、
即ち行アドレス（ページ・アドレス）及び列アドレスに
有効に分割する。行アドレス及び列アドレスが多重（Ｍ
ＵＸ）アドレス・バス９０上に多重化される。即ち、ま
ず行アドレスがそのような多重アドレス・バスに１００
の時点で与えられる。
ＲＡＳ信号は初めは高く即ちオフである。第９図のタイ
ミング波形図では負論理が使用されているので、その信
号の高い状態はオン状態に対応し、その信号の低い状態
はオン状態に対応することに注意されたい。多重アドレ
ス・バス９０に現在与えられている行アドレス部分を選
択するために、ＲＡＳ信号は１０５の時点でオンになる
。このようにして、アドレス指定されたデータが記憶さ
れている特定のページ（行）をメモリ・モジュール７０
は選択する。ＲＡＳ信号は、第１メモリ・サイクル及び
次の第２メモリ・サイクルの間オンになっている。
ミング波形図では負論理が使用されているので、その信
号の高い状態はオン状態に対応し、その信号の低い状態
はオン状態に対応することに注意されたい。多重アドレ
ス・バス９０に現在与えられている行アドレス部分を選
択するために、ＲＡＳ信号は１０５の時点でオンになる
。このようにして、アドレス指定されたデータが記憶さ
れている特定のページ（行）をメモリ・モジュール７０
は選択する。ＲＡＳ信号は、第１メモリ・サイクル及び
次の第２メモリ・サイクルの間オンになっている。
ＲＡＳ信号がオンになりそして行アドレスが第１メモリ
・サイクルにおいて選択された後に、所望データの列ア
ドレス部分が多重アドレス・バスへ１１０の時点で与え
られる。それから、多重アドレス・バス９０に現在与え
られている列アドレス部分を選択するために、ＣＡＳ信
号が１１５の時点でオンにされる。この時点で、所望デ
ータに対応する行及び列の両アドレス部分がメモリ・モ
ジュール７０へ与えられたので、アドレスは完全になっ
ている。メモリ・モジュール７０においてアドレス指定
されたデータがアクセスされ、そのようなデータがメモ
リのデータ・バス８０に提供される。１１５の時点でア
ドレスが完成されて選択された後に所定の時間遅延Ｔ、
が起きると、メモリのデータ・バス８０におけるデータ
が１２０の時点で有効になる。それから、マイクロプロ
セッサ２０は第８図のデータ・バス４０からアドレス指
定されたデータを得る。ＣＡＳ信号がアクティブになる
時刻からデータがメモリのデータ・バス８０で有効にな
る時刻までの間の時刻遅延を定めるために、通常Ｔ
が用いられる。ＴＲＡＳＡＳ は、ＲＡＳ信号がアクティブになる時刻からデータが有
効になる時刻までの間の時刻遅延を表す。
・サイクルにおいて選択された後に、所望データの列ア
ドレス部分が多重アドレス・バスへ１１０の時点で与え
られる。それから、多重アドレス・バス９０に現在与え
られている列アドレス部分を選択するために、ＣＡＳ信
号が１１５の時点でオンにされる。この時点で、所望デ
ータに対応する行及び列の両アドレス部分がメモリ・モ
ジュール７０へ与えられたので、アドレスは完全になっ
ている。メモリ・モジュール７０においてアドレス指定
されたデータがアクセスされ、そのようなデータがメモ
リのデータ・バス８０に提供される。１１５の時点でア
ドレスが完成されて選択された後に所定の時間遅延Ｔ、
が起きると、メモリのデータ・バス８０におけるデータ
が１２０の時点で有効になる。それから、マイクロプロ
セッサ２０は第８図のデータ・バス４０からアドレス指
定されたデータを得る。ＣＡＳ信号がアクティブになる
時刻からデータがメモリのデータ・バス８０で有効にな
る時刻までの間の時刻遅延を定めるために、通常Ｔ
が用いられる。ＴＲＡＳＡＳ は、ＲＡＳ信号がアクティブになる時刻からデータが有
効になる時刻までの間の時刻遅延を表す。
通常、Ｔ が特定のメモリ装置で表される”ＡＳ
アクセス時間”と呼ばれる。例えば、８０ナノ秒のアク
セス時間を有するメモリ装置は、ＴＲＡＳが８０ナノ秒
である。
セス時間を有するメモリ装置は、ＴＲＡＳが８０ナノ秒
である。
この例のために、データの第１部分と同じページ即ち行
に位置するデータの第２部分がメモリ・モジュール７０
からアクセスされることになっていると仮定する。次の
メモリ・サイクルに備えて現メモリ・サイクルの終了前
に、アドレス、例えば列アドレス部分を変更する動作を
記述するために、゛バイブライニング（ｐｉｐｅｌｉｎ
ｉｎｇ ）″という用語が通常用いられる。バイブライ
ニングは、別な方法で可能である場合に比べてより早く
アドレスの処理をメモリ・コントローラ５０中のアドレ
ス復号回路に開始させるので、バイブライニングにより
時間を節約することができる。そのようなバイブライニ
ングの例が第９図に示されている。
に位置するデータの第２部分がメモリ・モジュール７０
からアクセスされることになっていると仮定する。次の
メモリ・サイクルに備えて現メモリ・サイクルの終了前
に、アドレス、例えば列アドレス部分を変更する動作を
記述するために、゛バイブライニング（ｐｉｐｅｌｉｎ
ｉｎｇ ）″という用語が通常用いられる。バイブライ
ニングは、別な方法で可能である場合に比べてより早く
アドレスの処理をメモリ・コントローラ５０中のアドレ
ス復号回路に開始させるので、バイブライニングにより
時間を節約することができる。そのようなバイブライニ
ングの例が第９図に示されている。
この図では、データが１２０の時点で有効になった後で
ありそして１２５の時点で第１メモリ・サイクルが終了
する前に、列アドレスが１３０の時点で新しい列アドレ
スに変更される。そのような新しい列アドレスはデータ
の第２部分に対応している。第２メモリ・サイクル中に
アクセスされることになっているデータの第２部分が、
第１メモリ・サイクル中にアクセスされたデータと同じ
ページに存在するので、列アドレス部分は１８０の時点
で変り、一方、行アドレス部分は同じままである。この
ような状況は１ページ・ヒツト”と呼ばれる。１ページ
・ヒツト”が起きたときにメモリ・モジュール７０へ行
アドレス部分を再び送る必要がないので、ページ・モー
ドのメモリ構成では時間を節約できる。
ありそして１２５の時点で第１メモリ・サイクルが終了
する前に、列アドレスが１３０の時点で新しい列アドレ
スに変更される。そのような新しい列アドレスはデータ
の第２部分に対応している。第２メモリ・サイクル中に
アクセスされることになっているデータの第２部分が、
第１メモリ・サイクル中にアクセスされたデータと同じ
ページに存在するので、列アドレス部分は１８０の時点
で変り、一方、行アドレス部分は同じままである。この
ような状況は１ページ・ヒツト”と呼ばれる。１ページ
・ヒツト”が起きたときにメモリ・モジュール７０へ行
アドレス部分を再び送る必要がないので、ページ・モー
ドのメモリ構成では時間を節約できる。
メモリ・モジュール７０が多重アドレス・バス９０に今
存在する列アドレス情報を選択して実際に用いることが
できる前に、１３５の時点でＣＡＳプリチャージと呼ば
れる所定期間の間、ＣＡＳ信号をオフにすることが必要
である。ＣＡＳプリチャージ時間はＴ と呼ばれる
。８０ナノ秒ＲＰ のアクセス時間を有するメモリ装置では、通常Ｔ。ＲＰ
の値は１５ナノ秒になるであろう。ＣＡＳプリチャージ
が完了すると、データの第２部分の列アドレス部分がメ
モリ・モジュール７０によって選択されるように、ＣＡ
Ｓ信号は１４０の時点で再びオンにされる。データの第
２部分のアドレスはこのようにして完成され、メモリの
アドレス・バス８０におけるデータが、１４０の時点で
アドレスが完成されて選択されてから所定時間の遅延Ｔ
、の後の１４５の時点で有効になる。それから、マイク
ロプロセッサ２０は、第８図のデータ・バス４０からア
ドレス指定されたデータを得る。第２メモリ・サイクル
は１５０の時点で終了する。
存在する列アドレス情報を選択して実際に用いることが
できる前に、１３５の時点でＣＡＳプリチャージと呼ば
れる所定期間の間、ＣＡＳ信号をオフにすることが必要
である。ＣＡＳプリチャージ時間はＴ と呼ばれる
。８０ナノ秒ＲＰ のアクセス時間を有するメモリ装置では、通常Ｔ。ＲＰ
の値は１５ナノ秒になるであろう。ＣＡＳプリチャージ
が完了すると、データの第２部分の列アドレス部分がメ
モリ・モジュール７０によって選択されるように、ＣＡ
Ｓ信号は１４０の時点で再びオンにされる。データの第
２部分のアドレスはこのようにして完成され、メモリの
アドレス・バス８０におけるデータが、１４０の時点で
アドレスが完成されて選択されてから所定時間の遅延Ｔ
、の後の１４５の時点で有効になる。それから、マイク
ロプロセッサ２０は、第８図のデータ・バス４０からア
ドレス指定されたデータを得る。第２メモリ・サイクル
は１５０の時点で終了する。
この例のために、データの第１及び第２部分とは異なる
ページ即ち行に位置するデータの第３部分が、１５０の
時点で始まる第３メモリ・サイクル中にアクセスされる
と仮定する。そのような第８メモリ・サイクルの１部分
が第９図に示されている。このような状況は、”ページ
・ミス７と呼ばれる。即ち、データの第３部分の位置に
対応する新しい行アドレス部分が、メモリ・モジュール
７０に提供されなければならない。そのような新しい行
アドレス部分は、１５５の時点でバイブライニングによ
り多重アドレス・バスに場れる。１５０の時点の第８メ
モリ・サイクルの開始時に、ＲＡＳ信号が新しい行アド
レスに備えてオフにされる。新しい行アドレスは、実際
には、ＲＡＳ信号が１６０の時点でオンにされたときに
選択される。第３メモリ・サイクルの残りの部分は、第
９図における第１メモリ・サイクルと実質的には類似し
ており、ＣＡＳプリチャージが第３メモリ・サイクルの
開始近くの１６５の時点で提供されている。
ページ即ち行に位置するデータの第３部分が、１５０の
時点で始まる第３メモリ・サイクル中にアクセスされる
と仮定する。そのような第８メモリ・サイクルの１部分
が第９図に示されている。このような状況は、”ページ
・ミス７と呼ばれる。即ち、データの第３部分の位置に
対応する新しい行アドレス部分が、メモリ・モジュール
７０に提供されなければならない。そのような新しい行
アドレス部分は、１５５の時点でバイブライニングによ
り多重アドレス・バスに場れる。１５０の時点の第８メ
モリ・サイクルの開始時に、ＲＡＳ信号が新しい行アド
レスに備えてオフにされる。新しい行アドレスは、実際
には、ＲＡＳ信号が１６０の時点でオンにされたときに
選択される。第３メモリ・サイクルの残りの部分は、第
９図における第１メモリ・サイクルと実質的には類似し
ており、ＣＡＳプリチャージが第３メモリ・サイクルの
開始近くの１６５の時点で提供されている。
Ｃ１発明が解決しようとする課題
以上の説明から次のことがわかる。即ち、”ページ・ヒ
ツト“がページ・モード・メモリで起こるような状況に
おいては、新しいアドレスを完全にして対応するデータ
を選択するために新しい列アドレス部分を用いることが
できる前に、ＣＡＳプリチャージを実行する際に実質的
な量の時間が費やされる（第９図の第２メモリ・サイク
ル参照）。
ツト“がページ・モード・メモリで起こるような状況に
おいては、新しいアドレスを完全にして対応するデータ
を選択するために新しい列アドレス部分を用いることが
できる前に、ＣＡＳプリチャージを実行する際に実質的
な量の時間が費やされる（第９図の第２メモリ・サイク
ル参照）。
前記したように、さらにより速いクロック速度のコンピ
ュータ・システムが設計されている。クロック速度が増
大するに連れてより短かくなっているクロック・パルス
の所定数からメモリ・サイクルが成っているとすると、
ＣＡＳプリチャージとしてそのようなメモリのセット・
アップ活動に必要な時間は、クロック速度が増大するに
連れてメモリ・アクセス・サイクルのこれまでに増大し
ている部分を占めるようになってきている。メモリの速
度即ちアクセス時間に関して高速動作のマイクロプロセ
ッサを適用する１つの方法は、メモリからアクセスされ
るべきデータを待つようにマイクロプロセッサを実質的
にスローダウンさせるために、持ち状態をコンピュータ
・システムに付加することである。動作をこのように進
めることは一般的には望ましくない。なぜなら、そうす
ることにより、マイクロプロセッサのクロック速度を増
大させる利点を多少なりとも活かしきれなくなるからで
ある。
ュータ・システムが設計されている。クロック速度が増
大するに連れてより短かくなっているクロック・パルス
の所定数からメモリ・サイクルが成っているとすると、
ＣＡＳプリチャージとしてそのようなメモリのセット・
アップ活動に必要な時間は、クロック速度が増大するに
連れてメモリ・アクセス・サイクルのこれまでに増大し
ている部分を占めるようになってきている。メモリの速
度即ちアクセス時間に関して高速動作のマイクロプロセ
ッサを適用する１つの方法は、メモリからアクセスされ
るべきデータを待つようにマイクロプロセッサを実質的
にスローダウンさせるために、持ち状態をコンピュータ
・システムに付加することである。動作をこのように進
めることは一般的には望ましくない。なぜなら、そうす
ることにより、マイクロプロセッサのクロック速度を増
大させる利点を多少なりとも活かしきれなくなるからで
ある。
００課題を解決するための手段
本発明の目的は、メモリをアクセスする間に持ち状態を
追加することなく高速のクロック速度で動作することが
できるコンピュータ・システムを提供することである。
追加することなく高速のクロック速度で動作することが
できるコンピュータ・システムを提供することである。
本発明の目的には、ページ・モード・メモリに関しての
アクセス時間を低減させることも含まれる。
アクセス時間を低減させることも含まれる。
本発明の１実施例では、アドレス・バス及びデータ・バ
スが結合されたページ・モード・メモリを含むコンピュ
ータ・システムが提供される。例えばマイクロプロセッ
サのようなプロセッサが、そのアドレス・バス及びデー
タ・バスに結合される。
スが結合されたページ・モード・メモリを含むコンピュ
ータ・システムが提供される。例えばマイクロプロセッ
サのようなプロセッサが、そのアドレス・バス及びデー
タ・バスに結合される。
そのプロセッサは、システム中のデータを処理して、第
１メモリ・サイクルの間に第１アドレス信号をメモリに
提供する。そのような第１アドレス信号は、アクセスさ
れるべきデータのメモリにおける位置に対応している。
１メモリ・サイクルの間に第１アドレス信号をメモリに
提供する。そのような第１アドレス信号は、アクセスさ
れるべきデータのメモリにおける位置に対応している。
システムは、第１メモリ・サイクルの間に行アドレス・
ストローブ（ＲＡＳ）信号をメモリに与えるメモリに結
合された第１制饗回路を含み、さらに、第１メモリ・サ
イクルの間にＲＡＳ信号に続いてメモリへ列アトｌ／ス
・ストローブ（ＣＡＳ）信号を与えるメモリに結合され
た第２制御回路を含む。データ・バスでの後の転送のた
めにそのようにアドレス指定されたデータをラッチする
ラッチ回路が、メモリとデータ・バスとの間に結合され
る。コンピュータ・システムは、メモリをラッチした後
でしかも第１メモリ・サイクルの終了前にメモリをＣＡ
Ｓプリチャージするメモリに結合されたＣＡＳプリチャ
ージ回路を含む。
ストローブ（ＲＡＳ）信号をメモリに与えるメモリに結
合された第１制饗回路を含み、さらに、第１メモリ・サ
イクルの間にＲＡＳ信号に続いてメモリへ列アトｌ／ス
・ストローブ（ＣＡＳ）信号を与えるメモリに結合され
た第２制御回路を含む。データ・バスでの後の転送のた
めにそのようにアドレス指定されたデータをラッチする
ラッチ回路が、メモリとデータ・バスとの間に結合され
る。コンピュータ・システムは、メモリをラッチした後
でしかも第１メモリ・サイクルの終了前にメモリをＣＡ
Ｓプリチャージするメモリに結合されたＣＡＳプリチャ
ージ回路を含む。
Ｅ、実施例
第７図に、本発明の実施例におけるコンピュータ・シス
テムが簡略化して表されている。コンピュータ・システ
ムは、システム・ユニット２００を含むシステム・ユニ
ット２００には、モニタ２０５、キーボード２１０、マ
ウス２１５及びプリンタ２２０が結合されている。
テムが簡略化して表されている。コンピュータ・システ
ムは、システム・ユニット２００を含むシステム・ユニ
ット２００には、モニタ２０５、キーボード２１０、マ
ウス２１５及びプリンタ２２０が結合されている。
第１図に、システム・ユニット２００のブロック図を示
す。システム・ユニット２００は、例えばインテル社の
８０３８６プロセツサのような３２ビツト・プロセッサ
であるプロセッサ２２５を含む。ＣＰＵローカル・バス
２３０は、３６ビツトのアドレス・バス、３２ビツトの
データ・バス及び１０ビツトの制御バスから成り、これ
らのバスは、第１図に示されているようにプロセッサ２
２５とバッファ２４０との間に結合されている。
す。システム・ユニット２００は、例えばインテル社の
８０３８６プロセツサのような３２ビツト・プロセッサ
であるプロセッサ２２５を含む。ＣＰＵローカル・バス
２３０は、３６ビツトのアドレス・バス、３２ビツトの
データ・バス及び１０ビツトの制御バスから成り、これ
らのバスは、第１図に示されているようにプロセッサ２
２５とバッファ２４０との間に結合されている。
インテル社の８０３８７コブロセツサのような数値演算
コプロセッサ２４５が、システムの処理能力を向上させ
るべく浮動小数点演算を実行するために、ＣＰＵローカ
ル・バス２３０に結合されている。
コプロセッサ２４５が、システムの処理能力を向上させ
るべく浮動小数点演算を実行するために、ＣＰＵローカ
ル・バス２３０に結合されている。
システム・ユニット２００は、バッファ２４０とバッフ
ァ２５３の間に結合されているシステム・ローカル・バ
ス２５０を含む。システム・ローカル・バス２５０は、
第１図に示されているようにデータ・バス、アドレス・
バス及び制御バスを含む。バッファ２４０は、システム
・ローカル・バス２５０のアドレス・バスに関してＣＰ
ｔＪローカル・バス２８０のアドレス・バスを緩衝する
ように働く。バッファ２４０は、またシステム・ローカ
ル・バス２５０のデータ・バス及び制御バスに関してＣ
ＰＵローカル・バス２３０のデータ・バス及び制御バス
を緩衝する。例えばメモリの６４Ｋを含むデータ・キャ
ッシュであるＣＰＵデータ・キャッシュ２５５が、ＣＰ
Ｕローカル・バス２３０のアドレス・バス及びデータ・
バスに結合されている。例えばインテル社の８２３８５
キヤツシユ・コントローラのようなキャッシュ・コント
ローラ２６０が、ＣＰＵローカル・バス２３０のアドレ
ス・バス及び制御バスに結合されている。キャッシュ・
コントローラ２６０は、システム・ユニット２００の動
作を効果的にスピード・アップするためにデータ・キャ
ッシュ２５５に記憶されている頻繁に使用されるデータ
の記憶及びアクセスを制御する。キャッシュ・コントロ
ーラ２６０はまた、システム・ローカル・バス２５０の
アドレス・バスにも結合されている。
ァ２５３の間に結合されているシステム・ローカル・バ
ス２５０を含む。システム・ローカル・バス２５０は、
第１図に示されているようにデータ・バス、アドレス・
バス及び制御バスを含む。バッファ２４０は、システム
・ローカル・バス２５０のアドレス・バスに関してＣＰ
ｔＪローカル・バス２８０のアドレス・バスを緩衝する
ように働く。バッファ２４０は、またシステム・ローカ
ル・バス２５０のデータ・バス及び制御バスに関してＣ
ＰＵローカル・バス２３０のデータ・バス及び制御バス
を緩衝する。例えばメモリの６４Ｋを含むデータ・キャ
ッシュであるＣＰＵデータ・キャッシュ２５５が、ＣＰ
Ｕローカル・バス２３０のアドレス・バス及びデータ・
バスに結合されている。例えばインテル社の８２３８５
キヤツシユ・コントローラのようなキャッシュ・コント
ローラ２６０が、ＣＰＵローカル・バス２３０のアドレ
ス・バス及び制御バスに結合されている。キャッシュ・
コントローラ２６０は、システム・ユニット２００の動
作を効果的にスピード・アップするためにデータ・キャ
ッシュ２５５に記憶されている頻繁に使用されるデータ
の記憶及びアクセスを制御する。キャッシュ・コントロ
ーラ２６０はまた、システム・ローカル・バス２５０の
アドレス・バスにも結合されている。
システム・ユニット２００は、システム・ローカル・バ
ス２５０のアドレス・バス、データ・バス及び制御バス
に結合されたバス制御及びタイミング回路２６５を含む
。システム・ローカル・バス２５０は、ラッチ／バッフ
ァ／デコーダ２６７を介して人出力（Ｉｌｏ）バス２７
０に結合されている。Ｉ１０バス２７０は、１０ビツト
のアドレス・バス、８ビツトのデータ・バス及び制御バ
スを含む。バッファ／デコーダ２６７は、！１０アドレ
スのラッチ動作及びＩ１０データ緩衝操舵（ｄａｔａ
ｂｕｆｆｅｒ ｓｔｅｅｒｉｎｇ）制御を提供する。バ
ッファ／デコーダ２６７は、システム・ローカルバスの
アドレス信号及び制御信号を復号して、″チップ選択”
信号及びＩ１０コマンド信号をＩ１０バス２７０に提供
する。”チップ選択”とは、動作が実行されるべきであ
るＩ１０バス２７０に結合された特定装置を選択するこ
とに関連する。Ｉ１０バス２７０は、デイスプレィ・ア
ダプタ２７５、ＣＭＯＳクロック機構（ＣＬ Ｋ ”）
２８０、ＣＭＯＳ ＲＡＭ２８！５、Ｒ５２３２ア
ダプタ２９０、プリンタ・アダプタ２９５及び汎用計時
機能の４チヤネル・タイマ３００に結合されている。Ｉ
１０バス２７０はさらに、ディスケット・アダプタ３０
５、割込みコントローラ８１０及びシステムの基本人出
カシステム（ＢｆＯＳ）を含むリード・オンリ・メモリ
（ＲＯＭ）３１５に結合されている。
ス２５０のアドレス・バス、データ・バス及び制御バス
に結合されたバス制御及びタイミング回路２６５を含む
。システム・ローカル・バス２５０は、ラッチ／バッフ
ァ／デコーダ２６７を介して人出力（Ｉｌｏ）バス２７
０に結合されている。Ｉ１０バス２７０は、１０ビツト
のアドレス・バス、８ビツトのデータ・バス及び制御バ
スを含む。バッファ／デコーダ２６７は、！１０アドレ
スのラッチ動作及びＩ１０データ緩衝操舵（ｄａｔａ
ｂｕｆｆｅｒ ｓｔｅｅｒｉｎｇ）制御を提供する。バ
ッファ／デコーダ２６７は、システム・ローカルバスの
アドレス信号及び制御信号を復号して、″チップ選択”
信号及びＩ１０コマンド信号をＩ１０バス２７０に提供
する。”チップ選択”とは、動作が実行されるべきであ
るＩ１０バス２７０に結合された特定装置を選択するこ
とに関連する。Ｉ１０バス２７０は、デイスプレィ・ア
ダプタ２７５、ＣＭＯＳクロック機構（ＣＬ Ｋ ”）
２８０、ＣＭＯＳ ＲＡＭ２８！５、Ｒ５２３２ア
ダプタ２９０、プリンタ・アダプタ２９５及び汎用計時
機能の４チヤネル・タイマ３００に結合されている。Ｉ
１０バス２７０はさらに、ディスケット・アダプタ３０
５、割込みコントローラ８１０及びシステムの基本人出
カシステム（ＢｆＯＳ）を含むリード・オンリ・メモリ
（ＲＯＭ）３１５に結合されている。
アドレス・バス、データ・バス及び制御バスを有するマ
イクロ・チャネル（ＴＭ）・バス３２０が、バッファ２
５８を介してシステム・ローカル・バスに結合されてい
る。マイクロ・チャネル・バスのアーキテクチャは、Ｉ
ＢＭ社のＰＳ／２モデル８０の技術解説書により詳細に
述べられている。
イクロ・チャネル（ＴＭ）・バス３２０が、バッファ２
５８を介してシステム・ローカル・バスに結合されてい
る。マイクロ・チャネル・バスのアーキテクチャは、Ｉ
ＢＭ社のＰＳ／２モデル８０の技術解説書により詳細に
述べられている。
マイクロ・チャネル・アーキテクチャにより、マイクロ
・チャネルの多重装置バス・アービトレーション機構を
管理するために、中央アービトレーション制御点（ＣＡ
ＣＰ）３２５がマイクロ・チャネル・バス８２０とバス
制御及びタイミング回路２６５とに結合されている。そ
のような中央アービトレーション制御点３２５とバス制
御及びタイミング回路２６５との接続は、実際にはマイ
クロ・チャネル・バス３２０の１部分を形成する。
・チャネルの多重装置バス・アービトレーション機構を
管理するために、中央アービトレーション制御点（ＣＡ
ＣＰ）３２５がマイクロ・チャネル・バス８２０とバス
制御及びタイミング回路２６５とに結合されている。そ
のような中央アービトレーション制御点３２５とバス制
御及びタイミング回路２６５との接続は、実際にはマイ
クロ・チャネル・バス３２０の１部分を形成する。
メモリ・カード、ビデオ・アダプタ、ＤＡＳＤアダプタ
、ＳＣ８Ｉアダプタ及び通信アダプタ・カードのような
機能カードを受取るために、複数のマイクロ・チャネル
・ソケット８３０が第１図に示されているようにマイク
ロ・チャネル・バス３２０に結合されている。ハードデ
ィスク又はフロッピ・ディスク（図示せず）のバス３２
０への接続を容易にするために、１以上のハードファイ
ル／フロッピ・ディスク・ソケット３８５がマイクロ・
チャネル・バス３２０に結合されている。
、ＳＣ８Ｉアダプタ及び通信アダプタ・カードのような
機能カードを受取るために、複数のマイクロ・チャネル
・ソケット８３０が第１図に示されているようにマイク
ロ・チャネル・バス３２０に結合されている。ハードデ
ィスク又はフロッピ・ディスク（図示せず）のバス３２
０への接続を容易にするために、１以上のハードファイ
ル／フロッピ・ディスク・ソケット３８５がマイクロ・
チャネル・バス３２０に結合されている。
主メモリへ直接アクセスするハード・ファイル、フロッ
ピ・ディスク装置及びマイクロ・チャネルＤＭＡスレー
ブ装置のような周辺装置が主メモリとの間のデータ転送
においてプロセッサ２２１直接関与させる必要がないよ
うにするために、ダイｌノット・メモリ・アクセス（Ｄ
ＭＡ）コントローラ３３７がシステム・ローカル・バス
２５０のアドレス・バス、データ・バス及び制御バスに
結合されている。
ピ・ディスク装置及びマイクロ・チャネルＤＭＡスレー
ブ装置のような周辺装置が主メモリとの間のデータ転送
においてプロセッサ２２１直接関与させる必要がないよ
うにするために、ダイｌノット・メモリ・アクセス（Ｄ
ＭＡ）コントローラ３３７がシステム・ローカル・バス
２５０のアドレス・バス、データ・バス及び制御バスに
結合されている。
メモリ制御回路８４０が、第１図に示されているように
システム・ローカル・バス２５０に結合されている。メ
モリ制御回路３４０の動作は、後で説明する第２Ａ図及
び第２Ｂ図のタイミング波形図に十分に示されている。
システム・ローカル・バス２５０に結合されている。メ
モリ制御回路３４０の動作は、後で説明する第２Ａ図及
び第２Ｂ図のタイミング波形図に十分に示されている。
しかしながら、メモリ制御回路３４０の理解を促進させ
るために、メモリ制街回路が実際には３つの部分、即ち
ＲＡＳ／ＣＡＳデコーダ（ＲＡＳ、ＣＡＳ ＤＥＣＯ
）３４５、アドレス・デコーダ／マルチブＩノクサ（Ａ
ＤＤＲ，ＭＵＸ）３５０及びデータ・バッファ８５５を
含むことに注意されたい、、ＲＡＳ／ＣＡＳデコーダ８
４５は、その入力においてシステム・ローカル・バス２
５０の制御バスに結合されている。ＲＡＳ／ＣＡＳデコ
ーダ３４５は、プロセッサ２２５からアドレス信号及び
バス・サイクル定義信号を受取って、メモリ選択信号及
びメモリ・タイミング信号を抽出するために復号する。
るために、メモリ制街回路が実際には３つの部分、即ち
ＲＡＳ／ＣＡＳデコーダ（ＲＡＳ、ＣＡＳ ＤＥＣＯ
）３４５、アドレス・デコーダ／マルチブＩノクサ（Ａ
ＤＤＲ，ＭＵＸ）３５０及びデータ・バッファ８５５を
含むことに注意されたい、、ＲＡＳ／ＣＡＳデコーダ８
４５は、その入力においてシステム・ローカル・バス２
５０の制御バスに結合されている。ＲＡＳ／ＣＡＳデコ
ーダ３４５は、プロセッサ２２５からアドレス信号及び
バス・サイクル定義信号を受取って、メモリ選択信号及
びメモリ・タイミング信号を抽出するために復号する。
ＲＡ 、５ ／ ＣＡ Ｓデコーダ３４５は、ＲＡＳ信
号及びＣＡＳ信号を復号する。デコーダ８４５により復
号されたＲＡＳ信号は、８個のメモリ・バンク（各バン
クは２５６ＫＸ３６ビツトに編成された１メガバイトを
含む）のうちのどのメモリ・バンクが現メモリ・サイク
ルの間にアクセスされることになっているのかを指定す
る。これら８個のメモリ・バンクをモジュール３７１．
３７２．３７８及び３７４を含む１個のメモリ３７０に
構成することは、後で説珊する。デコーダ３４５により
復号されたＣＡＳ信号は、メモリ３７０に記憶された３
２ビツト・ワードのどの１バイト又は複数バイトが現メ
モリ・サイクルの間にアクセスされることになっている
のかを指定する。
号及びＣＡＳ信号を復号する。デコーダ８４５により復
号されたＲＡＳ信号は、８個のメモリ・バンク（各バン
クは２５６ＫＸ３６ビツトに編成された１メガバイトを
含む）のうちのどのメモリ・バンクが現メモリ・サイク
ルの間にアクセスされることになっているのかを指定す
る。これら８個のメモリ・バンクをモジュール３７１．
３７２．３７８及び３７４を含む１個のメモリ３７０に
構成することは、後で説珊する。デコーダ３４５により
復号されたＣＡＳ信号は、メモリ３７０に記憶された３
２ビツト・ワードのどの１バイト又は複数バイトが現メ
モリ・サイクルの間にアクセスされることになっている
のかを指定する。
メモリ制御回路３４０は、以下に説明するようにしてメ
モリ３７０に結合される。メモリ３７０は、ランダム・
アクセス・メモリ（ＲＡＭ ）の４個のモジュール、即
ち各々がメモリの２メガバイトを提供するモジュール３
７１．３７２．３７３及び８７４を含む。第１図では、
モジュール３７１乃至３７４は、ダイナミック・ランダ
ム・アクセス・メモリ（ＤＲＡＭ）のシングル・インラ
イン・パッケージ（ＳＩＰ）即ちＤＴ’ｔＡＭ 、Ｓ
ＩＰとして設計されている。モジュール８７１は２メガ
バイトのメモリ容量を有し、”基本２ＭＢ”と印されて
いる。残りのモジュール８７２乃至３７４は、ユーザの
オプションでメモリ容量を充填できるものであり、従っ
て”オプション２ＭＢ”と印されている。ＲＡＳ／ＣＡ
Ｓデコーダ３４５は、ＲＡＳ、ＣＡＳ及びＷＥの信号が
メモリ・バンク８７１乃至３７４の各々に伝送される１
３本の線を有する出力バス３８０′！！：含む。そのう
ち８本の線がＲＡＳ信号用であり、４本の線がＣＡＳ信
号用であり、そして１本の線がＷＥ倍信号である。
モリ３７０に結合される。メモリ３７０は、ランダム・
アクセス・メモリ（ＲＡＭ ）の４個のモジュール、即
ち各々がメモリの２メガバイトを提供するモジュール３
７１．３７２．３７３及び８７４を含む。第１図では、
モジュール３７１乃至３７４は、ダイナミック・ランダ
ム・アクセス・メモリ（ＤＲＡＭ）のシングル・インラ
イン・パッケージ（ＳＩＰ）即ちＤＴ’ｔＡＭ 、Ｓ
ＩＰとして設計されている。モジュール８７１は２メガ
バイトのメモリ容量を有し、”基本２ＭＢ”と印されて
いる。残りのモジュール８７２乃至３７４は、ユーザの
オプションでメモリ容量を充填できるものであり、従っ
て”オプション２ＭＢ”と印されている。ＲＡＳ／ＣＡ
Ｓデコーダ３４５は、ＲＡＳ、ＣＡＳ及びＷＥの信号が
メモリ・バンク８７１乃至３７４の各々に伝送される１
３本の線を有する出力バス３８０′！！：含む。そのう
ち８本の線がＲＡＳ信号用であり、４本の線がＣＡＳ信
号用であり、そして１本の線がＷＥ倍信号である。
ＲＡＳ／ＣＡＳデコーダ３４５は書込み許可（ＷＥ）信
号を発生する。この信号は、特定のメモリ・サイクルが
読取リサイクル又は書込みサイクルのいずれであるのか
を指定し、その情報をメモリ３７０に提供する。モジュ
ール３７１乃至３７４の各々は、２メガバイトのメモリ
容量を有する。そのうちの各１メガバイトが２にバイト
長である５１２のページ即ち行に分割されている。メモ
リ・バンク８７１乃至３７４は、ページ・モードのメモ
リとして構成されている。
号を発生する。この信号は、特定のメモリ・サイクルが
読取リサイクル又は書込みサイクルのいずれであるのか
を指定し、その情報をメモリ３７０に提供する。モジュ
ール３７１乃至３７４の各々は、２メガバイトのメモリ
容量を有する。そのうちの各１メガバイトが２にバイト
長である５１２のページ即ち行に分割されている。メモ
リ・バンク８７１乃至３７４は、ページ・モードのメモ
リとして構成されている。
アドレス・マルチプレクサ（ＡＤＤＦｔ、ＭＵＸ）３５
０はその入力においてシステム・ローカル・バス２５０
の３６本線のデータ・バスに結合されている。プロセッ
サ２２５がメモリ３７０中の記憶位置に記憶されたデー
タの１部分をアクセス要求するときには、プロセッサ２
２５はそのメモリ記憶位置のアドレスである３６ビツト
をアドレス・マルチプレクサ３５０へ伝送する。アドレ
ス・マルチプレクサ３５０は、８６ビツトのアドレス情
報からページ・アドレス（行アドレス）及び列アドレス
を得て、アドレス・マルチプレクサ３５０をメモリ３７
０に結合する多重アドレス（ＭＵＸＡＤＤＲ）バス３９
０を介してそのページ・アドレス及び列アドレスをメモ
リ３７０に提供する。
０はその入力においてシステム・ローカル・バス２５０
の３６本線のデータ・バスに結合されている。プロセッ
サ２２５がメモリ３７０中の記憶位置に記憶されたデー
タの１部分をアクセス要求するときには、プロセッサ２
２５はそのメモリ記憶位置のアドレスである３６ビツト
をアドレス・マルチプレクサ３５０へ伝送する。アドレ
ス・マルチプレクサ３５０は、８６ビツトのアドレス情
報からページ・アドレス（行アドレス）及び列アドレス
を得て、アドレス・マルチプレクサ３５０をメモリ３７
０に結合する多重アドレス（ＭＵＸＡＤＤＲ）バス３９
０を介してそのページ・アドレス及び列アドレスをメモ
リ３７０に提供する。
３６ビツトのメモリ・データ・バス４００は、メモリ８
７０のメモリ・モジュール８７１乃至３７４をデータ・
バッファ３５５に結合する。メモリ３７０が以上のよう
にアドレス指定された後、指定されたメモリ・アドレス
にあるデータがメモリ・データ・バス４００に転送され
る。このデータ・バス４００は、第１図に示されている
ようにデータをデータ・バッファ３５５に与える。メモ
リ・データ・バス４００では、３２ビツト（Ｄ。
７０のメモリ・モジュール８７１乃至３７４をデータ・
バッファ３５５に結合する。メモリ３７０が以上のよう
にアドレス指定された後、指定されたメモリ・アドレス
にあるデータがメモリ・データ・バス４００に転送され
る。このデータ・バス４００は、第１図に示されている
ようにデータをデータ・バッファ３５５に与える。メモ
リ・データ・バス４００では、３２ビツト（Ｄ。
Ｄ３１）がデータ用であり、４パリテイ・ビット（Ｐｏ
−Ｐ３）がパリティ用である。アドレス指定されたデー
タがメモリ・データ・バス４００に到達すると、そのデ
ータはデータ・バッファ３５５によって緩衝されてシス
テム・ローカル・バス２５０のデータ・バスに提供され
る。それから、そのデータはバッファ２４０及びＣＰＵ
ローカル・バス２３０を通ってプロセッサ２２５に与え
られる。
−Ｐ３）がパリティ用である。アドレス指定されたデー
タがメモリ・データ・バス４００に到達すると、そのデ
ータはデータ・バッファ３５５によって緩衝されてシス
テム・ローカル・バス２５０のデータ・バスに提供され
る。それから、そのデータはバッファ２４０及びＣＰＵ
ローカル・バス２３０を通ってプロセッサ２２５に与え
られる。
第２Ｂ図のタイミング波形についての以下の説明によっ
て、メモリ制迦回ｕ３４０及びメモリ３７０の動作が詳
細に示される。容易に比較できて便利なので、第９図の
タイミング波形が第２Ａ図に示されている。第２Ｂ図の
タイミング波形の説明のために、プロセッサ２２５がメ
モリ３７０中の選択されたアドレス即ち記憶装置に記憶
されたデータの１部分をアクセス要求すると仮定する。
て、メモリ制迦回ｕ３４０及びメモリ３７０の動作が詳
細に示される。容易に比較できて便利なので、第９図の
タイミング波形が第２Ａ図に示されている。第２Ｂ図の
タイミング波形の説明のために、プロセッサ２２５がメ
モリ３７０中の選択されたアドレス即ち記憶装置に記憶
されたデータの１部分をアクセス要求すると仮定する。
データのこの部分をデータの第１被選択部分と呼ぶ。デ
ータの第１被選択部分をアクセス後、プロセッサは別の
メモリ記憶位置にあるデータの第２被選択部分をアクセ
ス要求すると仮定する。
ータの第１被選択部分をアクセス後、プロセッサは別の
メモリ記憶位置にあるデータの第２被選択部分をアクセ
ス要求すると仮定する。
プロセッサ２２５は、データの第１部分が記憶されてい
る被選択アドレスをＣＰＬＩローカル・バス２３０のデ
ータ・バスに８力する。その被選択アドレスは、３２個
のアドレス・ビットＡ。
る被選択アドレスをＣＰＬＩローカル・バス２３０のデ
ータ・バスに８力する。その被選択アドレスは、３２個
のアドレス・ビットＡ。
Ａ と４個のバイト許可ビットＢ Ｅ ｏ Ｂ Ｅ
３から成り、これらのビットが全体として３６ビツト
・アドレスを構成している。４個のバイト許可ビットＢ
Ｅ ｏ Ｂ Ｅ ３は、指定アドレスに記憶されて
いる（４バイト、３２ビツト）データからどのバイト（
１乃至４）が検索されるべきかを指示するために用いら
れる。被選択アドレスは、ＣＰＵローカル・バス２３０
のアドレス・バスに達した後にバッファ２４０によって
緩衝される。それから、被選択アドレスはシステム・ロ
ーカル・バス２５０のアドレス・バスに転送されてメモ
リ制御回路３４０及びアドレス・マルチプレクサ３５０
に提供される。
３から成り、これらのビットが全体として３６ビツト
・アドレスを構成している。４個のバイト許可ビットＢ
Ｅ ｏ Ｂ Ｅ ３は、指定アドレスに記憶されて
いる（４バイト、３２ビツト）データからどのバイト（
１乃至４）が検索されるべきかを指示するために用いら
れる。被選択アドレスは、ＣＰＵローカル・バス２３０
のアドレス・バスに達した後にバッファ２４０によって
緩衝される。それから、被選択アドレスはシステム・ロ
ーカル・バス２５０のアドレス・バスに転送されてメモ
リ制御回路３４０及びアドレス・マルチプレクサ３５０
に提供される。
システム・ユニット２００は、その３６ビツト被選択ア
ドレスのうちの９ビツトがアクセスされるべきデータの
ページ・アドレス即ち行アドレス（ＲＡＳアドレス）４
１０に対応するように、この実施例では構成されている
。即ち、ビットＡ１□−Ａ１９がＲＡＳアドレスに対応
する。ページ・アドレス４１０は、第２Ｂ図に示されて
いるように第１メモリ・サイクルの開始時に始まるよう
に時間調整されている。アドレス・マルチプレクサ３５
０は、３６ビツト・アドレスからこの９ビツト・ページ
・アドレス４１０を抽出し、アドレス・マルチプレクサ
８５０をメモリ３７０に結合している９本線の多重アド
レス（ＭＵＸ ＡＤＤＲ）バス３９０を介してこの９
ビツト・ページ・アドレス４１０をメモリ３７０に提供
する。
ドレスのうちの９ビツトがアクセスされるべきデータの
ページ・アドレス即ち行アドレス（ＲＡＳアドレス）４
１０に対応するように、この実施例では構成されている
。即ち、ビットＡ１□−Ａ１９がＲＡＳアドレスに対応
する。ページ・アドレス４１０は、第２Ｂ図に示されて
いるように第１メモリ・サイクルの開始時に始まるよう
に時間調整されている。アドレス・マルチプレクサ３５
０は、３６ビツト・アドレスからこの９ビツト・ページ
・アドレス４１０を抽出し、アドレス・マルチプレクサ
８５０をメモリ３７０に結合している９本線の多重アド
レス（ＭＵＸ ＡＤＤＲ）バス３９０を介してこの９
ビツト・ページ・アドレス４１０をメモリ３７０に提供
する。
第１メモリ・サイクルの開始時に、メモリ制御回路３４
０からのＲＡＳ信号は高くなっている。
０からのＲＡＳ信号は高くなっている。
これは、第２Ｂ図中に使用されている負論理規定ではオ
フ状態に対応している。ページ・アドレス４１０が多重
アドレス・バス３９０に現われた後、メモリ制御回路３
４０ （ＲＡＳ／ＣＡＳデコード回路８４５によって）
は第２Ｂ図に示されているように４１５の時点でＲＡＳ
信号を低く即ちオンにする。このようにして、指定デー
タをアクセスするためにメモリ３７０により使用される
ことになっているページ・アドレスがメモリ３７０に提
供される。
フ状態に対応している。ページ・アドレス４１０が多重
アドレス・バス３９０に現われた後、メモリ制御回路３
４０ （ＲＡＳ／ＣＡＳデコード回路８４５によって）
は第２Ｂ図に示されているように４１５の時点でＲＡＳ
信号を低く即ちオンにする。このようにして、指定デー
タをアクセスするためにメモリ３７０により使用される
ことになっているページ・アドレスがメモリ３７０に提
供される。
ＲＡＳ信号がオンになった後にメモリ制御回路３４０は
、アドレス・マルチプレクサ３５０によって８６ビツト
・アドレスからデータの９ビツト列アドレス４２０を抽
出し、その９ビツト列アドレス４２０をメモリ３７０へ
多重アドレス（ＭＵＸ ＡＤＤＲ）バス３９０を介し
て提供する。即ち、ビットＡ２”１１がそのような列ア
ドレス即ちＣＡＳアドレスに対応する。第２Ｂ図のタイ
ミング波形に示されるように、列アドレス４２０が多重
アドレス（ＭＵＸ ＡＤＤＲ）バス３９０に現れた後
に、メモリ制御口！３４０（ＲＡＳ／ＣＡＳデコード回
路８４５によって）は４２５の時点でＣＡＳ信号を低く
即ちオンにする。このようにして、指定データをアクセ
スするためにメモリ３７０により使用されることになっ
ている列アドレスが、メモリ３７０に提供される。デー
タのページ・アドレス及び列アドレスが、このようにし
て同じ９本線の多重アドレス（ＭＵＸ ＡＤＤＲ）バ
ス３９０へ多重化される。残りのビットＡ１７ ’３
１は、メモリ・モジュール３７１乃至３７４のうちのど
れがアドレス指定されているデータの第１部分を含むの
かを指示するために、ＲＡＳデコーダ３４５によって使
用される。
、アドレス・マルチプレクサ３５０によって８６ビツト
・アドレスからデータの９ビツト列アドレス４２０を抽
出し、その９ビツト列アドレス４２０をメモリ３７０へ
多重アドレス（ＭＵＸ ＡＤＤＲ）バス３９０を介し
て提供する。即ち、ビットＡ２”１１がそのような列ア
ドレス即ちＣＡＳアドレスに対応する。第２Ｂ図のタイ
ミング波形に示されるように、列アドレス４２０が多重
アドレス（ＭＵＸ ＡＤＤＲ）バス３９０に現れた後
に、メモリ制御口！３４０（ＲＡＳ／ＣＡＳデコード回
路８４５によって）は４２５の時点でＣＡＳ信号を低く
即ちオンにする。このようにして、指定データをアクセ
スするためにメモリ３７０により使用されることになっ
ている列アドレスが、メモリ３７０に提供される。デー
タのページ・アドレス及び列アドレスが、このようにし
て同じ９本線の多重アドレス（ＭＵＸ ＡＤＤＲ）バ
ス３９０へ多重化される。残りのビットＡ１７ ’３
１は、メモリ・モジュール３７１乃至３７４のうちのど
れがアドレス指定されているデータの第１部分を含むの
かを指示するために、ＲＡＳデコーダ３４５によって使
用される。
この時点で、被選択データのメモリ中の記憶位置を指定
するページ・アドレス４１０と列アドレス４２０との両
方が、メモリ３７０に提供されている。ＣＡＳ信号が活
動化される即ち低くなった時から所定の時間遅延Ｔ
後に、メモリ・デーＡＳ り・バス４００のデータが４３０の時点で有効になる。
するページ・アドレス４１０と列アドレス４２０との両
方が、メモリ３７０に提供されている。ＣＡＳ信号が活
動化される即ち低くなった時から所定の時間遅延Ｔ
後に、メモリ・デーＡＳ り・バス４００のデータが４３０の時点で有効になる。
それから、データは、データ・バッファ３５５中に含ま
れる両方向ラッチ（後に詳細に説明される）によって４
８５の時点で直ちにラッチされる。データ・バッファ３
５５の緩衝／ラッチの動作が生じた後に、ラッチされた
データ（データの第１被選択部分）がプロセッサ２２５
への転送のために４８７の時点でシステム・ローカル・
バス２５０のデータ・バスに提供される。
れる両方向ラッチ（後に詳細に説明される）によって４
８５の時点で直ちにラッチされる。データ・バッファ３
５５の緩衝／ラッチの動作が生じた後に、ラッチされた
データ（データの第１被選択部分）がプロセッサ２２５
への転送のために４８７の時点でシステム・ローカル・
バス２５０のデータ・バスに提供される。
第１メモリ・サイクル（現メモリ・サイクル）における
４３５の時点でのデータをラッチする動作の後であって
、第２メモリ・サイクル（次のメモリ・サイクル）の開
始前に、ＣＡＳプリチャージが４４０の時点で行なわれ
る。ＣＡＳプリチャージが４４０の時点で開始されると
、ＣＡＳプリチャージの開始から所定時間が経った後に
、メモリ・データ・バス４００におけるデータは４４２
の時点で無効になる。データ・バッファ３５５中のラッ
チ回路は、データが無効になる前に、即ち第２Ｂ図のメ
モリ・データ・バスのタイミング波形における４４２の
時点よりも前に、データをラッチする。メモリ・データ
・バス４００におけるデータが無効であるそれらの期間
は、第２Ｂ図では平行斜線によって示されている。ＣＡ
Ｓフリチャージの終了によって第１メモリ・サイクルの
終了は定まる。
４３５の時点でのデータをラッチする動作の後であって
、第２メモリ・サイクル（次のメモリ・サイクル）の開
始前に、ＣＡＳプリチャージが４４０の時点で行なわれ
る。ＣＡＳプリチャージが４４０の時点で開始されると
、ＣＡＳプリチャージの開始から所定時間が経った後に
、メモリ・データ・バス４００におけるデータは４４２
の時点で無効になる。データ・バッファ３５５中のラッ
チ回路は、データが無効になる前に、即ち第２Ｂ図のメ
モリ・データ・バスのタイミング波形における４４２の
時点よりも前に、データをラッチする。メモリ・データ
・バス４００におけるデータが無効であるそれらの期間
は、第２Ｂ図では平行斜線によって示されている。ＣＡ
Ｓフリチャージの終了によって第１メモリ・サイクルの
終了は定まる。
プロセッサ２２５は、データの第１被選択部分が通った
のと同じデータ・バスに沿って、データの第２被選択部
分のアドレスをメモリ制御回路３４０に伝送する。メモ
リ８７０から取出されるべきデータの第２被選択部分が
データの第１被選択部分と同じページに存在していると
メモリ制御回路３４０が決定したなら、第２Ｂ図のタイ
ミング波形に示されているように、４４０の時点でのＣ
ＡＳプリチャージの間に、多重アドレス（ＭＵＸＡＤＤ
Ｒ）バス３９０に与えられる列アドレスが、４４５の時
点でデータのその第２部分の列アドレスに変更される。
のと同じデータ・バスに沿って、データの第２被選択部
分のアドレスをメモリ制御回路３４０に伝送する。メモ
リ８７０から取出されるべきデータの第２被選択部分が
データの第１被選択部分と同じページに存在していると
メモリ制御回路３４０が決定したなら、第２Ｂ図のタイ
ミング波形に示されているように、４４０の時点でのＣ
ＡＳプリチャージの間に、多重アドレス（ＭＵＸＡＤＤ
Ｒ）バス３９０に与えられる列アドレスが、４４５の時
点でデータのその第２部分の列アドレスに変更される。
この列アドレスの変更は、第１メモリ・サイクルの終了
前に起きる。
前に起きる。
この列アドレスの変更に続いて、ＣＡＳプリチャージが
終了し、ＣＡＳ信号がオンになり、こうして４５０の時
点で第２メモリ・サイクルが始まる。データの第２被選
択部分に対応する列アドレスがメモリ３７０に提供され
る。時間遅延Ｔ の後に、その列アドレス及び既に
指示さＡＳ れているページ・アドレスに対応するデータが、メモリ
・データ・バス４００において４５５の時点で有効にな
る。
終了し、ＣＡＳ信号がオンになり、こうして４５０の時
点で第２メモリ・サイクルが始まる。データの第２被選
択部分に対応する列アドレスがメモリ３７０に提供され
る。時間遅延Ｔ の後に、その列アドレス及び既に
指示さＡＳ れているページ・アドレスに対応するデータが、メモリ
・データ・バス４００において４５５の時点で有効にな
る。
それから、データはデータ・バッファ３５５中に含まれ
る両方向ラッチによって４６０の時点で直ちにラッチさ
れる。データ・バッファ８５５の緩衝／ラッチの動作が
生じた後に、ラッチされたデータ（もはやデータの第２
被選択部分）がプロセッサ２２５への転送のために４６
５の時点でシステム・ローカル・バス２５０のデータ・
バスに提供される。
る両方向ラッチによって４６０の時点で直ちにラッチさ
れる。データ・バッファ８５５の緩衝／ラッチの動作が
生じた後に、ラッチされたデータ（もはやデータの第２
被選択部分）がプロセッサ２２５への転送のために４６
５の時点でシステム・ローカル・バス２５０のデータ・
バスに提供される。
後でデータ・バッファ３５５の説明においてより詳細に
示されるように、メモリ・データ・ラッチ制御信号（Ｌ
ＥＡＢＯ−３）が低いときには、データ・バッファ３５
５は透過即ちバススルーのモードで動作する。メモリ・
データ・ラッチ制御信号が高いときには、データ・バッ
ファ３５５はラッチ動作によってデータを記憶している
。
示されるように、メモリ・データ・ラッチ制御信号（Ｌ
ＥＡＢＯ−３）が低いときには、データ・バッファ３５
５は透過即ちバススルーのモードで動作する。メモリ・
データ・ラッチ制御信号が高いときには、データ・バッ
ファ３５５はラッチ動作によってデータを記憶している
。
以上、データの第２彼選択部分がデータの第１被選択部
分と同じページに存在する状況でのメモリ・アクセスに
ついて説明がなされた。しかりながら、データの第２被
選択部分がデータの第１被選択部分と同じページには存
在していないとメモリ制御回路３４０が決定したなら、
メモリのアドレス指定処理は第１メモリ・サイクルの始
めから全く再び開始されなければならない。行アドレス
即ちページ・アドレスがデータの第２部分についてはデ
ータの第１部分についてのものとは同じでないので、第
２Ｂ図のタイミング波形の第１メモリ・サイクルについ
て示されているのと類似するようにして、まずデータの
第２部分に対応する新しい行アドレスが次いで新しい列
アドレスが夫々メモリ３７０に伝送されなければならな
い。
分と同じページに存在する状況でのメモリ・アクセスに
ついて説明がなされた。しかりながら、データの第２被
選択部分がデータの第１被選択部分と同じページには存
在していないとメモリ制御回路３４０が決定したなら、
メモリのアドレス指定処理は第１メモリ・サイクルの始
めから全く再び開始されなければならない。行アドレス
即ちページ・アドレスがデータの第２部分についてはデ
ータの第１部分についてのものとは同じでないので、第
２Ｂ図のタイミング波形の第１メモリ・サイクルについ
て示されているのと類似するようにして、まずデータの
第２部分に対応する新しい行アドレスが次いで新しい列
アドレスが夫々メモリ３７０に伝送されなければならな
い。
第３図は、システム・ユニット２００中でメモリ・アク
セスが実行されるその処理を要約したフローチャートを
示している。フローチャートのブロック５００より、デ
ータが検索されるべき現アドレスを出力するためにプロ
セッサ２２５がアドレス・バイブ・ライニングを使用す
るときに、メモリ・アクセスが始まる。その現アドレス
は、既に述べたようにして、システム・ユニット２００
中のバス構造によりメモリ制御回路３４０に転送される
。フローチャートのブロック５０５より、現アドレスは
メモリ制御回路３４０によって復号される。即ち、ペー
ジ・アドレス及び列アドレスが現アドレスから抽出され
る。
セスが実行されるその処理を要約したフローチャートを
示している。フローチャートのブロック５００より、デ
ータが検索されるべき現アドレスを出力するためにプロ
セッサ２２５がアドレス・バイブ・ライニングを使用す
るときに、メモリ・アクセスが始まる。その現アドレス
は、既に述べたようにして、システム・ユニット２００
中のバス構造によりメモリ制御回路３４０に転送される
。フローチャートのブロック５０５より、現アドレスは
メモリ制御回路３４０によって復号される。即ち、ペー
ジ・アドレス及び列アドレスが現アドレスから抽出され
る。
フローチャートのブロック５１０より、ページ・アドレ
スが多重アドレス・バス３９０へ多重化される。ブロッ
ク５０５よりそのことが現メモリ・サイクルの開始を合
図する。ブロック５２０では、多重アドレス・バス３９
０に現在提供されているページ・アドレスをメモリ３７
０が選択するように、ＲＡＳ信号がアクティブ即ち活動
化される即ちオンされる。それから、ブロック５２５よ
り列アドレスが多重アドレス・バス３９０へ多重化され
る。ブロック５３０では、多重アドレス・バス８９０に
現在提供されている列アドレスをメモリ３７０が選択す
るように、ＣＡＳ信号がアクティブにされる即ちオンに
される。この時点で、メモリ８７０中に記憶された所望
データのアドレスが完全に指定されている。ブロック５
８５より、メモリ８７０は指定されたアドレスにおける
データをメモリ・データ・バス４００に転送する。ブロ
ック５４０より、そのようなデータをしばらく保存する
ために、データがデータ・バッファ３５５中の両方向ラ
ッチによってラッチされる。ブロック５４５より、デー
タがラッチされた後、そのデータはシステム・ローカル
・バス２５０のデータ・バスに転送される。ブロック５
５０より、現メモリ・サイクルの終了の前にＣＡＳブリ
チャージが行なわれる。それから、ブロック５５５より
、アクセスされるべき次のアドレスが復号される。
スが多重アドレス・バス３９０へ多重化される。ブロッ
ク５０５よりそのことが現メモリ・サイクルの開始を合
図する。ブロック５２０では、多重アドレス・バス３９
０に現在提供されているページ・アドレスをメモリ３７
０が選択するように、ＲＡＳ信号がアクティブ即ち活動
化される即ちオンされる。それから、ブロック５２５よ
り列アドレスが多重アドレス・バス３９０へ多重化され
る。ブロック５３０では、多重アドレス・バス８９０に
現在提供されている列アドレスをメモリ３７０が選択す
るように、ＣＡＳ信号がアクティブにされる即ちオンに
される。この時点で、メモリ８７０中に記憶された所望
データのアドレスが完全に指定されている。ブロック５
８５より、メモリ８７０は指定されたアドレスにおける
データをメモリ・データ・バス４００に転送する。ブロ
ック５４０より、そのようなデータをしばらく保存する
ために、データがデータ・バッファ３５５中の両方向ラ
ッチによってラッチされる。ブロック５４５より、デー
タがラッチされた後、そのデータはシステム・ローカル
・バス２５０のデータ・バスに転送される。ブロック５
５０より、現メモリ・サイクルの終了の前にＣＡＳブリ
チャージが行なわれる。それから、ブロック５５５より
、アクセスされるべき次のアドレスが復号される。
判断ブロック５６０において、前のアドレス（以前には
現アドレスであった）が位置していたページと同じペー
ジに次のアドレスが位置しているかどうかを決めるため
にテストが行なわれる。
現アドレスであった）が位置していたページと同じペー
ジに次のアドレスが位置しているかどうかを決めるため
にテストが行なわれる。
次のアドレスが前のアドレスと同じページに存在しない
なら、処理の流れは第３図のブロック５１０に戻る。ブ
ロック５１０では、次のそのページ・アドレスが多重ア
ドレス・バス３９０へ多重化される。しかしながら、次
のアドレスが前のアドレスと同じページに位置している
なら、処理の流れはブロック５６５に進む。ブロック５
６５では、次のアドレスの列アドレスが多重アドレス・
バス３９０へ多重化される。その後、ＣＡＳプリチャー
ジが終了すると、次のメモリ・サイクル即ち第２メモリ
・サイクルがブロック５７０で始まる。ブロック５７５
より、第２メモリ・サイクルの開始時に、多重アドレス
・バス８９０に現在提供されている列アドレスをメモリ
３７０が選択するように、ＣＡＳ信号がアクティブにさ
れる即ちオンにされる。この時点で、メモリ３７０中に
記憶された所望データについてのアドレスがもう一度完
全に指定されたことになる。そして、ブロック５８０よ
り、メモリ３７０は指定アドレスにおけるデータをメモ
リ・データ・バス８９０に転送する。ブロック５８５よ
り、そのようなデータを１ノばらく保存するために、デ
ータはデータ・バッファ３５５中の両方向ラッチによっ
てラッチされる。データがラッチされた後、ブロック５
９０よりデータはシステム・ローカル・データ・バス２
５０に転送される。それから、ブロック５９５より、現
メモリ・サイクルの終了前にＣＡＳプリチャージが行な
われる。ブロック６００より、アクセスされるべき次の
アドレスが復号される。その後、処理の流れは判断ブロ
ック５６０に戻って、そこで次のアドレスがすぐ前のア
ドレスと同じページに存在しているかどうかを決める判
断が再びなされる。
なら、処理の流れは第３図のブロック５１０に戻る。ブ
ロック５１０では、次のそのページ・アドレスが多重ア
ドレス・バス３９０へ多重化される。しかしながら、次
のアドレスが前のアドレスと同じページに位置している
なら、処理の流れはブロック５６５に進む。ブロック５
６５では、次のアドレスの列アドレスが多重アドレス・
バス３９０へ多重化される。その後、ＣＡＳプリチャー
ジが終了すると、次のメモリ・サイクル即ち第２メモリ
・サイクルがブロック５７０で始まる。ブロック５７５
より、第２メモリ・サイクルの開始時に、多重アドレス
・バス８９０に現在提供されている列アドレスをメモリ
３７０が選択するように、ＣＡＳ信号がアクティブにさ
れる即ちオンにされる。この時点で、メモリ３７０中に
記憶された所望データについてのアドレスがもう一度完
全に指定されたことになる。そして、ブロック５８０よ
り、メモリ３７０は指定アドレスにおけるデータをメモ
リ・データ・バス８９０に転送する。ブロック５８５よ
り、そのようなデータを１ノばらく保存するために、デ
ータはデータ・バッファ３５５中の両方向ラッチによっ
てラッチされる。データがラッチされた後、ブロック５
９０よりデータはシステム・ローカル・データ・バス２
５０に転送される。それから、ブロック５９５より、現
メモリ・サイクルの終了前にＣＡＳプリチャージが行な
われる。ブロック６００より、アクセスされるべき次の
アドレスが復号される。その後、処理の流れは判断ブロ
ック５６０に戻って、そこで次のアドレスがすぐ前のア
ドレスと同じページに存在しているかどうかを決める判
断が再びなされる。
データ・バッファ３５５として使用され得る高速ラッチ
動作型データ・バッファの１例が、第４図にブロック図
形式で示されている。例示を明確にするために、第４図
では、データ・バッファ３５５中で使用される４個の実
質的に同じモジュールのうちの１個が、モジュール６１
０として示されている。バッファ・モジュール６１０は
、メモリ・データ・バス４００のデータ線Ｄｏ乃至Ｄ７
に結合された８個のビット・ボート６１５を含む。
動作型データ・バッファの１例が、第４図にブロック図
形式で示されている。例示を明確にするために、第４図
では、データ・バッファ３５５中で使用される４個の実
質的に同じモジュールのうちの１個が、モジュール６１
０として示されている。バッファ・モジュール６１０は
、メモリ・データ・バス４００のデータ線Ｄｏ乃至Ｄ７
に結合された８個のビット・ボート６１５を含む。
バッファ・モジュール６１０は、ビット・ポート６１５
に結合されている“Ａ ” ＲＥ Ｃと印されたデータ
・レシーバ６２０を含む。データ・レシーバ６２０は、
メモリ・データ・バス４００に存在する０乃至５ボルト
のＴＴＬ信号環境とバッファ・モジュール６１０の内部
動作の特性であるＯ乃至約３ボルトの環境との間のイン
ターフェースとして働くバッファである。レシーバ６２
０の出力は８ビツト・データ・ラッチ６２５の人力に結
合されている。このラッチは、その制御人力６２５Ａに
与えられるＬＥＡＢＯ（ラッチ許可ＡからＢ）と印され
た適切なメモリ・データ・ラッチ制街信号によって、デ
ータをラッチするように命令されたときにはラッチの入
力に与えられたデータをラッチする。ラッチ６２５は透
過ラッチである。即ち、ラッチ６２５は、制御人力６２
５Ａにおける適切な制御信号に応答して透過モード又は
ラッチ・モードのいずれかで動作河能である。ラッチ６
２５が透過モードをとるように命令されたときには低い
人力信号は低い８力信号を生じ、また高い人力信号は高
い出力信号を生じる。即ち、透過モードのときには、ラ
ッチ６２５の人力に与えられる８ビツト・データはその
出力まで透過して行く。
に結合されている“Ａ ” ＲＥ Ｃと印されたデータ
・レシーバ６２０を含む。データ・レシーバ６２０は、
メモリ・データ・バス４００に存在する０乃至５ボルト
のＴＴＬ信号環境とバッファ・モジュール６１０の内部
動作の特性であるＯ乃至約３ボルトの環境との間のイン
ターフェースとして働くバッファである。レシーバ６２
０の出力は８ビツト・データ・ラッチ６２５の人力に結
合されている。このラッチは、その制御人力６２５Ａに
与えられるＬＥＡＢＯ（ラッチ許可ＡからＢ）と印され
た適切なメモリ・データ・ラッチ制街信号によって、デ
ータをラッチするように命令されたときにはラッチの入
力に与えられたデータをラッチする。ラッチ６２５は透
過ラッチである。即ち、ラッチ６２５は、制御人力６２
５Ａにおける適切な制御信号に応答して透過モード又は
ラッチ・モードのいずれかで動作河能である。ラッチ６
２５が透過モードをとるように命令されたときには低い
人力信号は低い８力信号を生じ、また高い人力信号は高
い出力信号を生じる。即ち、透過モードのときには、ラ
ッチ６２５の人力に与えられる８ビツト・データはその
出力まで透過して行く。
しかしながら、ラッチ６２５がその制衝入力６２５Ａ（
ＬＥＡＢＯ）におけるラッチ制御信号によってラッチ・
モードをとるように命令されたときには、特定の８ビツ
ト人力信号が与えられ、ラッチ出力は安定状態をとり、
そして制御人力６２５Ａに適切な制御信号が与えられる
まで、ラッチ出力はそのような状態のまま即ちラッチさ
れたままである。
ＬＥＡＢＯ）におけるラッチ制御信号によってラッチ・
モードをとるように命令されたときには、特定の８ビツ
ト人力信号が与えられ、ラッチ出力は安定状態をとり、
そして制御人力６２５Ａに適切な制御信号が与えられる
まで、ラッチ出力はそのような状態のまま即ちラッチさ
れたままである。
先の説明では、アドレス指定されたデータが第２Ｂ図中
の４３０の時点でメモリ・データ・バスにおいて有効に
なった直後に、データは４３５の時点でラッチされてい
る。出力ドライバ６３０は第４図に示されているように
ラッチ６２５の出力に結合されている。ドライバ６３０
は°’ Ｂ ” Ｄ Ｒ■と印されていて、データ・バ
ッファ６１０の０乃至約３ボルトの内部動作環境をドラ
イバ６３０の出力に存在する外部の０乃至５ボルトのＴ
ＴＬ環境へインターフェースするように働く。ドライバ
６８０の８ビツト出力はボート６３５に結合されている
。このボートは、システム・ローカル・バス２５０のデ
ータ・バスであるＢ ｏ Ｂ ７と印された８本のデ
ータ線に結合されている。このようにして、ラッチ６２
５がそこに提供されたデータをラッチしてしまうと、シ
ステムはデータの処理を続けることができる。また、シ
ステム・ローカル・バス２５０を介してプロセッサ２２
５が後で得るためにラッチ６２５が旧データを保持して
いる間、メモリ・データ・バス４００（Ｄ。
の４３０の時点でメモリ・データ・バスにおいて有効に
なった直後に、データは４３５の時点でラッチされてい
る。出力ドライバ６３０は第４図に示されているように
ラッチ６２５の出力に結合されている。ドライバ６３０
は°’ Ｂ ” Ｄ Ｒ■と印されていて、データ・バ
ッファ６１０の０乃至約３ボルトの内部動作環境をドラ
イバ６３０の出力に存在する外部の０乃至５ボルトのＴ
ＴＬ環境へインターフェースするように働く。ドライバ
６８０の８ビツト出力はボート６３５に結合されている
。このボートは、システム・ローカル・バス２５０のデ
ータ・バスであるＢ ｏ Ｂ ７と印された８本のデ
ータ線に結合されている。このようにして、ラッチ６２
５がそこに提供されたデータをラッチしてしまうと、シ
ステムはデータの処理を続けることができる。また、シ
ステム・ローカル・バス２５０を介してプロセッサ２２
５が後で得るためにラッチ６２５が旧データを保持して
いる間、メモリ・データ・バス４００（Ｄ。
Ｄ７）における信号は自由に変えられる。
ドライバ６３０は、０ＥＡＢＯと印されたメモリ・デー
タ・バス・ゲート制御人力６３０Ａを含む。０ＥＡＢＯ
信号がオンのとき、ドライバ６３０はそこをデータが通
過するようにアクティブにされる。しかしながら、０Ｅ
ＡＢＯ信号がオフのときには、ドライバ６３０はインア
クティブ即ち非活動状態にされる。
タ・バス・ゲート制御人力６３０Ａを含む。０ＥＡＢＯ
信号がオンのとき、ドライバ６３０はそこをデータが通
過するようにアクティブにされる。しかしながら、０Ｅ
ＡＢＯ信号がオフのときには、ドライバ６３０はインア
クティブ即ち非活動状態にされる。
ラッチ６２５の出力は８ビツト・パリティ木６４０の入
力にも結合されている。パリティ木６４０への８人力が
偶数を示すなら、パリティ木６４０は、奇数パリティを
維持するために１（高い）である単一ビット出力を発生
する。しかしながら、パリティ木６４０への８人力が奇
数を示すなら、パリティ木６４０は、奇数を維持するた
めに０（低い）である単一ビット出力を発生する。
力にも結合されている。パリティ木６４０への８人力が
偶数を示すなら、パリティ木６４０は、奇数パリティを
維持するために１（高い）である単一ビット出力を発生
する。しかしながら、パリティ木６４０への８人力が奇
数を示すなら、パリティ木６４０は、奇数を維持するた
めに０（低い）である単一ビット出力を発生する。
データ・バッファ６１０は、第４図に示されているよう
にＧＥＮ／ＣＫＯと印された入力を有するＧＥＮ／ＣＫ
レシーバ６４５を含む。ＧＥＮ／ＣＫレシーバ６４５は
、その入力における０乃至５ボルトのＴＴＬ信号をその
出力におけるＯ乃至３ボルトの信号へ変換するインター
フェースである。ＧＥＮ／ＣＫＯの値は、プロセッサ２
２５が次に実行することを要求する特定タイプのサイク
ルによって変わる。即ち、ＧＥＮ／ＣＫＯ入力信号（第
２Ｂ図参照）は、メモリ書込みサイクルが実行されよう
としているときには１（高い）の値を示し、そしてメモ
リ読取リサイクルが実行されようとしているときにはＯ
（低い）の値を示す。
にＧＥＮ／ＣＫＯと印された入力を有するＧＥＮ／ＣＫ
レシーバ６４５を含む。ＧＥＮ／ＣＫレシーバ６４５は
、その入力における０乃至５ボルトのＴＴＬ信号をその
出力におけるＯ乃至３ボルトの信号へ変換するインター
フェースである。ＧＥＮ／ＣＫＯの値は、プロセッサ２
２５が次に実行することを要求する特定タイプのサイク
ルによって変わる。即ち、ＧＥＮ／ＣＫＯ入力信号（第
２Ｂ図参照）は、メモリ書込みサイクルが実行されよう
としているときには１（高い）の値を示し、そしてメモ
リ読取リサイクルが実行されようとしているときにはＯ
（低い）の値を示す。
この例のために、メモリからの読取リサイクルが実行さ
れようとしていることを示すＯの値ｆ！：ＧＥＮ／ＣＫ
Ｏ信号が有すると仮定する。即ち、データ及び対応する
パリティ上方が既にメモリ８７０中に記憶されていて、
巻はやそのようなデータをアクセスすることが要求され
ている。この例のために、４個の８ビツト・バイトから
成る８２ビツト・ワードがメモリ３７０から検索される
ことになっていると仮定する。そのような３２ビツト・
ワードと一緒に４個のパリティ・ビットが記憶されてい
るとする。即ち、１個のパリティ・ビットが３２ビツト
・ワードの各バイトに開運付けられている。第４図のデ
ータ・バッファ６１０はそのような３２ビツト・ワード
の１バイト（８ビツト）及び１パリテイ・ビットを処理
することができることに注意されたい。そのような３２
ビット・ワードの残りの３バイト及び３パリテイ・ビッ
トは、第５図に示されているようにデータ・バッファ６
１０に類似する他の８個のデータ・バッファによって処
理される。
れようとしていることを示すＯの値ｆ！：ＧＥＮ／ＣＫ
Ｏ信号が有すると仮定する。即ち、データ及び対応する
パリティ上方が既にメモリ８７０中に記憶されていて、
巻はやそのようなデータをアクセスすることが要求され
ている。この例のために、４個の８ビツト・バイトから
成る８２ビツト・ワードがメモリ３７０から検索される
ことになっていると仮定する。そのような３２ビツト・
ワードと一緒に４個のパリティ・ビットが記憶されてい
るとする。即ち、１個のパリティ・ビットが３２ビツト
・ワードの各バイトに開運付けられている。第４図のデ
ータ・バッファ６１０はそのような３２ビツト・ワード
の１バイト（８ビツト）及び１パリテイ・ビットを処理
することができることに注意されたい。そのような３２
ビット・ワードの残りの３バイト及び３パリテイ・ビッ
トは、第５図に示されているようにデータ・バッファ６
１０に類似する他の８個のデータ・バッファによって処
理される。
ＧＥＮ／ＣＫレシーバ６４５の出力は、パリティ・ドラ
イバ６５０の制御人力６５０Ａに結合されている。パリ
ティ木６４０の出力は、パリティ・ドライバ６５０の人
力６５０Ｂと２人力排他的論理和ゲート６５５の一方の
人力とに結合されている。パリティ・ドライバ６５０の
出力６５０Ｃは、メモリ・データ・バス４００のパリテ
ィ・バス部分のパリティ線Ｐｏに結合されている。３６
ビツト・メモリ・データ・バス４００は、記憶された３
２ビツト・ワード用の線Ｄｏ−Ｄ８１と記憶された３２
ビツト・ワードを構成する４バイトに関連付けられた４
個のパリティ・ビットの各々に対応している４本のパリ
ティ線Ｐ ｏ Ｐ ８とを含んでいる。パリティ線Ｐ
ｏは、パリティ・ドライバ出力６５０Ｃに結合される他
に、パリティ・レシーバ６６０を介して排他的論理和ゲ
ート６５５の残る他方の人力に結合されている。ＧＥＮ
／ＣＫレシーバ６４５の出力は排他的論理和ゲート６５
５の制御人力６５５Ａに結合されている。制御人力６５
５Ａに提供される信号の論理状態によって、排他的論理
和ゲート６５５が信号を通過させるようにオンになるの
か又は信号を通過させないようにオフになるのかが決ま
る。排他的論理和ゲート６５５の出力はＥｏ（エラー）
と印され、エラー・ドライバ６６５に結合されている。
イバ６５０の制御人力６５０Ａに結合されている。パリ
ティ木６４０の出力は、パリティ・ドライバ６５０の人
力６５０Ｂと２人力排他的論理和ゲート６５５の一方の
人力とに結合されている。パリティ・ドライバ６５０の
出力６５０Ｃは、メモリ・データ・バス４００のパリテ
ィ・バス部分のパリティ線Ｐｏに結合されている。３６
ビツト・メモリ・データ・バス４００は、記憶された３
２ビツト・ワード用の線Ｄｏ−Ｄ８１と記憶された３２
ビツト・ワードを構成する４バイトに関連付けられた４
個のパリティ・ビットの各々に対応している４本のパリ
ティ線Ｐ ｏ Ｐ ８とを含んでいる。パリティ線Ｐ
ｏは、パリティ・ドライバ出力６５０Ｃに結合される他
に、パリティ・レシーバ６６０を介して排他的論理和ゲ
ート６５５の残る他方の人力に結合されている。ＧＥＮ
／ＣＫレシーバ６４５の出力は排他的論理和ゲート６５
５の制御人力６５５Ａに結合されている。制御人力６５
５Ａに提供される信号の論理状態によって、排他的論理
和ゲート６５５が信号を通過させるようにオンになるの
か又は信号を通過させないようにオフになるのかが決ま
る。排他的論理和ゲート６５５の出力はＥｏ（エラー）
と印され、エラー・ドライバ６６５に結合されている。
エラー・ドライバ６６５の出力はＥと印されたエラ一端
子に結合されている。エラー・ドライバ６６５はバッフ
ァ６１０の１部分ではない。エラー・ドライバ６６５に
ついては後で説明する。
子に結合されている。エラー・ドライバ６６５はバッフ
ァ６１０の１部分ではない。エラー・ドライバ６６５に
ついては後で説明する。
パリティ発生／検査回路６８０は、パリティ木６４０、
ＧＥＮ／ＣＫレシーバ６４５、パリティ・ドライバ６５
０、パリティ・レシーバ６６０、排他的論理和ゲート６
５５及びエラー・ドライバ６６５によって形成されてい
る。パリティ・エラー発生／検査回路６８０は２モード
で動作する。即ち、データがメモリに書込まれるときの
パリティ発生モードとデータがメモリから検索される即
ちアクセスされるときのパリティ・チエツク・モードと
である。この実施例はメモリ３７０中に記憶されたデー
タをアクセスすることを伴なうので、パリティ発生／検
査回路６８０のパリティ・チエツク・モード！−説明す
る。ＧＥＮ／ＣＫレシーバ６４５のＧＥＮ／ＣＫＯ入力
が低い（０）とき、パリティ発生／検査回路６８０はパ
リティ・チエツク・モードに入る。一方、ＧＥＮ／ＣＫ
Ｏ入力が高い（１）とき、パリティ発生／検査回路６８
０はパリティ発生モードに入る。パリティ・チエツク・
モードについては、レシーバ６４５が外部の（ＴＴＬ）
環境からＯのＧＥＮ／ＣＫＯ信号を受取るときに、レバ
６４５はその信号七景に述べたように０乃至３ボルトの
出力であるその出力にインターフェースして提供する。
ＧＥＮ／ＣＫレシーバ６４５、パリティ・ドライバ６５
０、パリティ・レシーバ６６０、排他的論理和ゲート６
５５及びエラー・ドライバ６６５によって形成されてい
る。パリティ・エラー発生／検査回路６８０は２モード
で動作する。即ち、データがメモリに書込まれるときの
パリティ発生モードとデータがメモリから検索される即
ちアクセスされるときのパリティ・チエツク・モードと
である。この実施例はメモリ３７０中に記憶されたデー
タをアクセスすることを伴なうので、パリティ発生／検
査回路６８０のパリティ・チエツク・モード！−説明す
る。ＧＥＮ／ＣＫレシーバ６４５のＧＥＮ／ＣＫＯ入力
が低い（０）とき、パリティ発生／検査回路６８０はパ
リティ・チエツク・モードに入る。一方、ＧＥＮ／ＣＫ
Ｏ入力が高い（１）とき、パリティ発生／検査回路６８
０はパリティ発生モードに入る。パリティ・チエツク・
モードについては、レシーバ６４５が外部の（ＴＴＬ）
環境からＯのＧＥＮ／ＣＫＯ信号を受取るときに、レバ
６４５はその信号七景に述べたように０乃至３ボルトの
出力であるその出力にインターフェースして提供する。
レシーバ６４５の出力はパリティ・ドライバ６５０の制
御人力６５０Ａに結合されている。そのため、制御人力
６５０Ａに目下現われている論理の低い状態即ちＯによ
って、パリティ・ドライバ６５０はオフにされ、パリテ
ィ木６４０の出力における信号はメモリ・データ・パス
４００のパリティ・パス線Ｐ。
御人力６５０Ａに結合されている。そのため、制御人力
６５０Ａに目下現われている論理の低い状態即ちＯによ
って、パリティ・ドライバ６５０はオフにされ、パリテ
ィ木６４０の出力における信号はメモリ・データ・パス
４００のパリティ・パス線Ｐ。
には渡されない。パリティ発生／検査回路６８０のパリ
ティ・チエツク・モードにおける機能は、データの特定
バイト（Ｄｏ−Ｄ７）に関係する記憶されたパリティ・
ビットＰｏとそのバイトがメモリ３７０から検索された
後にその同じバイトによって示される実際のパリティＰ
ｏ′とを比較することである。メモリのアクセスがうま
く行なわれたなら、アクセス前のパリティＰｏはアクセ
ス後のパリティＰｏ′と同じになるはずである。
ティ・チエツク・モードにおける機能は、データの特定
バイト（Ｄｏ−Ｄ７）に関係する記憶されたパリティ・
ビットＰｏとそのバイトがメモリ３７０から検索された
後にその同じバイトによって示される実際のパリティＰ
ｏ′とを比較することである。メモリのアクセスがうま
く行なわれたなら、アクセス前のパリティＰｏはアクセ
ス後のパリティＰｏ′と同じになるはずである。
１バイト（Ｄｏ ｏ ７ ）がメモリ３７０から取出
されるとき、それはレシーバ６２０によって受取られラ
ッチ６２５によってラッチされる。（線Ｄｏ−Ｄ７にお
いて取出される特定バイトを以後バイト０と０１゜）バ
イト０の８ビツトがラッチ６２５でラッチされているの
で、コンピュータ・システムは自由に先へ処理を進める
ことができるし、メモリ・データ・パス４００のＤ ｏ
Ｄ ７の線における信号の値を変えることができる
。ラッチ６２５がラッチしているときに、バイト０が８
ビツト・パリティ木６４０に提供される。８ビツト・パ
リティ木６４０は、このまさにアクセスされたバイトＯ
についてのパリティ・ビットＰｏ を引き呂す。Ｐｏ
は、バイト０がメモリ３７０から検索された後にバ
イトＯによって示される実際のパリティである。Ｐｏ′
パリティ・ビットが排他的論理和ゲート６５５の２人力
のうちの一方に提供される。排他的論理和ゲート６５５
の残る他方の入力は、パリティ・レシーバ６６０を介し
てメモリ・データ・パス４００のＰｏパリティ線に結合
されている。このように、バイト０がメモリ３７０から
検索されるときには、そのようなバイト０に対応するパ
リティ・ビットＰｏが、排他的論理和ゲート６５５の残
る他方の入力に提供される。
されるとき、それはレシーバ６２０によって受取られラ
ッチ６２５によってラッチされる。（線Ｄｏ−Ｄ７にお
いて取出される特定バイトを以後バイト０と０１゜）バ
イト０の８ビツトがラッチ６２５でラッチされているの
で、コンピュータ・システムは自由に先へ処理を進める
ことができるし、メモリ・データ・パス４００のＤ ｏ
Ｄ ７の線における信号の値を変えることができる
。ラッチ６２５がラッチしているときに、バイト０が８
ビツト・パリティ木６４０に提供される。８ビツト・パ
リティ木６４０は、このまさにアクセスされたバイトＯ
についてのパリティ・ビットＰｏ を引き呂す。Ｐｏ
は、バイト０がメモリ３７０から検索された後にバ
イトＯによって示される実際のパリティである。Ｐｏ′
パリティ・ビットが排他的論理和ゲート６５５の２人力
のうちの一方に提供される。排他的論理和ゲート６５５
の残る他方の入力は、パリティ・レシーバ６６０を介し
てメモリ・データ・パス４００のＰｏパリティ線に結合
されている。このように、バイト０がメモリ３７０から
検索されるときには、そのようなバイト０に対応するパ
リティ・ビットＰｏが、排他的論理和ゲート６５５の残
る他方の入力に提供される。
メモリ・アクセス前のＰｏパリティ・ビットがメモリ・
アクセス後のＰｏ パリティ・ビットと同じなら、即ち
、両方とも０又は両方とも１であるなら、排他的論理和
ゲート６５５は、メモリからデータ・バイト即ちバイト
０を検索する際にエラーが存在しなかったことを示す０
をその出力に発生する。しかしながら、メモリ・アクセ
ス前のＰｏパリティ・ビットがメモリ・アクセス後のＰ
ｏ゛パリティ・ビットと同じでないなら、排他的論理和
ゲート６５５は、メモリ３７０からバイト０１−検索す
る際にエラーが生じたことを示す１をその出力に発生す
る。排他的論理和ゲート６５５の出力におけるエラー出
力ビットは、否定論理和機能のドライバ６６５を介して
インターフェースされたと印されたエラー出カポードロ
ア０へ提供される。
アクセス後のＰｏ パリティ・ビットと同じなら、即ち
、両方とも０又は両方とも１であるなら、排他的論理和
ゲート６５５は、メモリからデータ・バイト即ちバイト
０を検索する際にエラーが存在しなかったことを示す０
をその出力に発生する。しかしながら、メモリ・アクセ
ス前のＰｏパリティ・ビットがメモリ・アクセス後のＰ
ｏ゛パリティ・ビットと同じでないなら、排他的論理和
ゲート６５５は、メモリ３７０からバイト０１−検索す
る際にエラーが生じたことを示す１をその出力に発生す
る。排他的論理和ゲート６５５の出力におけるエラー出
力ビットは、否定論理和機能のドライバ６６５を介して
インターフェースされたと印されたエラー出カポードロ
ア０へ提供される。
パリティ発生／検査回路６８０がパリティ・チエツク・
モードにあるときには、Ｇ ＢＮ／ＣＫレシーバ６４５
の出力に現われるＧＥＮ／ＣＫＯ信号は、排他的論理和
ゲート６５５をアクティブにするような低い状態にある
即ち０である。一方、パリティ発生／検査回路６８０が
パリティ発生モードにあるときには、そのＧＥＮ／ＣＫ
Ｏ信号は、排他的論理和ゲート６５５をオフにするよう
な高い゛状態にある。コンピュータ・システムは、エラ
ーが発生したかどうかを決めるために、定期的に各メモ
リ・サイクルの終了時にはＥ出力６７０１７！：サンプ
リングしている。
モードにあるときには、Ｇ ＢＮ／ＣＫレシーバ６４５
の出力に現われるＧＥＮ／ＣＫＯ信号は、排他的論理和
ゲート６５５をアクティブにするような低い状態にある
即ち０である。一方、パリティ発生／検査回路６８０が
パリティ発生モードにあるときには、そのＧＥＮ／ＣＫ
Ｏ信号は、排他的論理和ゲート６５５をオフにするよう
な高い゛状態にある。コンピュータ・システムは、エラ
ーが発生したかどうかを決めるために、定期的に各メモ
リ・サイクルの終了時にはＥ出力６７０１７！：サンプ
リングしている。
データ・バッファ／ラッチ６１０はまた、上記方向とは
逆の方向にも動作する。即ち、コンピュータ・システム
がバイト０１バイト１、バイト２及びバイト３を含む特
定の８２ビツト・ワードについてメモリへの書込みを行
なうときには、このワードのバイト０がシステム・ロー
カル・バス２５０からバッファ６１０を介してメモリ・
データ・バス４００へ転送される。より詳細には、シス
テムはバイト０をＢ ｏ Ｂ ７と印されたボート６
８５に提供する。ボート６３５は、第４図に示されるよ
うに、レシーバ６７５を介して８ビツト・ラッチ６８０
に結合されている。レシーバ６７５及びラッチ６８０は
、夫々実質的にレシーバ６２０及びラッチ６２５と同じ
である。ラッチ６８０は、ＬＥＢＡＯと印されたメモリ
・データ・ラッチ制御人力を含む。この制御入力は、高
い即ち１にされたときには、その結果としてラッチ６８
０に与えられた８ビツト・データのラッチ動作を生じる
。
逆の方向にも動作する。即ち、コンピュータ・システム
がバイト０１バイト１、バイト２及びバイト３を含む特
定の８２ビツト・ワードについてメモリへの書込みを行
なうときには、このワードのバイト０がシステム・ロー
カル・バス２５０からバッファ６１０を介してメモリ・
データ・バス４００へ転送される。より詳細には、シス
テムはバイト０をＢ ｏ Ｂ ７と印されたボート６
８５に提供する。ボート６３５は、第４図に示されるよ
うに、レシーバ６７５を介して８ビツト・ラッチ６８０
に結合されている。レシーバ６７５及びラッチ６８０は
、夫々実質的にレシーバ６２０及びラッチ６２５と同じ
である。ラッチ６８０は、ＬＥＢＡＯと印されたメモリ
・データ・ラッチ制御人力を含む。この制御入力は、高
い即ち１にされたときには、その結果としてラッチ６８
０に与えられた８ビツト・データのラッチ動作を生じる
。
ラッチ６８０の出力は、ドライバ６８５を介してメモリ
・データ・バス４００のＤｏ−Ｄ７データ線に結合され
ている。ドライバ６８５は、夙に説明したドライバ６３
０と実質的に同じである。ドライバ６８５は、メモリ・
データ・バス・ゲート制御入力０ＥＢＡＯ（８力許可Ｂ
からＡ）を含む。
・データ・バス４００のＤｏ−Ｄ７データ線に結合され
ている。ドライバ６８５は、夙に説明したドライバ６３
０と実質的に同じである。ドライバ６８５は、メモリ・
データ・バス・ゲート制御入力０ＥＢＡＯ（８力許可Ｂ
からＡ）を含む。
この制御入力は、論理０即ち低い信号が与えられるとき
には、データを通過させるようにドライバ６８５をオン
にする。メモリへの書込みモードにおけるレシーバ６７
５、ラッチ６８０及びドライバ６８５の動作を要約する
に、バイト０がボート６３５に提供されたときには、レ
シーバ６７５はバイト０のうちの８ビツトをラッチ６８
０に提供する。それから、メモリ・データ・ラッチ制御
信号ＬＥＡＢＯ（ラッチ許可ＢからＡ）によって、ラッ
チ６８０はデータをラッチするように命令される。こう
して、コンピュータ・システムは、弓き続いて処理を先
へ進めることができるし、システム・ローカル・データ
・バス２５０のボート６８５におけるデータ線Ｂｏ−８
７の信号の値を変えることができる。ドライバ６８５に
与えられる０ＥＢＡＯのメモリ・データ・バス・ゲート
制御信号は、ドライバ６８５？：オンにするために低く
なり、こうして、ラッチ６８０にラッチされたバイト０
の８ビツトがメモリ・データ・バス４００のデータ線Ｄ
ｏ−Ｄ７へ通過できる。０ＥＢＡＯ乃至３の信号は、メ
モリ・コントローラ３４０がメモリ３７０へ与える書込
み許可（ＷＥ）信号を反映している。このＷＥ倍信号、
読取リサイクルの間は高く、そして書込みサイクルの間
は低い。
には、データを通過させるようにドライバ６８５をオン
にする。メモリへの書込みモードにおけるレシーバ６７
５、ラッチ６８０及びドライバ６８５の動作を要約する
に、バイト０がボート６３５に提供されたときには、レ
シーバ６７５はバイト０のうちの８ビツトをラッチ６８
０に提供する。それから、メモリ・データ・ラッチ制御
信号ＬＥＡＢＯ（ラッチ許可ＢからＡ）によって、ラッ
チ６８０はデータをラッチするように命令される。こう
して、コンピュータ・システムは、弓き続いて処理を先
へ進めることができるし、システム・ローカル・データ
・バス２５０のボート６８５におけるデータ線Ｂｏ−８
７の信号の値を変えることができる。ドライバ６８５に
与えられる０ＥＢＡＯのメモリ・データ・バス・ゲート
制御信号は、ドライバ６８５？：オンにするために低く
なり、こうして、ラッチ６８０にラッチされたバイト０
の８ビツトがメモリ・データ・バス４００のデータ線Ｄ
ｏ−Ｄ７へ通過できる。０ＥＢＡＯ乃至３の信号は、メ
モリ・コントローラ３４０がメモリ３７０へ与える書込
み許可（ＷＥ）信号を反映している。このＷＥ倍信号、
読取リサイクルの間は高く、そして書込みサイクルの間
は低い。
以上、メモリ３７０に記憶されそして検索される４バイ
ト（３２ビツト）ワードのうちの１バイトＢＯの処理に
ついてなされるデータ・バッファ３５５の１部分につい
て説明した。この８２ビツト・ワードのうちの残りの８
バイト、バイト１、バイト２及びバイト３を処理するた
めに、第５図に示されているように、データ・ラッチ／
バッファ６１０が４個設けられる。これら４個のデータ
・バッファ６１０は、メモリ３７０から検索されるべき
又はメモリ３７０へ書込まれるべき前述の３２ビツト・
ワードのバイト０、バイト１、バイト２及びバイト３の
部分をそれらが処理することをわかりやすく示すために
、データ・バッファ６１０−０．６１０−１．６１０−
２及び６１０−３と印されている。
ト（３２ビツト）ワードのうちの１バイトＢＯの処理に
ついてなされるデータ・バッファ３５５の１部分につい
て説明した。この８２ビツト・ワードのうちの残りの８
バイト、バイト１、バイト２及びバイト３を処理するた
めに、第５図に示されているように、データ・ラッチ／
バッファ６１０が４個設けられる。これら４個のデータ
・バッファ６１０は、メモリ３７０から検索されるべき
又はメモリ３７０へ書込まれるべき前述の３２ビツト・
ワードのバイト０、バイト１、バイト２及びバイト３の
部分をそれらが処理することをわかりやすく示すために
、データ・バッファ６１０−０．６１０−１．６１０−
２及び６１０−３と印されている。
第５図は、３２ビツト・ワードのバイト０、バイト１、
バイト２及びバイト８を夫々処理するための４個の実質
的に同じデータ・バッファ／ラッチ６１０、即ちデータ
・バッファ６１０−０．６１０−１．６１０−２及び６
１０−３を含むデータ・バッファ３５５の簡略ブロック
図を示している。データ・バッファ３５５については、
１９８８年５月２６日に出願された米国特許出願通し番
号第１９８９６１号により詳細に説明されている。
バイト２及びバイト８を夫々処理するための４個の実質
的に同じデータ・バッファ／ラッチ６１０、即ちデータ
・バッファ６１０−０．６１０−１．６１０−２及び６
１０−３を含むデータ・バッファ３５５の簡略ブロック
図を示している。データ・バッファ３５５については、
１９８８年５月２６日に出願された米国特許出願通し番
号第１９８９６１号により詳細に説明されている。
第５図では、レシーバ（ＲＥＣ）６２０及びドライバ（
ＤＲＶ）６８５、ラッチ６２５及び６８０それにドライ
バ（ＤＲＶ）６３０及びレシーバ（ＦｔＥＣ）６７５が
夫々各ブロック中に対をなして一緒に示されている。デ
ータ・バッファ３５５は、システム・ローカル・バス２
５０のデータ・バスとメモリ・データ・バス４００との
間に位置している。特に、バッファ３５５のＤｏ−Ｄ３
１データ線はメモリ・データ・バス４００のＤｏ−Ｄ３
１データ線に結合されている。バッファ３５５のＢＯ−
Ｂ３１データ線はシステム・ローカル・バス２５０のデ
ータ・バスのＢｏ−８３１データ線に結合されている。
ＤＲＶ）６８５、ラッチ６２５及び６８０それにドライ
バ（ＤＲＶ）６３０及びレシーバ（ＦｔＥＣ）６７５が
夫々各ブロック中に対をなして一緒に示されている。デ
ータ・バッファ３５５は、システム・ローカル・バス２
５０のデータ・バスとメモリ・データ・バス４００との
間に位置している。特に、バッファ３５５のＤｏ−Ｄ３
１データ線はメモリ・データ・バス４００のＤｏ−Ｄ３
１データ線に結合されている。バッファ３５５のＢＯ−
Ｂ３１データ線はシステム・ローカル・バス２５０のデ
ータ・バスのＢｏ−８３１データ線に結合されている。
３２ビツト・ワードについてバッファ３５５を介して読
取り又は書込みのいずれが行なわれているにせよ、バッ
ファ／ラッチ６１０−０．６１〇−１，６１，０−２及
び６１０−３はそのような８２ビツト・ワードのうちの
夫々バイト０、バイト１、バイト２及びバイト３に作用
する。データ・バッファ３５５は、バイト０、バイト１
、バイト２及びバイト３について発生される即ちアクセ
スされるパリティに夫々対応する４個のパリティ・ビッ
ト人出力Ｐ ｏ 、Ｐ １、Ｐ２及びＰ３を含む。デー
Ｐ Ｐ 及びＰ り・バッファ３５５のＰＯ’ １、２３パリテイ卑泉
は、３６本線のメモリ・データ・バス４００のｐｐｐ
及びＰ３パリティ綿に０’ １’ ２ 結合されている。メモリ・データ・バス４００はデータ
線ＤＯ−Ｄ３１及びパリティ−ｕＩＰｏ−Ｐ３を含む。
取り又は書込みのいずれが行なわれているにせよ、バッ
ファ／ラッチ６１０−０．６１〇−１，６１，０−２及
び６１０−３はそのような８２ビツト・ワードのうちの
夫々バイト０、バイト１、バイト２及びバイト３に作用
する。データ・バッファ３５５は、バイト０、バイト１
、バイト２及びバイト３について発生される即ちアクセ
スされるパリティに夫々対応する４個のパリティ・ビッ
ト人出力Ｐ ｏ 、Ｐ １、Ｐ２及びＰ３を含む。デー
Ｐ Ｐ 及びＰ り・バッファ３５５のＰＯ’ １、２３パリテイ卑泉
は、３６本線のメモリ・データ・バス４００のｐｐｐ
及びＰ３パリティ綿に０’ １’ ２ 結合されている。メモリ・データ・バス４００はデータ
線ＤＯ−Ｄ３１及びパリティ−ｕＩＰｏ−Ｐ３を含む。
従って、特定の３２ビツト・ワードがメモリに書込まれ
るときには、データ・バッファ６１０−０乃至６１０−
３の各パリティ木６４０が８２ビツト・データ・ワード
の４バイト即ちバイト０乃至バイト３の各々と関係する
パリティを決めで、メモリ８７０中に記憶するためにそ
れら４個の決められたパリティ・ビットをパリティ線Ｐ
乃至Ｐ３に与える。メモリ３７０から８２ビット・ワ
ードを検索するために検索動作が行なわれるときには、
そのようなデータ・ワードに関係する４個のパリティ・
ビットＰ −Ｐ が検索されで、データ・バッファ
８５５のＰｏ−Ｐ３パリティ線に与えられる。
るときには、データ・バッファ６１０−０乃至６１０−
３の各パリティ木６４０が８２ビツト・データ・ワード
の４バイト即ちバイト０乃至バイト３の各々と関係する
パリティを決めで、メモリ８７０中に記憶するためにそ
れら４個の決められたパリティ・ビットをパリティ線Ｐ
乃至Ｐ３に与える。メモリ３７０から８２ビット・ワ
ードを検索するために検索動作が行なわれるときには、
そのようなデータ・ワードに関係する４個のパリティ・
ビットＰ −Ｐ が検索されで、データ・バッファ
８５５のＰｏ−Ｐ３パリティ線に与えられる。
データ・バッファ８５５のＧ巳Ｎ／ＣＫＯ，ＧＥ Ｎ／
ＣＫ １、ＧＥＮ／ＣＫ２及びＧＥＮ／ＣＫ３１は、メ
モリ制御回路３４０中に含まれる対応するＧＥＮＣＫＯ
乃至ＧＥＮＣＫ３制御線（図示せず）に結合されている
。メモリ制御回路３４０は、第２Ｂ図に示されているＧ
ＥＮ／ＣＫＯ信号のようなＧＥＮ／ＣＫ信号を発生し、
読取り又は書込みのいずれの動作が実行されているかに
関してバッファ３５５を命令するためにバッファ３５５
のＧＥＮＣＫＯ乃至ＧＥＮＣＫ３人力へその発生した信
号を与える。書込み動作が実行されているなら、メモリ
３７０へ書込まれている３２ビツト・ワードの４バイト
に対応する各パリティ・ビットを発生するように各バッ
ファ６１０−０乃至６１０−３を命令するために、適切
なＧＥＮＣＫＯ乃至ＧＥＮＣＫ３信号が生成される。し
かしながら、読取り動作が実行されているなら、第４図
について屑に説明したとおりパリティ・チエツク・モー
ドを実行するよう各バッファ６１０−０乃至６１０−３
ｔ−命令するために、メモリ制御回路３４０は適切なＧ
ＩＥＮＣＫＯ乃至ＧＥＮＣＫ３制御信号を発生する。即
ち、メモリ３７０かも４バイト及びそれらの対応する４
パリテイ・ビットＰｏ−Ｐ３を検索した後に、パリティ
木６４０は夫々検索後の４バイトのパリティＰ ｏ ’
−Ｐ ３“を決める。
ＣＫ １、ＧＥＮ／ＣＫ２及びＧＥＮ／ＣＫ３１は、メ
モリ制御回路３４０中に含まれる対応するＧＥＮＣＫＯ
乃至ＧＥＮＣＫ３制御線（図示せず）に結合されている
。メモリ制御回路３４０は、第２Ｂ図に示されているＧ
ＥＮ／ＣＫＯ信号のようなＧＥＮ／ＣＫ信号を発生し、
読取り又は書込みのいずれの動作が実行されているかに
関してバッファ３５５を命令するためにバッファ３５５
のＧＥＮＣＫＯ乃至ＧＥＮＣＫ３人力へその発生した信
号を与える。書込み動作が実行されているなら、メモリ
３７０へ書込まれている３２ビツト・ワードの４バイト
に対応する各パリティ・ビットを発生するように各バッ
ファ６１０−０乃至６１０−３を命令するために、適切
なＧＥＮＣＫＯ乃至ＧＥＮＣＫ３信号が生成される。し
かしながら、読取り動作が実行されているなら、第４図
について屑に説明したとおりパリティ・チエツク・モー
ドを実行するよう各バッファ６１０−０乃至６１０−３
ｔ−命令するために、メモリ制御回路３４０は適切なＧ
ＩＥＮＣＫＯ乃至ＧＥＮＣＫ３制御信号を発生する。即
ち、メモリ３７０かも４バイト及びそれらの対応する４
パリテイ・ビットＰｏ−Ｐ３を検索した後に、パリティ
木６４０は夫々検索後の４バイトのパリティＰ ｏ ’
−Ｐ ３“を決める。
Ｐ ｏ Ｐ ３の旧パリティ・ビットのいずれかが対
応するＰ ｏ ’ Ｐ ３’の新パリティ・ビットと
一致しないなら、エラー・ドライバ６６５の入力におけ
る第５図に示された対応するエラー線ＥＯ乃至Ｅ３にエ
ラー信号が生成される。エラー・ドライバ６６５は否定
論理和機能を実行する。エラー線ＥＯ１Ｅ１、Ｅ２及び
Ｅ３のいずれかがエラー信号を受取るなら、エラー・ド
ライバ６６５の出力にもそのようなエラー信号が発生す
る。エラー・ドライバ６６５は、バッファ３５５に対す
る内部の低電圧振幅環境をＥと印されたエラ一端子６７
０に提供される外部のＴＴＬ環境にインターフェースす
ることに注意されたい。
応するＰ ｏ ’ Ｐ ３’の新パリティ・ビットと
一致しないなら、エラー・ドライバ６６５の入力におけ
る第５図に示された対応するエラー線ＥＯ乃至Ｅ３にエ
ラー信号が生成される。エラー・ドライバ６６５は否定
論理和機能を実行する。エラー線ＥＯ１Ｅ１、Ｅ２及び
Ｅ３のいずれかがエラー信号を受取るなら、エラー・ド
ライバ６６５の出力にもそのようなエラー信号が発生す
る。エラー・ドライバ６６５は、バッファ３５５に対す
る内部の低電圧振幅環境をＥと印されたエラ一端子６７
０に提供される外部のＴＴＬ環境にインターフェースす
ることに注意されたい。
第６図は、砥に説明したバッファ３５５の様々な入力及
び出力を示すデータ・バッファ３５５のビン出力を示す
。
び出力を示すデータ・バッファ３５５のビン出力を示す
。
データ・バッファ３５５がとり得る種々の作動状ｉを要
約するために、次の表１を示す。
約するために、次の表１を示す。
−へＣＩ’）寸
種々のＧＥＮ／ＣＫ信号に応答してデータ・バッファ３
５５がとる種々の状態を要約するために、次の表２１１
：示す。
５５がとる種々の状態を要約するために、次の表２１１
：示す。
表２
ＧＥＮ／ＣＫｘ
ｘ
チエツク・モードのＰｘ大入力
８個の対応する”Ａ”人力につ
いて内部的に発生されたパリテ
ィ・ビットと比較される。不一
致ならエラー線が低くなる。
発生モードのパリティ・ビット
が次のように出力される。即ち、
１ 対応する′”Ａ”入力に偶数
個の１が存在する場合
Ｏ奇数個の１が存在する場合
注）ＧＥＮ／ＣＫＯ−３＝１な
らエラー出力＝”１”であ
る。
データ・バッファ３５５の０ＥＡＢＯ−３及びＧＥＮ／
ＣＫＯ−３のビンは共に結合され、従って０ＥＡＢ （
メモリ・データ・バス・ゲート制御）信号は第２Ｂ図に
示されるようにＧＥＮ／ＣＫ信号を反映している即ち追
従する。
ＣＫＯ−３のビンは共に結合され、従って０ＥＡＢ （
メモリ・データ・バス・ゲート制御）信号は第２Ｂ図に
示されるようにＧＥＮ／ＣＫ信号を反映している即ち追
従する。
メモリ・アクセス時間が低減されたコンピュータ・シス
テムについて以上説明してきたが、そのようなコンピュ
ータ・システムにおいてメモリをアクセスする方法につ
いても以下要約して説明する。この方法は、アドレス・
バス及びデータ・バスが結合され、半１、第２及び後続
のメモリ・サイクルが行なわれるようなページ・モード
・メモリを含むコンピュータ・システムにおいて使用さ
れる。特に、メモ＋１に記憶された上方を読取る方法は
、メモリ中のアクセスされるべきデータの位置に対応す
るアドレス信号をメモリに提供するステップを含む。そ
の方法は、第１メモリ・サイクルの間にメモリに行アド
レス・ストローブ（ＲＡＳ）信号を与えるステップと、
第１メモリ・サイクルの闇にＲＡＳ信号に続いて列アド
レス・ストローブ（ＣＡＳ ）信号をメモリに与えるス
テップとを含む。その方法は、データ・バスでの後の転
送のためにそのようにアドレス指定されたメモリをラッ
チするステップと、そのラッチするステップの後で第１
メモリ・サイクルの終了前にそのメモリについてＣＡＳ
プリチャージを実行するステップとを含む。
テムについて以上説明してきたが、そのようなコンピュ
ータ・システムにおいてメモリをアクセスする方法につ
いても以下要約して説明する。この方法は、アドレス・
バス及びデータ・バスが結合され、半１、第２及び後続
のメモリ・サイクルが行なわれるようなページ・モード
・メモリを含むコンピュータ・システムにおいて使用さ
れる。特に、メモ＋１に記憶された上方を読取る方法は
、メモリ中のアクセスされるべきデータの位置に対応す
るアドレス信号をメモリに提供するステップを含む。そ
の方法は、第１メモリ・サイクルの間にメモリに行アド
レス・ストローブ（ＲＡＳ）信号を与えるステップと、
第１メモリ・サイクルの闇にＲＡＳ信号に続いて列アド
レス・ストローブ（ＣＡＳ ）信号をメモリに与えるス
テップとを含む。その方法は、データ・バスでの後の転
送のためにそのようにアドレス指定されたメモリをラッ
チするステップと、そのラッチするステップの後で第１
メモリ・サイクルの終了前にそのメモリについてＣＡＳ
プリチャージを実行するステップとを含む。
以上、次のメモリ・サイクルにアクセスされるべきデー
タに関するＣ Ａ 、５プリチヤージを現メモリ・サイ
クル中へ繰り上げることにより、ページ・モード・メモ
リのアクセス時間を大きく低減させたコンピュータ・シ
ステムについて説明した。このコンピュータ・システム
は、ページ・モード・メモリをアクセスする間に持ち状
態を追加することなく高速のクロック速度で動作するこ
とができる。
タに関するＣ Ａ 、５プリチヤージを現メモリ・サイ
クル中へ繰り上げることにより、ページ・モード・メモ
リのアクセス時間を大きく低減させたコンピュータ・シ
ステムについて説明した。このコンピュータ・システム
は、ページ・モード・メモリをアクセスする間に持ち状
態を追加することなく高速のクロック速度で動作するこ
とができる。
Ｆ１発明の効果
本発明により、メモリをアクセスする間に持ち状態を追
加することなく高速のクロック速度で動作することがで
きるコンピュータ・システムが達成され、ページ・モー
ド・メモリに関するアクセス時間が低減される。
加することなく高速のクロック速度で動作することがで
きるコンピュータ・システムが達成され、ページ・モー
ド・メモリに関するアクセス時間が低減される。
第１図は、本発明によるコンピュータ・システムのブロ
ック図、第２Ａ図は、従来システムのメモリ部分のタイ
ミング波形図、第２Ｂ図は、第１図の本発明によるコン
ピュータ・システムのメモリ部分のタイミング波形図、
第３図は、本発明によるコンピュータ・システムでメモ
リ・アクセスがどのようにして実施されるかを示すフロ
ーチャート、第４図は、第１図の本発明によるコンピュ
ータ・システムで使用される両方向ラッチ回路のブロッ
ク図、第５図は、第４図のデータ・バッファの全体的な
ブロック図、第６図は、第５図のデータ・バッファのビ
ン出力を示す説明図、第７図は、コンピュータ・システ
ムの構成図、第８図は、ページ・モード・メモリを有す
る従来のコンピュータ・システムのブロック図、そして
第９図は、従来の典型的なページ・モード・メモリに関
するタイミング波形図である。 ｖ、６図 ｉ８鎚
ック図、第２Ａ図は、従来システムのメモリ部分のタイ
ミング波形図、第２Ｂ図は、第１図の本発明によるコン
ピュータ・システムのメモリ部分のタイミング波形図、
第３図は、本発明によるコンピュータ・システムでメモ
リ・アクセスがどのようにして実施されるかを示すフロ
ーチャート、第４図は、第１図の本発明によるコンピュ
ータ・システムで使用される両方向ラッチ回路のブロッ
ク図、第５図は、第４図のデータ・バッファの全体的な
ブロック図、第６図は、第５図のデータ・バッファのビ
ン出力を示す説明図、第７図は、コンピュータ・システ
ムの構成図、第８図は、ページ・モード・メモリを有す
る従来のコンピュータ・システムのブロック図、そして
第９図は、従来の典型的なページ・モード・メモリに関
するタイミング波形図である。 ｖ、６図 ｉ８鎚
Claims (6)
- （１）アドレス・バス及びデータ・バスが結合されたペ
ージ・モード・メモリと、 前記アドレス・バス及び前記データ・バスに結合され、
データを処理し、アクセスされるべきデータのメモリ中
の記憶位置に対応する第１アドレス信号を第１メモリ・
サイクルの間に前記メモリに提供する処理手段と、 前記メモリに結合され、行アドレス・ストローブ信号を
前記第１メモリ・サイクルの間に前記メモリに与える第
１制御手段と、 前記メモリに結合され、列アドレス・ストローブ信号を
前記第１メモリ・サイクルの間に前記行アドレス・スト
ローブ信号に続いて前記メモリに与える第２制御手段と
、 前記メモリと前記データ・バスとの間に結合され、前記
データ・バスでの後の転送のためにアドレス指定された
データをラッチするラッチ手段と、前記メモリに結合さ
れ、前記第１メモリ・サイクルの終了前に前記メモリを
ラッチすることに続いて列アドレス・ストローブ・プリ
チャージを前記メモリに施す列アドレス・ストローブ・
プリチャージ手段と、 を備えたコンピュータ・システム。 - （２）前記第１メモリ・サイクルに続く第２メモリ・サ
イクルの間にアクセスされるべきデータのメモリ中の記
憶位置に対応する第２アドレス信号を、前記第１メモリ
・サイクルの終了前に前記メモリに提供する手段が含ま
れる特許請求の範囲第（１）項記載のコンピュータ・シ
ステム。 - （３）アドレス・バス及びデータ・バスが結合され、第
１、第２及び後続のメモリ・サイクルが行なわれるペー
ジ・モード・メモリを含むコンピュータ・システムにお
いて、前記メモリに記憶された情報を読取る方法であつ
て、 前記メモリにおけるアクセスされるべきデータの記憶位
置に対応するアドレス信号を前記メモリに提供し、 前記第１メモリ・サイクルの間に行アドレス・ストロー
ブ信号を前記メモリに与え、 前記第１メモリ・サイクルの間に前記行アドレス・スト
ローブ信号に続いて列アドレス・ストローブ信号を前記
メモリに与え、 前記データ・バスでの後の転送のためにアドレス指定さ
れたメモリをラツチし、 前記第１メモリ・サイクルの終了前に前記ラッチするス
テップに続いて前記メモリについて列アドレス・ストロ
ーブ・プリチャージを行なう、ことを含む前記の方法。 - （４）プロセッサがアドレス・バス及びデータ・バスを
介してページ・モード・メモリに結合され、前記メモリ
に関して第１、第２及び後続のメモリ・サイクルが行な
われるコンピュータ・システムにおいて、持ち状態を追
加することなく前記メモリから前記プロセッサへ前記メ
モリ中行及び列に記憶されたデータを転送する方法であ
つて、 アクセスされるべきデータが位置する行のアドレスを前
記メモリに提供し、 前記第１メモリ・サイクルの間に行アドレス・ストロー
ブ信号を前記メモリに与え、 前記第１メモリ・サイクルの間に前記行アドレス・スト
ローブ信号に続いて、アクセスされるべきデータが位置
する列のアドレスを前記メモリに提供し、 前記データのアドレス指定を完成させるように、前記第
１メモリ・サイクルの間に列アドレス・ストローブ信号
を前記メモリに与え、 前記データ・バスでの後の転送のためにアドレス指定さ
れたデータをラツチし、 前記第１メモリ・サイクルの終了前に前記ラッチするス
テップに続いて前記メモリについて列アドレス・ストロ
ーブ・プリチャージを行なう、ことを含む前記の方法。 - （５）メモリのページへの第１アクセスが現メモリ・サ
イクル中に生じ、前記ページへの第２アクセスが次のメ
モリ・サイクル中に生じるページ・モード・メモリ・シ
ステムにおけるメモリ制御の方法であつて、 前記次のメモリ・サイクル中にアクセスされるべきデー
タに関する列アドレス・ストローブ・プリチャージを、
前記現メモリ・サイクル中へ繰り上げ、 後の転送のためにデータを保持するように、列アドレス
・ストローブ・プリチャージの前にデータをラッチする
、 ことを含む前記の方法。 - （６）アドレス・バス及びデータ・バスに結合されたメ
モリのページへの第１アクセスが現メモリ・サイクル中
に生じ、前記ページへの第２アクセスが次のメモリ・サ
イクル中に生じるページ・モード・メモリ・システムに
おけるメモリ・コントローラであつて、 前記次のメモリ・サイクル中にアクセスされるべきデー
タに関する列アドレス・ストローブ・プリチャージを、
前記現メモリ・サイクル中へ繰り上げるタイミング手段
と、 前記列アドレス・ストローブ・プリチャージの前に前記
データ・バスに現れるデータをラッチするラッチ手段と
、 を備える前記メモリ・コントローラ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/196,721 US5034917A (en) | 1988-05-26 | 1988-05-26 | Computer system including a page mode memory with decreased access time and method of operation thereof |
| US196721 | 2002-07-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0223591A true JPH0223591A (ja) | 1990-01-25 |
| JPH06101225B2 JPH06101225B2 (ja) | 1994-12-12 |
Family
ID=22726583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1096568A Expired - Lifetime JPH06101225B2 (ja) | 1988-05-26 | 1989-04-18 | コンピユータ・システム、コンピユータ・システム中のメモリの読取方法及び転送方法、メモリ制御の方法及びメモリ・コントローラ |
Country Status (24)
| Country | Link |
|---|---|
| US (1) | US5034917A (ja) |
| EP (1) | EP0343769B1 (ja) |
| JP (1) | JPH06101225B2 (ja) |
| KR (1) | KR920010950B1 (ja) |
| CN (1) | CN1010809B (ja) |
| AT (1) | ATE125058T1 (ja) |
| BE (1) | BE1003816A4 (ja) |
| BR (1) | BR8902399A (ja) |
| CA (1) | CA1319201C (ja) |
| DE (2) | DE68923403T2 (ja) |
| DK (1) | DK189589A (ja) |
| ES (1) | ES2075045T3 (ja) |
| FI (1) | FI95971C (ja) |
| GB (1) | GB2219418A (ja) |
| HK (1) | HK23896A (ja) |
| IT (1) | IT1230189B (ja) |
| MX (1) | MX167244B (ja) |
| MY (1) | MY104737A (ja) |
| NL (1) | NL8901237A (ja) |
| NO (1) | NO891581L (ja) |
| NZ (1) | NZ228610A (ja) |
| PH (1) | PH30402A (ja) |
| PT (1) | PT90631B (ja) |
| SE (1) | SE8901304L (ja) |
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