JPH08228151A - 高周波数ｐｌｌ回路 - Google Patents

高周波数ｐｌｌ回路

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JPH08228151A
JPH08228151A JP7274122A JP27412295A JPH08228151A JP H08228151 A JPH08228151 A JP H08228151A JP 7274122 A JP7274122 A JP 7274122A JP 27412295 A JP27412295 A JP 27412295A JP H08228151 A JPH08228151 A JP H08228151A
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Abstract

(57)【要約】 【課題】 従来のＣＭＯＳ回路によっては不可能であっ
た高周波数信号を出力できるＰＬＬ回路を提供する。 【解決手段】 入力及び出力を有する第１のＰＬＬサブ
回路と、該第１のＰＬＬサブ回路の入力に接続された入
力及び出力を有する第２のＰＬＬサブ回路と、前記第１
のＰＬＬサブ回路と第２のＰＬＬサブ回路の出力にそれ
ぞれ接続された第１の入力及び第２の入力を有する排他
的ＯＲ回路と、からなり、前記第１のＰＬＬサブ回路と
第２のＰＬＬサブ回路は、並列的関係若しくはマスタ／
スレーブの関係にあることを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本願発明は、ＰＬＬ回路、特
に高周波数ＰＬＬ回路技術に関する。
【０００２】
【従来の技術】ＰＬＬ回路は、クロック信号の再生、周
波数の合成、周波数の乗算その他の種々の目的のため、
電子回路の中に幅広く使用されている。これらＰＬＬ回
路については、各種の技術文献が数多く出版されてい
る。
【０００３】これらの文献において共通して論じられて
いるとおり、従来のＰＬＬが扱える信号の最大周波数
は、ＰＬＬ回路内において生じる遅延によって制限を受
ける。当該遅延は、発振素子が本質的に具有する遅延に
よる。例えば、リング発振器をベースとするＰＬＬ回路
においては、ＰＬＬ内の電圧制御発振器は、発振が自己
的に維持されるためには、少なくとも３つの発振ステー
ジを有しなければならない。各発振ステージは、サイク
ル毎に２つの遅延周期を生じさせる発振素子を含む。従
って、このＰＬＬ回路における全体の遅延はサイクル毎
に６つの遅延周期となる。
【０００４】発振素子内の制御用トランジスタによって
も遅延が生じる。発信周波数を制御するための制御用ト
ランジスタによって、キャパシタと抵抗が加えられるの
で、これによる付加遅延もまたＰＬＬ回路の最大使用周
波数を限定することとなる。ＰＬＬ回路が０．７ミクロ
ンのＣＭＯＳ技術によって実施される場合には、上記６
つの遅延と付加遅延により、ＰＬＬ回路において使用で
きる最大周波数は約５００ＭＨｚである。この周波数
は、電子回路内における論理ゲートの最大トグル周波数
である２ＧＨｚよりもかなり小さい。
【０００５】しかも、ＰＬＬ回路を目標周波数に対して
ロックさせるためには、最大使用周波数は最大設計周波
数よりも高い。例えば、設計周波数が５００ＭＨｚであ
るならば、使用周波数は５００ＭＨｚよりも高くなけれ
ばならない。
【０００６】
【発明が解決しようとする課題】コストが低いＣＭＯＳ
等所与の技術下における最大使用周波数よりも高い周波
数で使用しようとすれば、よりコストの高い他の技術、
例えば、シリコン・バイポーラとかガリウム砒素による
回路技術に依存しなければならない。
【０００７】それ故、従来知られたＣＭＯＳによるＰＬ
Ｌ回路における使用周波数よりも顕著に高い使用周波数
で動作するＣＭＯＳによるＰＬＬ回路を供給することに
よって、より高い使用周波数で動作する技術を高いコス
トの技術を使用することなく実現することが望まれてい
たのである。
【０００８】従って本願の発明は、高周波数ＰＬＬ回路
を提供することであり、さらに、ＣＭＯＳ技術を用いた
高周波数ＰＬＬ回路を提供することにある。
【０００９】
【課題を解決するための手段】上記課題を解決すべく、
本願発明は、入力及び出力を有する第１のＰＬＬサブ回
路と、前記第１のＰＬＬサブ回路の入力に接続された入
力及び出力とを有する第２のＰＬＬサブ回路と、前記第
１のＰＬＬサブ回路と前記第２のＰＬＬサブ回路の出力
にそれぞれ接続された第１の入力と第２の入力及び出力
とを有する排他的ＯＲ回路、の構成により、ＣＭＯＳ技
術による高周波数ＰＬＬを実現した。
【００１０】第１の実施例においては、第１のＰＬＬサ
ブ回路と第２のＰＬＬサブ回路がマスター／スレーブの
関係となり、第１のＰＬＬサブ回路における電圧制御発
振器が第２のＰＬＬサブ回路をドライヴする構成として
いる。
【００１１】第２の実施例においては、第１のＰＬＬサ
ブ回路と第２のＰＬＬサブ回路が並列的に配置され、そ
れぞれのサブ回路が電圧制御発振器を有する用に構成さ
れている。
【００１２】ＣＭＯＳ技術の進展に伴い、ＣＭＯＳ技術
において扱える周波数が向上するにしたがい、本願発明
に係るＰＬＬ回路は、ギガ出力周波数の信号を発生させ
ることも可能である。
【００１３】
【発明の実施の形態】図１を参照しつつ、本願発明に係
るＰＬＬ回路を説明する。
【００１４】ＰＬＬ回路１１は、ロジック要素２２に対
してクロック出力信号を供給する。水晶発振子１８は、
ＰＬＬ回路１１に対してクロック入力信号を供給する。
ロジック要素２２は、クロック信号を要求する如何なる
部分のコンピュータ要素であっても良い。
【００１５】ＰＬＬ回路１１は、ＰＬＬサブ回路１２
と、ＰＬＬサブ回路１４と排他的ＯＲ回路１６を含む。
ＰＬＬサブ回路１２は、２Ｎ分周器回路２０と、位相検
出器２４と、充電ポンプ回路２６と、ループ・フィルタ
２８と、電圧制御発振器（ＶＯＣ）３０と、１１Ｎ分周
回路３２を含む。これらのコンポーネメント２０、２
４、２６、２８、３０、３２のそれぞれの機能は、当業
者において良く知られている。
【００１６】ＰＬＬサブ回路１４は、２Ｎ分周器回路４
０と、位相検出器４４と、充電ポンプ回路４６と、ルー
プ・フィルタ４８と、遅延回路５０と、１１Ｎ分周回路
５２を含む。これらの個々のコンポーネントの機能も良
く知られている。ＰＬＬサブ回路においては、電圧制御
発振器が含まれていないのでマスターとしてのＰＬＬサ
ブ回路１２へ従属するスレーブＰＬＬサブ回路として機
能する。ＰＬＬサブ回路１２は、その出力をノードＣか
ら接続線５６経由でＰＬＬサブ回路１４の遅延回路５０
に供給する。
【００１７】それぞれのＰＬＬサブ回路１２及び１４に
おける分周器２Ｎと１１Ｎの分周比は、クロック入力周
波数とクロック出力周波数に基づいて任意に設定され得
る。本実施例においては、クロック入力周波数が１００
ＭＨｚであり、クロック出力周波数を１．１ＧＨｚにす
るために、当該分周比を２：１１に設定したが、これを
例えば２：１０に設定すれば同条件下においてクロック
出力周波数は１ＧＨｚになることは言うまでもない。両
ＰＬＬサブ回路の分周器３２、５２による分周倍率Ｎの
値は如何なる値をも取ることは可能であるが、両者は同
一で１であることが望ましい。
【００１８】図２に表示される各種信号のタイミング・
ダイアグラムのとおり、マスターＰＬＬサブ回路１２
は、水晶発振子１８からのクロック入力の立ち上がりエ
ッジでトリガされ、一方、スレーブＰＬＬサブ回路１４
は、同クロック入力の立ち下がりエッジでトリガされ
る。前記倍率Ｎが同一で１の場合、分周器２０のノード
Ａ及び分周器４０のノードＢにおける出力周波数はそれ
ぞれ５０ＭＨｚであり、それぞれの位相が９０度相違し
ている。
【００１９】前記倍率Ｎが共に１の場合、１１Ｎ分周器
３２、５２の入力側ノードＡにおける入力信号周波数５
０ＭＨｚは出力側ノードＣにおいて５５０ＭＨｚに増大
されることとなる。図１において、スレーブＰＬＬサブ
回路の遅延回路５０は、マスタＰＬＬサブ回路側から接
続線５６を介して５５０ＭＨｚの信号を入力する。ノー
ドＤにおける信号はノードＢにおける信号と位相的にロ
ックされており、ノードＡにおける信号とは１８０度位
相が相違している。このようにして、ノードＣとノード
Ｄにおける位相差９０は維持される。
【００２０】本願発明の他の実施例に係る高周波ＰＬＬ
回路を示す図３においては、遅延回路５０は、独自の電
圧制御発振器に置き換わっている。遅延回路を不要と
し、コストの高い電圧制御発振器に置き換わることにな
るが、それぞれのＰＬＬサブ回路１２と１４間にマスタ
ー／スレーブの関係はなくなる。前記倍率Ｎが共に等し
く１の場合、ノードＡ及びノードＢにおける信号周波数
５０ＭＨｚは、それぞれノードＣ及びノードＤにおいて
５５０ＭＨｚに増大される。
【００２１】上記図１及び図２に示された何れの実施例
においても、ノードＣ及びノードＤにおける信号は排他
的ＯＲ回路１６の入力に接続される。両入力信号は９０
度位相がずれていることから、排他的ＯＲ回路１６は、
入力信号の周波数の２倍、すなわち１．１ＧＨｚのクロ
ック出力信号を出力することとなる。
【００２２】本願発明に係る高周波数ＰＬＬ回路は、上
記実施例において用いられた諸定数、諸条件に限定され
るものではなく、本願発明の技術的範囲において種々の
値を取りうることは言うまでもない。
【００２３】
【発明の効果】以上のとおり、本願発明に係るＰＬＬ回
路は、従来においては、コストの高いシリコン・バイポ
ーラとかガリウム砒素による回路技術に依存しなければ
不可能であった、１ＧＨｚを超える高周波数ＰＬＬ回路
を、通常の低コストのＣＭＯＳ技術によって実現するこ
とを可能とした。
【図面の簡単な説明】
【図１】 本願発明に係る高周波ＰＬＬ回路のブロック
・ダイアグラムである。
【図２】 本願発明に係る高周波ＰＬＬ回路の動作を説
明するための各種信号のタイミング・ダイアグラムであ
る。
【図３】 本願発明の他の実施例に係る高周波ＰＬＬ回
路のブロック・ダイアグラムである。

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 入力及び出力を有する第１のＰＬＬ回路
    と、 前記第１のＰＬＬ回路の入力に接続された入力及び出力
    を有する第２のＰＬＬ回路と、 前記第１のＰＬＬ回路の出力に接続された第１の入力、
    前記第２のＰＬＬ回路の出力に接続された第２の入力及
    び出力を有する排他的ＯＲ回路と、から成る高周波数Ｐ
    ＬＬ回路。
  2. 【請求項２】 前記第１のＰＬＬ回路と前記第２のＰＬ
    Ｌ回路の入力は、所定の入力周波数の信号を発生する水
    晶発振子に接続され、前記排他的ＯＲ回路の出力は、前
    記入力周波数の所定倍数の出力周波数の信号を出力す
    る、請求項１の高周波数ＰＬＬ回路。
  3. 【請求項３】 前記出力周波数は５００ＭＨｚよりも大
    きい、請求項２の高周波数ＰＬＬ回路。
  4. 【請求項４】 前記出力周波数は１ＧＨｚよりも大き
    い、請求項２の高周波数ＰＬＬ回路。
  5. 【請求項５】 前記第１のＰＬＬ回路は、 該第１のＰＬＬ回路の入力に接続された入力及び出力を
    有するＮ分周回路と、 第１の入力、第２の入力及び
    出力を有し、該第第１の入力は前記Ｎ分周回路の出力に
    接続された位相検出器と、 前記位相検出器の出力に接続された入力及び出力を有す
    る充電ポンプ回路と、 前記充電ポンプ回路の出力に
    接続された入力及び出力を有するループ・フィルタと、 前記ループ・フィルタの出力に接続された入力及び前記
    排他的ＯＲ回路の第１の入力に接続された出力を有する
    電圧制御発信器と、 前記電圧制御発信器の出力に接続された入力及び前記位
    相検出器の第２の入力に接続された出力を有するＭ分周
    回路と、から成る、請求の範囲１の高周波数ＰＬＬ回
    路。
  6. 【請求項６】 前記第２のＰＬＬ回路は、 該第２のＰＬＬ回路の入力に接続された入力及び出力を
    有するＱ分周回路と、 第１の入力、第２の入力及び
    出力を有し、該第１の入力は前記Ｑ分周回路の出力に接
    続された位相検出器と、 前記位相検出器の出力に接続された入力及び出力を有す
    る充電ポンプ回路と、 前記充電ポンプ回路の出力に
    接続された入力及び出力を有するループ・フィルタと、 前記ループ・フィルタの出力に接続された入力及び前記
    排他的ＯＲ回路の第２の入力に接続された出力を有する
    電圧制御発信器と、 前記電圧制御発信器の出力に接続された入力及び前記位
    相検出器の第２の入力に接続された出力を有するＰ分周
    回路と、から成る、請求の範囲５の高周波数ＰＬＬ回
    路。
  7. 【請求項７】 前記第１のＰＬＬ回路と前記第２のＰＬ
    Ｌ回路の入力は、所定周波数の入力信号を発生する水晶
    発振子に接続され、各々の前記分周回路の分周値の比率
    Ｍ：Ｎ及びＰ：Ｑは相等しく共通の値をとり、且つ前記
    排他的ＯＲ回路の出力は、前記入力信号の前記所定周波
    数と前記比率の２倍値の積に等しい、請求項６の高周波
    ＰＬＬ回路。
  8. 【請求項８】 前記Ｎ分周器は前記水晶発振子からの入
    力信号の立ち上がりによってトリガーされ、前記Ｑ分周
    器は前記水晶発振子からの入力信号の立ち下がりによっ
    てトリガーされる、請求項７の高周波数ＰＬＬ回路。
  9. 【請求項９】 前記排他的ＯＲ回路の前記第１の入力に
    おける第１の信号と同回路の前記第２の入力における第
    ２の信号は、位相が９０度相違する、請求項８の高周波
    ＰＬＬ回路。
  10. 【請求項１０】 前記第１のＰＬＬ回路は、マスターＰ
    ＬＬ回路を構成し、前記第２のＰＬＬ回路は、スレーブ
    ＰＬＬ回路を構成する、請求項５の高周波ＰＬＬ回路。
  11. 【請求項１１】 前記第２のＰＬＬ回路は、 該第２のＰＬＬ回路の入力に接続された入力及び出力を
    有するＱ分周回路と、 第１の入力、第２の入力及び出力を有し、該第１の入力
    は前記Ｑ分周回路の出力に接続された位相検出器と、 前記位相検出器の出力に接続された入力及び出力を有す
    る充電ポンプ回路と、 前記充電ポンプ回路の出力に接続された入力及び出力を
    有するループ・フィルタと、 前記ループ・フィルタの出力に接続された第１の入力、
    前記第１のＰＬＬ回路の電圧制御発振器の出力に接続さ
    れた第２の入力及び前記排他的ＯＲ回路の第２の入力に
    接続された出力を有する遅延回路と、 前記遅延回路の出力に接続された入力及び前記位相検出
    器の第２の入力に接続された出力を有するＰ分周回路
    と、から成る、請求の範囲１０の高周波数ＰＬＬ回路。
  12. 【請求項１２】 前記第１のＰＬＬ回路と前記第２のＰ
    ＬＬ回路の入力は、所定周波数の入力信号を発生する水
    晶発振子に接続され、各々の前記分周回路の分周値の比
    率Ｍ：Ｎ及びＰ：Ｑは相等しく共通の値をとり、且つ前
    記排他的ＯＲ回路の出力は、前記入力信号の前記所定周
    波数と前記比率の２倍値の積に等しい、請求項１１の高
    周波ＰＬＬ回路。
  13. 【請求項１３】 前記Ｎ分周器は前記水晶発振子からの
    入力信号の立ち上がりによってトリガーされ、前記Ｑ分
    周器は前記水晶発振子からの入力信号の立ち下がりによ
    ってトリガーされる、請求項１２の高周波数ＰＬＬ回
    路。
  14. 【請求項１４】 前記排他的ＯＲ回路の前記第１の入力
    における第１の信号と同回路の前記第２の入力における
    第２の信号は、位相が９０度相違する、請求項１３の高
    周波ＰＬＬ回路。
  15. 【請求項１５】 第１のＰＬＬサブ回路と、第２のＰＬ
    Ｌサブ回路と、排他的ＯＲ回路とから成るＣＭＯＳの高
    周波ＰＬＬ回路であって、 前記第１のＰＬＬサブ回路は、入力及び出力を有し、さ
    らに、 該第１のＰＬＬサブ回路の入力である入力及び出力とを
    有するＮ分周回路と、 該Ｎ分周回路の出力に接続された第１の入力及び第２の
    入力を有する位相検出器と、入力及び該位相検出器の第
    ２の入力に接続された出力とを有するＭ分周器から成る
    第１のループ回路と、を含み、 前記第２のＰＬＬサブ回路は、前記第１のＰＬＬサブ回
    路の入力に接続された入力及び出力を有し、さらに、 該第２のＰＬＬサブ回路の入力である入力及び出力とを
    有するＱ分周器と、 該Ｎ分周回路の出力に接続された第１の入力及び第２の
    入力とを有する位相検出器と、入力及び該位相検出器の
    第２の入力に接続された出力を有するＰ分周器から成る
    第２のループ回路と、を含み、 前記排他的ＯＲ回路は、前記第１のＰＬＬサブ回路と前
    記第２のＰＬＬサブ回路の出力にそれぞれ接続された第
    １の入力と第２の入力を有し、 前記排他的ＯＲ回路の出力信号の周波数は、前記第１の
    ＰＬＬサブ回路と前記第２のＰＬＬサブ回路へ入力され
    る入力信号の周波数と前記Ｍ（若しくはＰ）分周回路と
    前記Ｎ（若しくはＱ）分周器の分周値の比率Ｍ：Ｎ（若
    しくはＰ：Ｑ）の２倍値の積に等しい、ことを特徴とす
    るＣＭＯＳの高周波数ＰＬＬ回路。
  16. 【請求項１６】 マスターＰＬＬサブ回路と、スレーブ
    ＰＬＬサブ回路と、排他的ＯＲ回路とから成るＣＭＯＳ
    の高周波ＰＬＬ回路であって、 前記マスターＰＬＬサブ回路は、入力及び出力を有し、
    さらに、 該マスターＰＬＬサブ回路の入力である入力及び出力と
    を有するＮ分周器と、 該Ｎ分周回路の出力に接続された第１の入力及び第２の
    入力とを有する位相検出器と、出力を有する電圧制御発
    振器と、前記電圧制御発振器の出力に接続された入力及
    び前記位相検出器の第２の入力に接続された出力を有す
    るＭ分周器から成る第１のループ回路と、を含み、 前記スレーブＰＬＬサブ回路は、前記マスターＰＬＬサ
    ブ回路の入力に接続された入力及び出力を有し、さら
    に、 該スレーブＰＬＬサブ回路の入力である入力及び出力と
    を有するＱ分周器と、 該Ｎ分周回路の出力に接続された第１の入力と第２の入
    力とを有する位相検出器と、前記マスターＰＬＬサブ回
    路における前記電圧制御発振器の出力に接続された入力
    及び出力とを有する遅延回路と、該遅延回路の出力に接
    続された入力及び前記位相検出器の第２の入力に接続さ
    れた出力とを有するＰ分周器と、から成る第２のループ
    回路と、を含み、 前記排他的ＯＲ回路は、前記マスターＰＬＬサブ回路と
    前記スレーブＰＬＬサブ回路の出力にそれぞれ接続され
    た第１の入力及び第２の入力を有し、 前記排他的ＯＲ回路の出力信号の周波数は、前記第１の
    ＰＬＬサブ回路と前記第２のＰＬＬサブ回路へ入力され
    る入力信号の周波数と前記Ｍ（若しくはＰ）分周回路と
    前記Ｎ（若しくはＱ）分周器の分周値の比Ｍ：Ｎ（若し
    くはＰ：Ｑ）の２倍値の積に等しい、ことを特徴とする
    ＣＭＯＳの高周波数ＰＬＬ回路。
  17. 【請求項１７】 一定の発振周波数の入力信号を発生す
    る水晶発振子と、 入力と出力とを有する第１のＰＬＬサブ回路と、 該第１のＰＬＬサブ回路の入力に接続された入力と、 出力とを有する第２のＰＬＬサブ回路と、 前記第１のＰＬＬサブ回路と前記第２のＰＬＬサブ回路
    の出力にそれぞれ接続された第１の入力と第２の入力及
    び前記入力信号の前記一定の発信周波数の所定倍数の周
    波数の出力信号を出力する出力と、を有する排他的ＯＲ
    回路と、から成るＰＬＬ回路と、 前記排他的ＯＲ回路の出力に接続されたロジック回路
    と、から成る、回路組織。
  18. 【請求項１８】 第１のＰＬＬ回路によって所定周波数
    の２分の１の第１の信号を生じさせ、 第２のＰＬＬ回路によって前記第１の信号とは同じ周波
    数で位相が９０度異なる第２の信号を生じさせ、 排他的ＯＲ論理要素によって前記第１の信号と前記第２
    の信号をカップリングさせる、ことによる前記所定周波
    数のクロック信号を生じさせる方法。
JP27412295A 1994-10-26 1995-10-23 高周波数ｐｌｌ回路 Expired - Lifetime JP3919247B2 (ja)

Applications Claiming Priority (2)

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