JPH0784665A - 位相ロックループ逓倍回路によるクロック信号供給回路 - Google Patents

Abstract

(57)【要約】 【目的】使用クロック信号が高周波であっても、安定し
たクロック信号供給が行えるようにする。 【構成】マスターＮ倍ＰＬＬ逓倍回路２-1をＬＳＩ３-1
の近傍に、スレーブＮ倍ＰＬＬ逓倍回路２-2〜２-nをＬ
ＳＩ３-2〜２-nの近傍に、それぞれ配置し、ＬＳＩ３-1
〜３-nが必要とするクロック周波数の１／Ｎの基本クロ
ック周波数を発振する水晶発振器１からの出力と、マス
ターＮ倍ＰＬＬ逓倍回路２-1のみが持つＮ進カウンタ２
０の出力とを、共通の比較信号として、全てのＰＬＬ逓
倍回路２-1〜２-nの誤差検出回路２１-1〜２１-nに入力
し、各ＰＬＬ逓倍回路２-1〜２-nで周波数をＮ倍して本
来のクロック周波数まで引き上げてから、ＬＳＩ３-1〜
２-nへのクロック信号供給を行う構成とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、所定周波数のクロッ
ク信号を使用する複数の半導体チップを持つディジタル
・ロジック回路に用いられるクロック信号供給回路に関
する。

【０００２】

【従来の技術】一般に、ミニコンピュータ、エンジニア
リングワークステーション、パーソナルコンピュータな
どの各種コンピュータや、マイクロプロセッサを使用し
た各種制御装置に搭載されているディジタル・ロジック
回路には、同じクロック周波数で動作する複数のＩＣや
ＬＳＩが使用されている。

【０００３】従来、このディジタル・ロジック回路に使
用されている複数のＩＣやＬＳＩに同じ周波数のクロッ
ク信号を供給するには、１つの水晶発振器からそれぞれ
のＩＣやＬＳＩのクロック信号入力まで配線を引き回す
のが一般的であった。この方式では、水晶発振器の発振
周波数のクロック信号が、そのまま各ＩＣ，ＬＳＩに供
給される。

【０００４】

【発明が解決しようとする課題】上記した従来のクロッ
ク信号の供給方式では、クロック信号の配線の引き回し
が長く複雑なものになったり、使用するクロック信号の
周波数が高いと、高周波クロック信号の引き回しによ
り、ノイズが発生するといった問題があった。

【０００５】この発明は上記事情を考慮してなされたも
のでその目的は、使用クロック信号が高周波であって
も、安定したクロック信号供給が行えるクロック信号供
給回路を提供することにある。

【０００６】

【課題を解決するための手段】この発明は、所定周波数
のクロック信号を使用する複数の半導体チップを持つデ
ィジタル・ロジック回路に用いられるクロック信号供給
回路において、第１の誤差検出器、第１の積分器、第１
の可変周波数発振器およびＮ進カウンタから構成される
マスターとなる１つのＮ倍ＰＬＬ（位相ロックループ）
逓倍回路（マスターＮ倍ＰＬＬ逓倍回路）と、第２の誤
差検出器、第２の積分器、および第２の可変周波数発振
器から構成されるスレーブとなる少なくとも１つのＮ倍
ＰＬＬ逓倍回路（スレーブＮ倍ＰＬＬ逓倍回路）とを、
それぞれ異なる半導体チップの近傍に１対１対応で配置
し、上記所定周波数の１／Ｎの基本クロック周波数を発
振する基本クロック周波数発振器からの出力と、マスタ
ーＮ倍ＰＬＬ逓倍回路にのみ設けられている上記Ｎ進カ
ウンタの出力とを、共通の比較信号として、マスターＮ
倍ＰＬＬ逓倍回路内の第１の誤差検出回路は勿論、全て
のスレーブＮ倍ＰＬＬ逓倍回路内の第２の誤差検出回路
にも入力し、各ＰＬＬ逓倍回路でＮ倍して所定周波数ま
で引き上げてから、対応する半導体チップに入力する構
成としたことを特徴とするものである。

【０００７】また、この発明は、ＰＬＬ逓倍回路を、同
回路で生成されたクロック信号を使用する半導体チップ
の近傍に配置するのに代えて、この半導体チップに内蔵
させ、当該クロック信号を対応する半導体チップ内部の
クロック信号として使用するようにしたことをも特徴と
する。

【０００８】

【作用】上記の構成において、マスターＮ倍ＰＬＬ逓倍
回路内のＮ進カウンタは、周知のように同じＰＬＬ逓倍
回路内の第１の可変周波数発振器の出力であるクロック
信号の周波数をＮ分周する。このＮ進カウンタのＮ分周
出力は、基本クロック周波数発振器からの出力と共に同
じＰＬＬ逓倍回路内の第１の誤差検出回路に入力され
る。第１の誤差検出回路は、これら両入力の位相関係を
比較してその誤差に対応した正または負のパルスを発生
する。この第１の誤差検出回路の出力は同じＰＬＬ逓倍
回路内の第１の積分回路により積分される。第１の可変
周波数発振器は、この第１の積分器の出力が零になるよ
うに、その発振器周波数、即ち当該発振器の出力である
クロック信号の周波数を制御する。

【０００９】このようにして、基本クロック周波数発振
器からの所定周波数の１／Ｎの入力周波数（基本クロッ
ク周波数）は、半導体チップの近傍に配置されたマスタ
ーＮ倍ＰＬＬ逓倍回路によりＮ倍して所定周波数まで引
き上げられる。そして、この引上げ後の周波数のクロッ
ク信号が当該半導体チップに入力されて、当該半導体チ
ップにおいて使用されるため、当該半導体チップにおい
て必要とする高周波のクロック信号の配線の引き回しを
なくすことができ、ノイズの発生等の減少を図ることが
可能となる。

【００１０】さて、上記の構成において、マスターＮ倍
ＰＬＬ逓倍回路と異なって（ＰＬＬ逓倍回路の構成に必
要な）Ｎ進カウンタを持たない各スレーブＮ倍ＰＬＬ逓
倍回路の第２の誤差検出回路には、マスターＮ倍ＰＬＬ
逓倍回路内のＮ進カウンタのＮ分周出力が、基本クロッ
ク周波数発振器の出力と共に、共通の比較信号として入
力される。そして、上記両入力の誤差に対応した第２の
誤差検出回路の出力が第２の積分器で積分され、更にこ
の第２の積分器の出力が零になるように、第２の可変周
波数発振器の出力周波数、即ち当該発振器の出力である
クロック信号の周波数が制御される。

【００１１】このように、各スレーブＮ倍ＰＬＬ逓倍回
路の第２の誤差検出回路には、マスターＮ倍ＰＬＬ逓倍
回路の第１の誤差検出回路に入力される基本クロック周
波数発振器の出力およびマスターＮ倍ＰＬＬ逓倍回路内
のＮ進カウンタのＮ分周出力とが、共通の比較信号とし
て入力されるため、上記各ＰＬＬ逓倍回路の出力の位相
を揃えることができる。

【００１２】また、以上の各ＰＬＬ逓倍回路を、当該回
路から出力されるクロック信号を使用する半導体チップ
の近傍に配置するのではなく、この半導体チップに内蔵
させることにより、ノイズの発生等を一層減少すること
が可能となる。

【００１３】

【実施例】図１はこの発明の一実施例に係るクロック信
号供給回路を備えたディジタル・ロジック回路の構成を
示すブロック図である。同図において、１はＸ／Ｎ Ｍ
Ｈｚの基本クロック周波数を発振する基本クロック周波
数水晶発振器（以下、単に水晶発振器と称する）、２-1
は水晶発振器１からのＸ／Ｎ ＭＨｚの基本クロック周
波数をＮ倍に逓倍して、Ｘ ＭＨｚのクロック信号を生
成するマスターＮ倍ＰＬＬ（位相ロックループ）逓倍回
路、２-2〜２-nは同じく水晶発振器１からのＸ／Ｎ Ｍ
Ｈｚの基本クロック周波数をＮ倍に逓倍して、Ｘ ＭＨ
ｚのクロック信号を生成するスレーブＮ倍ＰＬＬ（位相
ロックループ）逓倍回路である。この水晶発振器１およ
び各ＰＬＬ逓倍回路２-1〜２-nにより、クロック信号供
給回路１０が構成される。

【００１４】マスターＮ倍ＰＬＬ逓倍回路２-1は、Ｎ進
カウンタ２０、誤差検出回路２１-1、積分器２２-1およ
び可変周波数発振器２３-1の周知の回路構成を有してい
る。またスレーブＮ倍ＰＬＬ逓倍回路２-2〜２-nは、誤
差検出回路２１-2〜２１-n、積分器２２-2〜２２-nおよ
び可変周波数発振器２３-2〜２３-nを有している。ここ
でスレーブＮ倍ＰＬＬ逓倍回路２-2〜２-nは、マスター
Ｎ倍ＰＬＬ逓倍回路２と異なり、Ｎ進カウンタ（２０）
を有していないことに注意されたい。

【００１５】Ｎ進カウンタ２０は、水晶発振器１からの
基本クロック周波数Ｘ／Ｎ ＭＨｚの入力パルスｅ_i 毎
にリセットされ、ＰＬＬ逓倍回路２-1（内の可変周波数
発振器２３-1）の出力パルスｅ_o1をＮ個計数する毎にパ
ルスを発生し、分周出力ｅ_aを出力するＮ分周器として
用いられる。

【００１６】誤差検出回路２１-1〜２１-nは、上記ｅ_i
とｅ_a との位相関係を比較してその誤差に対応した正ま
たは負のパルスｅ_b1〜ｅ_bnを発生する。積分器２２-1〜
２２-nは、誤差検出回路２１-1〜２１-nの出力（パル
ス）ｅ_b1〜ｅ_bnを積分して、その積分結果である制御信
号ｅ_c1〜ｅ_cnを発生する。

【００１７】可変周波数発振器２３-1〜２３-nは、積分
器２２-1〜２２-nの出力（制御信号）ｅ_c1〜ｅ_cnが常に
零になる方向に、その出力であるｅ_o1〜ｅ_onの周波数
（クロック周波数）を制御する。

【００１８】３-1，３-2…３-nは半導体チップからな
り、いずれもＸ ＭＨｚのクロック周波数で動作する既
存のＬＳＩである。本実施例において、ＬＳＩ３-1はＣ
ＰＵ、ＬＳＩ３-2はＦＰＵ（フローティング・ポイント
・ユニット）である。またＬＳＩ３-nはＩ／Ｏ（入出
力）コントローラである。ＬＳＩ３-1〜３-nの近傍に
は、ＰＬＬ逓倍回路２-1〜２-nが配置されており、この
ＰＬＬ逓倍回路２-1〜２-nで生成されたクロック周波数
がＸ ＭＨｚのクロック信号がＬＳＩ３-1〜３-nに入力
されるようになっている。

【００１９】次に、図１の構成の動作を、図２のタイミ
ングチャートを参照して説明する。各ＰＬＬ逓倍回路２
-j（ｊ＝１〜ｎ）内の可変周波数発振器２３-jは、入力
パルスｅ_i に同期発振し、その発振周波数（周期ｔ）は
積分器２２-jからの制御信号ｅ_cjに比例する。

【００２０】さて、ＰＬＬ逓倍回路（マスターＮ倍ＰＬ
Ｌ逓倍回路）２-1内の可変周波数発振器２３-1の出力
（パルス）ｅ_o1は、Ｎ分周器としてのＮ進カウンタ２０
によって計数される。このＮ進カウンタ２０は、水晶発
振器１からの基本クロック周波数Ｘ／Ｎ ＭＨｚ（周期
Ｔ）の入力信号のパルスｅ_i 毎に一旦リセットされ、出
力ｅ_o1のパルスをＮ個計数する毎にパルスを発生し、マ
スターＮ倍ＰＬＬ逓倍回路２-1（内の誤差検出回路２１
-1）の他、スレーブＮ倍ＰＬＬ逓倍回路２-2〜２-n（内
の誤差検出回路２１-2〜２１-n）で共通に用いられる分
周出力（共通分周出力）ｅ_a を得る。

【００２１】マスターＮ倍ＰＬＬ逓倍回路２-1内のＮ進
カウンタ２０の共通分周出力ｅ_a は、比較信号として、
同ＰＬＬ逓倍回路２-1内の誤差検出回路２１-1の他、ス
レーブＮ倍ＰＬＬ逓倍回路２-2〜２-n内の誤差検出回路
２１-2〜２１-nに共通に入力される。また、これら各誤
差検出回路２１-1〜２１-nには、水晶発振器１からのＸ
／Ｎ ＭＨｚ（周期Ｔ）の基本クロック周波数の入力信
号のパルス（共通入力パルス）ｅ_i も入力される。

【００２２】各ＰＬＬ逓倍回路２-j（ｊ＝１〜ｎ）内の
誤差検出回路２１-jは、Ｎ進カウンタ２０からの共通分
周出力ｅ_a と、水晶発振器１からのＸ／Ｎ ＭＨｚの基
本クロック周波数の共通入力パルスｅ_i との位相関係を
比較する。そして誤差検出回路２１-jは、これら２つの
パルスｅ_a とｅ_i の発生順（入力順）に応じて正または
負に変わる（この例では、ｅ_a の方が早いならば正とな
り、ｅ_i の方が早いならば負となる）パルスであって、
その時間差に応じて幅が変わるパルスｅ_bj（ｊ＝１〜
ｎ）を発生する。

【００２３】誤差検出回路２１-j（ｊ＝１〜ｎ）からの
出力パルスｅ_bjは、積分器２２-jにより積分されて、そ
の平均値がとられる。この積分器２２-jによるｅ_bjに対
する積分結果は、制御信号ｅ_cjとして可変周波数発振器
２３-jに入力される。

【００２４】可変周波数発振器２３-j（ｊ＝１〜ｎ）
は、積分器２２-jからの制御信号ｅ_cjが常に零になる方
向に、その出力ｅ_ojの発振周波数（クロック周波数）を
制御する。即ちマスターＮ倍ＰＬＬ逓倍回路２-1内の可
変周波数発振器２３-1は、積分器２２-1からの制御信号
ｅ_c1が常に零になる方向に、その出力ｅ_o1の発振周波数
を制御し、また、各スレーブＮ倍積分器２２-2〜２２-n
内の可変周波数発振器２３-2〜２３-nは、積分器２２-2
〜２２-nからの制御信号ｅ_c2〜ｅ_cnが常に零になる方向
に、その出力ｅ_o2〜ｅ_onの発振周波数を制御する。

【００２５】以上の結果、マスターＮ倍ＰＬＬ逓倍回路
２-1は、ＬＳＩ３-1に供給されるクロック信号の周波数
（クロック信号出力周波数）Ｘ ＭＨｚが、常に水晶発
振器１からの入力周波数Ｘ／Ｎ ＭＨｚのＮ倍となるよ
うに自動制御される。同様に、スレーブＮ倍積分器２２
-2〜２２-nは、ＬＳＩ３-2〜３-nに供給されるクロック
信号の周波数（クロック信号出力周波数）Ｘ ＭＨｚ
が、常に水晶発振器１からの入力周波数Ｘ／Ｎ ＭＨｚ
のＮ倍となるように自動制御される。

【００２６】ここで、水晶発振器１からの入力パルスｅ
_i とＮ進カウンタ２０からの分周出力ｅ_a は、前記した
ように各ＰＬＬ逓倍回路２-1〜２-n内の誤差検出回路２
１-1〜２１-nに共通に入力される。このため、各誤差検
出回路２１-1〜２１-nの出力ｅ_b1〜ｅ_bn、各可変周波数
発振器２３-1〜２３-nに対する制御信号ｅ_c1〜ｅ_cnの位
相はそれぞれ同位相となる。したがって、各可変周波数
発振器２３-1〜２３-nからＬＳＩ３-1〜３-nへのクロッ
ク信号出力ｅ_o1〜ｅ_onもそれぞれ同位相となる。

【００２７】そこで、各ＰＬＬ逓倍回路２-1〜２-nを、
前記したようにＬＳＩ３-1〜３-nの近傍に配置すること
により、ＬＳＩ３-1〜３-nが必要とする高周波クロック
信号の配線の引き回しをなくして、高周波クロック信号
の引き回しによるノイズの発生を抑えることができる。

【００２８】以上は、１つのマスターＮ倍ＰＬＬ逓倍回
路とｎ−１個のスレーブＮ倍ＰＬＬ逓倍回路とを、クロ
ック信号を必要とするそれぞれの既存のＬＳＩの近傍に
配置した場合について説明したが、これに限るものでは
なく、各ＰＬＬ逓倍回路を対応するＬＳＩに内蔵するよ
うにしても構わない。

【００２９】図３は、このようなＰＬＬ逓倍回路を内蔵
した新規なＬＳＩを備えたディジタル・ロジック回路の
構成の一実施例を示す。なお、図１と同一部分には同一
符号を付してある。

【００３０】図３において、クロック信号供給回路１０
が、水晶発振器１、マスターＮ倍ＰＬＬ逓倍回路２-1お
よびスレーブＮ倍ＰＬＬ逓倍回路２-2〜２-nから構成さ
れる点は、図１と同様である。

【００３１】この図３の構成が図１と異なる点は、マス
ターＮ倍ＰＬＬ逓倍回路２-1が、同回路２-1からのクロ
ック信号を使用する新規なＬＳＩ３０-1に内蔵され、ス
レーブＰＬＬ逓倍回路２-2〜２-nが、同回路２-2〜２-n
からのクロック信号を使用する新規なＬＳＩ３０-2〜３
０-nに内蔵されている点である。

【００３２】そこで、ＬＳＩ３０-1をマスターＮ倍ＰＬ
Ｌ逓倍回路内蔵ＬＳＩ３０-1と呼び、ＬＳＩ３０-2〜３
０-nをスレーブＮ倍ＰＬＬ逓倍回路内蔵ＬＳＩ３０-2〜
３０-nと呼ぶことにする。

【００３３】本実施例において、マスターＮ倍ＰＬＬ逓
倍回路内蔵ＬＳＩ３０-1には、当該ＬＳＩ３０-1に内蔵
のマスターＮ倍ＰＬＬ逓倍回路２-1から供給される周波
数がＸ ＭＨｚのクロック信号により動作するＣＰＵ回
路３１が設けられ、スレーブＮ倍ＬＳＩ３０-2には、当
該ＬＳＩ３０-2に内蔵のスレーブＮ倍ＰＬＬ逓倍回路２
-2から供給される周波数がＸ ＭＨｚのクロック信号に
より動作するＦＰＵ回路３２が設けられている。また、
スレーブＮ倍ＬＳＩ３０-nには、当該ＬＳＩ３０-nに内
蔵のスレーブＮ倍ＰＬＬ逓倍回路２-nから供給される周
波数がＸ ＭＨｚのクロック信号により動作するＩ／Ｏ
コントローラ回路３３が設けられている。

【００３４】上記した図３に示す構成における作用は、
図１の構成と同様であるので、説明を省略する。但し、
図３の構成においては、各ＰＬＬ逓倍回路２-1〜２-n
が、同回路２-1〜２-nからのクロック信号を使用するＬ
ＳＩ３０-1〜３０-nに内蔵されているため、当該クロッ
ク信号の配線の引き回しを図１の構成より更になくし
て、当該クロック信号の引き回しによるノイズの発生を
一層抑えることができる。

【００３５】

【発明の効果】以上詳述したようにこの発明によれば、
１つのマスターＮ倍ＰＬＬ逓倍回路と、このマスターＮ
倍ＰＬＬ逓倍回路が持つＮ進カウンタを共有する少なく
とも１つのスレーブＮ倍ＰＬＬ逓倍回路を、所定周波数
のクロック信号を必要とする各半導体チップの近傍に１
対１対応で配置し、上記所定周波数の１／Ｎの基本クロ
ック周波数を発振する基本クロック周波数発振器からの
出力と、マスターＮ倍ＰＬＬ逓倍回路にのみ設けられて
いる上記Ｎ進カウンタの出力とを、共通の比較信号とし
て、マスターＮ倍ＰＬＬ逓倍回路の誤差検出回路（第１
誤差検出回路）は勿論、全てのスレーブＮ倍ＰＬＬ逓倍
回路内の誤差検出回路（２の誤差検出回路）にも入力
し、各ＰＬＬ逓倍回路でＮ倍して所定周波数まで引き上
げてから、対応する半導体チップに入力する構成とした
ので、各半導体チップにおいて必要とする高周波のクロ
ック信号の配線の引き回しをなくして、高周波クロック
信号によるノイズの発生等を減少できる。しかも、マス
ターＮ倍ＰＬＬ逓倍回路にのみ設けられているＮ進カウ
ンタの出力を、基本クロック周波数発振器の出力との誤
差を検出するための比較信号として、スレーブＮ倍ＰＬ
Ｌ逓倍回路でも共通に使用するようにしているため、各
ＰＬＬ逓倍回路からの出力クロック信号を同位相とする
ことができ、各半導体チップに共通のクロック信号を供
給したのと等価となる。

【００３６】また、この発明によれば、上記ＰＬＬ逓倍
回路を、同回路で生成されたクロック信号を使用する半
導体チップの近傍に配置するのに代えて、この半導体チ
ップに内蔵させ、当該クロック信号を対応する半導体チ
ップ内部のクロック信号として使用する構成とすること
により、各半導体チップにおいて必要とする高周波のク
ロック信号の配線の引き回しを更になくすことができ、
高周波クロック信号によるノイズの発生等を一層減少で
きる。

【図面の簡単な説明】

【図１】この発明の一実施例に係るクロック信号供給回
路を備えたディジタル・ロジック回路の構成を示すブロ
ック図。

【図２】同実施例の動作を説明するためのタイミングチ
ャート。

【図３】この発明の他の実施例に係るクロック信号供給
回路を備えたディジタル・ロジック回路の構成を示すブ
ロック図。

【符号の説明】

１…基本クロック周波数水晶発振器（基本クロック周波
数発振器）、２-1…マスターＮ倍ＰＬＬ（位相ロックル
ープ）逓倍回路、２-2〜２-n…スレーブＮ倍ＰＬＬ逓倍
回路、３-1〜３-n…ＬＳＩ（半導体チップ）、１０…ク
ロック信号供給回路、２０…Ｎ進カウンタ、２１-1…誤
差検出回路（第１の誤差検出回路）、２１-2〜２２-n…
誤差検出回路（第２の誤差検出回路）、２２-1…積分器
（第１の積分器）、２２-2〜２２-n…積分器（第２の積
分器）、２３-1…可変周波数発振器（第１の可変周波数
発振器）、２３-2〜２３-n…可変周波数発振器（第２の
可変周波数発振器）、３０-1…マスターＮ倍ＰＬＬ逓倍
回路内蔵ＬＳＩ（半導体チップ）、３０-2〜３０-n…ス
レーブＮ倍ＰＬＬ逓倍回路内蔵ＬＳＩ（半導体チッ
プ）。

Claims (2)

【特許請求の範囲】
1. 【請求項１】所定周波数のクロック信号を使用する複数
   の半導体チップを持つディジタル・ロジック回路に用い
   られるクロック信号供給回路において、 前記所定周波数の１／Ｎの基本クロック周波数を発振す
   る基本クロック周波数発振器と、 この基本クロック周波数発振器からの前記基本クロック
   周波数をＮ倍に逓倍して前記所定周波数のクロック信号
   を生成し、当該クロック信号を前記複数の半導体チップ
   の１つに供給する１つのマスターＮ倍位相ロックループ
   逓倍回路であって、当該クロック信号の周波数をＮ分周
   するためのＮ進カウンタ、このＮ進カウンタの分周出力
   と前記基本クロック周波数発振器の出力との位相関係を
   比較してその誤差に対応した正または負のパルスを発生
   する第１の誤差検出器、この第１の誤差検出器の出力を
   積分する第１の積分器、およびこの第１の積分器の出力
   が零になるように前記クロック信号の周波数を制御する
   第１の可変周波数発振器から構成される１つのマスター
   Ｎ倍位相ロックループ逓倍回路と、 前記基本クロック周波数発振器からの前記基本クロック
   周波数をＮ倍に逓倍して前記所定周波数のクロック信号
   を生成し、当該クロック信号を前記複数の半導体チップ
   の他の１つに供給する少なくとも１つのスレーブＮ倍位
   相ロックループ逓倍回路であって、前記マスターＮ倍位
   相ロックループ逓倍回路内の前記Ｎ進カウンタの分周出
   力と前記基本クロック周波数発振器の出力との位相関係
   を比較してその誤差に対応した正または負のパルスを発
   生する第２の誤差検出器、この第２の誤差検出器の出力
   を積分する第２の積分器、およびこの第２の積分器の出
   力が零になるように前記クロック信号の周波数を制御す
   る第２の可変周波数発振器を持つ少なくとも１つのスレ
   ーブＮ倍位相ロックループ逓倍回路とを具備し、前記マ
   スターＮ倍位相ロックループ逓倍回路および前記スレー
   ブＮ倍位相ロックループ逓倍回路が、それぞれ前記クロ
   ック信号の供給先となる前記半導体チップの近傍に配置
   されていることを特徴とするクロック信号供給回路。
2. 【請求項２】所定周波数のクロック信号を使用する複数
   の半導体チップを持つディジタル・ロジック回路に用い
   られるクロック信号供給回路において、 前記所定周波数の１／Ｎの基本クロック周波数を発振す
   る基本クロック周波数発振器と、 この基本クロック周波数発振器からの前記基本クロック
   周波数をＮ倍に逓倍して前記複数の半導体チップの１つ
   の内部クロック信号として用いられる前記所定周波数の
   クロック信号を生成する１つのマスターＮ倍位相ロック
   ループ逓倍回路であって、当該クロック信号の周波数を
   Ｎ分周するためのＮ進カウンタ、このＮ進カウンタの分
   周出力と前記基本クロック周波数発振器の出力との位相
   関係を比較してその誤差に対応した正または負のパルス
   を発生する第１の誤差検出器、この第１の誤差検出器の
   出力を積分する第１の積分器、およびこの第１の積分器
   の出力が零になるように前記クロック信号の周波数を制
   御する第１の可変周波数発振器から構成される１つのマ
   スターＮ倍位相ロックループ逓倍回路と、 前記基本クロック周波数発振器からの前記基本クロック
   周波数をＮ倍に逓倍して前記複数の半導体チップの他の
   １つの内部クロック信号として用いられる前記所定周波
   数のクロック信号を生成する少なくとも１つのスレーブ
   Ｎ倍位相ロックループ逓倍回路であって、前記マスター
   Ｎ倍位相ロックループ逓倍回路内の前記Ｎ進カウンタの
   分周出力と前記基本クロック周波数発振器の出力との位
   相関係を比較してその誤差に対応した正または負のパル
   スを発生する第２の誤差検出器、この第２の誤差検出器
   の出力を積分する第２の積分器、およびこの第２の積分
   器の出力が零になるように前記クロック信号の周波数を
   制御する第２の可変周波数発振器を持つ少なくとも１つ
   のスレーブＮ倍位相ロックループ逓倍回路とを具備し、
   前記マスターＮ倍位相ロックループ逓倍回路および前記
   スレーブＮ倍位相ロックループ逓倍回路が、それぞれ対
   応する前記半導体チップに内蔵されていることを特徴と
   するクロック信号供給回路。