JPH0823041A - 半導体集積回路装置およびその製造方法 - Google Patents

半導体集積回路装置およびその製造方法

Info

Publication number
JPH0823041A
JPH0823041A JP6156947A JP15694794A JPH0823041A JP H0823041 A JPH0823041 A JP H0823041A JP 6156947 A JP6156947 A JP 6156947A JP 15694794 A JP15694794 A JP 15694794A JP H0823041 A JPH0823041 A JP H0823041A
Authority
JP
Japan
Prior art keywords
misfet
insulating film
forming
conductive layer
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP6156947A
Other languages
English (en)
Inventor
Kenichi Kuroda
謙一 黒田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP6156947A priority Critical patent/JPH0823041A/ja
Publication of JPH0823041A publication Critical patent/JPH0823041A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

(57)【要約】 【目的】 高集積化されしかも高特性の不揮発性メモリ
を備えている半導体集積回路装置と、それを容易に得る
ことができる製造技術を提供する。 【構成】 半導体基板１の上に設けられている不揮発性
メモリを構成しているＭＩＳＦＥＴと、前記半導体基板
１の他の領域の上に設けられているＭＩＳＦＥＴとを有
し、前記ＭＩＳＦＥＴにおけるソースおよびドレインと
なるｎ型の半導体領域１４，１５，１６，１９およびｐ
型の半導体領域１７，２０の表面の一部にシリサイド層
２１が設けられている半導体集積回路装置とする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置お
よびその製造技術に関し、特に、電気的に書き込み・消
去ができる不揮発性メモリを備えている半導体集積回路
装置に適用して有効な技術に関する。
【０００２】
【従来の技術】不揮発性メモリには種々の形態があり、
その中の１つとしてフラッシュＥＰＲＯＭ（Electrical
ly Programmable Read Only Memory）があり、電気的に
書き込み・消去ができ、１ＭＯＳ／１ｂｉｔの構成のメ
モリである。
【０００３】前記フラッシュＥＰＲＯＭにおいて、コン
タクトレス・アレイ（ＣＡ）型のものが、集積度を向上
するために開発されている。
【０００４】前記不揮発性メモリの１種であるＣＡ型の
フラッシュＥＰＲＯＭは、隣接するフラッシュＥＰＲＯ
Ｍのソース・ドレインを拡散層で接続して主データ線に
接続している。これにより、コンタクト数は、トランス
ファＭＩＳＦＥＴ (Metal Insulator Semiconductor Fi
eld Effect Transistor)と主データ線の接続部のみとな
って集積度を高めることができる。
【０００５】
【発明が解決しようとする課題】ところが、前述したＣ
Ａ型のフラッシュメモリには、以下に述べるような種々
の問題点があることを本発明者は見い出した。
【０００６】（１）第１の電極が微細化できないという
問題点がある。
【０００７】すなわち、副データ線を拡散層で構成する
ので、前記副データ線の寄生抵抗が大きくなるという問
題がある。
【０００８】したがって、１つの副データ線の長さ、す
なわち、１つのトランスファＭＩＳＦＥＴに接続するフ
ラッシュＥＰＲＯＭの数を多くできないという問題点が
ある。
【０００９】（２）１つのトランスファＭＩＳＦＥＴに
接続するフラッシュＥＰＲＯＭの数を多くすることを試
みると、副データ線が長くなってしまい、寄生抵抗がそ
の分増加するという問題が出てくる。
【００１０】その結果、副データ線の寄生抵抗による電
圧降下が大きくなって、高速の読み出しができなくなる
という問題点がある。
【００１１】本発明の目的は、高集積化されしかも高特
性の不揮発性メモリを備えている半導体集積回路装置を
提供することにある。
【００１２】本発明の他の目的は、高集積化されしかも
高特性の不揮発性メモリを備えている半導体集積回路装
置を容易に製造できる製造技術を提供することにある。
【００１３】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１４】
【課題を解決するための手段】本発明において開示され
る発明のうち、代表的なものの概要を説明すれば、以下
のとおりである。
【００１５】本発明の半導体集積回路装置は、半導体基
板の上に設けられている不揮発性メモリを構成している
第１のＭＩＳＦＥＴと、前記半導体基板の他の領域の上
に設けられている第２のＭＩＳＦＥＴとを有し、前記第
１のＭＩＳＦＥＴおよび前記第２のＭＩＳＦＥＴにおけ
るソースの表面の一部およびドレインの表面の一部とに
シリサイド層が設けられているものである。
【００１６】本発明の半導体集積回路装置の製造方法
は、半導体基板の上にフィールド絶縁膜を形成し、前記
フィールド絶縁膜によって不揮発性メモリを構成する第
１のＭＩＳＦＥＴを形成する領域と第２のＭＩＳＦＥＴ
を形成する領域とを前記半導体基板の上に素子分離して
少なくとも２つの前記領域を形成する工程と、前記第１
のＭＩＳＦＥＴにおけるゲート絶縁膜となる第１の絶縁
膜、フローティングゲートとなる第１の導電層、ゲート
絶縁膜となる第２の絶縁膜およびコントロールゲートと
なる第２の導電層を形成する工程と、前記半導体基板の
上に前記第１のＭＩＳＦＥＴにおけるソースとなる半導
体領域およびドレインとなる半導体領域を形成した後、
前記ソースとなる前記半導体領域の表面の一部および前
記ドレインとなる前記半導体領域の表面の一部にシリサ
イド層を形成する工程と、前記第２のＭＩＳＦＥＴにお
けるゲート絶縁膜となる第３の絶縁膜、ゲート電極とな
る第３の導電層を形成する工程と、前記半導体基板の上
に前記第２のＭＩＳＦＥＴにおけるソースとなる半導体
領域およびドレインとなる半導体領域を形成した後、前
記ソースとなる前記半導体領域の表面の一部および前記
ドレインとなる前記半導体領域の表面の一部にシリサイ
ド層を形成する工程とを有するものである。
【００１７】
【作用】前記した本発明の半導体集積回路装置によれ
ば、不揮発性メモリを構成している第１のＭＩＳＦＥＴ
および前記第２のＭＩＳＦＥＴにおけるソースの表面の
一部およびドレインの表面の一部にシリサイド層が設け
られていることにより、前記ソースおよびドレインをデ
ータ線などの配線層として採用しても低抵抗体の前記シ
リサイド層が設けられているために、前記配線層の寄生
抵抗を大幅に低下させることができると共に、前記配線
層に前記不揮発性メモリを構成している前記第１のＭＩ
ＳＦＥＴを数多く接続することができ、特性の優れた高
集積度の半導体集積回路装置を得ることができる。
【００１８】前記した本発明の半導体集積回路装置の製
造方法によれば、半導体基板の上にフィールド絶縁膜を
形成し、前記フィールド絶縁膜によって不揮発性メモリ
を構成する第１のＭＩＳＦＥＴを形成する領域と第２の
ＭＩＳＦＥＴを形成する領域とを前記半導体基板の上に
素子分離して少なくとも２つの前記領域を形成する工程
と、前記第１のＭＩＳＦＥＴの前記ソースとなる前記半
導体領域の表面の一部および前記ドレインとなる前記半
導体領域の表面の一部にシリサイド層を形成する工程
と、前記工程と同一の工程または別の工程として前記第
２のＭＩＳＦＥＴの前記ソースとなる前記半導体領域の
表面の一部および前記ドレインとなる前記半導体領域の
表面の一部にシリサイド層を形成する工程とを採用して
いることにより、容易な製造工程により前記シリサイド
層を形成することができる。
【００１９】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。なお、実施例を説明するための全図におい
て同一機能を有するものは同一の符号を付し、重複説明
は省略する。
【００２０】（実施例１）図１〜図７は、本発明の一実
施例である半導体集積回路装置の製造工程を示す断面図
であり、具体的には不揮発性メモリの１種であるＣＡ型
のフラッシュＥＰＲＯＭを備えているＣＭＯＳＬＳＩの
製造工程を示す断面図である。同図を用いて、本発明の
半導体集積回路装置およびその具体的な製造方法につい
て説明する。
【００２１】まず、図１に示すように、ｐ型の半導体基
板１の表面にｎ型のウエル領域２およびｐ型のウエル領
域３を形成する。
【００２２】次に、前記半導体基板１の表面を選択的に
酸化して膜厚の厚い酸化シリコン膜を形成し、素子分離
用のフィールド絶縁膜４を形成する。なお、図示を省略
しているが、前記フィールド絶縁膜４の下にチャネルス
トッパ層を形成している。
【００２３】前記フィールド絶縁膜４により区分された
素子形成領域において、図１に示すように、５は不揮発
性メモリの１種であるＣＡ型のフラッシュＥＰＲＯＭを
形成する領域を示し、６は高耐圧のＭＩＳＦＥＴを形成
する領域を示し、７はｎチャネルのＭＩＳＦＥＴを形成
する領域を示し、８はｐチャネルのＭＩＳＦＥＴを形成
する領域を示している。
【００２４】次に、前記半導体基板１の表面に前記高耐
圧のＭＩＳＦＥＴのためのゲート絶縁膜となる第１の絶
縁膜９を形成する。
【００２５】次に、図２に示すように、前記高耐圧のＭ
ＩＳＦＥＴのための前記第１の絶縁膜９のみを残存させ
て、他の領域の前記第１の絶縁膜９をフォトリソグラフ
ィ技術を用いて取り除いた後、その領域にゲート絶縁膜
となる第２の絶縁膜１０を形成する。
【００２６】前記ＣＡ型のフラッシュＥＰＲＯＭを形成
する領域５に形成された前記第２の絶縁膜１０は、トン
ネル絶縁膜としての機能を果たすものである。
【００２７】次に、図３に示すように、前記半導体基板
１の上にリンなどの導電型不純物を含む多結晶シリコン
膜をＣＶＤ (Chemical Vapor Deposition)法により形成
し、第１の導電層１１を形成する。
【００２８】その後、酸化シリコン膜と窒化シリコン膜
とを順次ＣＶＤ法により形成し、それらの積層膜となっ
ている層間絶縁膜１２を形成する。
【００２９】その後、リンなどの導電型不純物を含む多
結晶シリコン膜をＣＶＤ法により形成し、第２の導電層
１３を形成する。
【００３０】次に、フォトリソグラフィ技術を用いて前
記ＣＡ型のフラッシュＥＰＲＯＭを形成する領域５の前
記第２の導電層１３、前記層間絶縁膜１２および前記第
１の導電層１１を選択的に順次エッチングしてパターニ
ングを行う。
【００３１】パターニングされた前記第１の導電層１１
はフローティングゲートとなり、前記第２の導電層１３
はコントロールゲートとなる。
【００３２】次に、前記半導体基板１にリンをイオン注
入法により添加して低濃度のｎ型の半導体領域１４を形
成する。
【００３３】次に、前記半導体基板１にヒ素をイオン注
入法により添加して高濃度のｎ型の半導体領域１５を形
成する。
【００３４】前記ｎ型の半導体領域１５を形成する場合
には、フォトレジスト膜などをマスクにしたマスク拡散
法または斜め方向にヒ素をイオン注入する方法を採用す
ることにより形成できる。また、前記ｎ型の半導体領域
１５は、前記フローティングゲートとしての前記第１の
導電層１１の片方の下部に重なって配置されるようにす
る。
【００３５】次に、図４に示すように、フォトリソグラ
フィ技術を用いて、前記ＣＡ型のフラッシュＥＰＲＯＭ
を形成する領域５を除く領域における前記第２の導電層
１３を取り除く。
【００３６】次に、新たなフォトリソグラフィ技術を採
用して、前記高耐圧のＭＩＳＦＥＴを形成する領域６、
前記ｎチャネルのＭＩＳＦＥＴを形成する領域７、前記
ｐチャネルのＭＩＳＦＥＴを形成する領域８における前
記層間絶縁膜１２および前記第１の導電層１１を選択的
に順次エッチングしてパターニングを行い、ゲート電極
として形状化された前記第１の導電層１１とする。
【００３７】その後、前記半導体基板１にリンをイオン
注入法により添加して低濃度のｎ型の半導体領域１６を
形成する。
【００３８】次に、前記半導体基板１にボロンをイオン
注入法により添加して低濃度のｐ型の半導体領域１７を
形成する。
【００３９】次に、前記半導体基板１の上に酸化シリコ
ン膜をＣＶＤ法により形成した後、異方性エッチングを
用いて不要な前記酸化シリコン膜を取り除いて、前記第
１の導電層１１の側壁にサイドウォール絶縁膜１８を形
成する。前記酸化シリコン膜を取り除く際に、表面が露
出している前記層間絶縁膜１２も取り除くことができ
る。なお、前記層間絶縁膜１２は前記第１の導電層１１
をパターニングして前記ゲート電極を形成する場合に取
り除くこともできる。
【００４０】その後、前記半導体基板１にヒ素をイオン
注入法により添加して高濃度のｎ型の半導体領域１９を
形成する。
【００４１】その後、前記半導体基板１にボロンをイオ
ン注入法により添加して高濃度のｐ型の半導体領域２０
を形成する。
【００４２】次に、図５に示すように、前記半導体基板
１の表面に露出している前記第１の絶縁膜９および前記
第２の絶縁膜１０を取り除く。
【００４３】その後、前記半導体基板１の上にチタンな
どの金属層を形成した後、低温度状態で熱処理を行っ
て、前記半導体基板１、前記第１の導電層１１および前
記第２の導電層１３の上の半導体領域と接触している前
記チタンなどの金属層と前記半導体領域との化学反応に
よりシリサイド層２１を形成する。
【００４４】次に、前記半導体基板１の上の未反応状態
の前記チタンなどの金属層を取り除く。
【００４５】その後、高温度状態で熱処理を行って、前
記シリサイド層２１を低抵抗体とする。
【００４６】次に、図６に示すように、前記半導体基板
１の上に厚膜の酸化シリコン膜２２を形成した後、前記
酸化シリコン膜２２の表面からエッチバック法または化
学機械研磨（ＣＭＰ）法などを採用して平坦化処理を行
うと共に前記ＣＡ型のフラッシュＥＰＲＯＭを形成する
領域５における前記第２の導電層１３の表面を露出させ
る。
【００４７】次に、図７に示すように、前記ＣＡ型のフ
ラッシュＥＰＲＯＭを形成する領域５における前記第２
の導電層１３の上に、たとえばタングステン、チタンま
たはアルミニウムなどからなる第３の導電層２３を形成
する。
【００４８】前記第３の導電層２３は、ワード線となる
ものであり、前記ＣＡ型のフラッシュＥＰＲＯＭを形成
する領域５における前記第２の導電層１３と直接に接触
している形状を有するものである。
【００４９】図８は、前述した製造工程により製造した
半導体集積回路装置のメモリセルの一部を示している等
価回路図である。
【００５０】同図において、Ｂはビット線を示し、Ｗ１
〜Ｗ３はワード線を示し、Ｄ１〜Ｄ４は主データ線を示
し、ｄ１〜ｄ４は副データ線を示し、Ｑ１１〜Ｑ３３は
不揮発性メモリの１種であるＣＡ型のフラッシュＥＰＲ
ＯＭを示し、Ｑ１〜Ｑ４はトランスファＭＩＳＦＥＴを
示している。
【００５１】前述した製造工程により製造した半導体集
積回路装置における前記フィールド絶縁膜４により区分
された素子形成領域において、不揮発性メモリの１種で
あるＣＡ型のフラッシュＥＰＲＯＭを形成する領域５、
高耐圧のＭＩＳＦＥＴを形成する領域６、ｎチャネルの
ＭＩＳＦＥＴを形成する領域７およびｐチャネルのＭＩ
ＳＦＥＴを形成する領域８におけるそれぞれの半導体素
子構造を詳述すると次の通りである。
【００５２】すなわち、前記ＣＡ型のフラッシュＥＰＲ
ＯＭは、図７に示したｐ型の前記半導体基板１の上のｐ
型のウエル領域３に形成されており、前記第２の絶縁膜
１０はトンネル絶縁膜として機能し、前記第１の導電層
１１はフローティングゲートとして機能し、前記第２の
導電層１３はコントロールゲートとして機能すると共に
前記第２の導電層１３はワード線として機能する前記第
３の導電層２３と直接に接触しているものである。
【００５３】また、低濃度の前記ｎ型の半導体領域１４
と高濃度の前記ｎ型の半導体領域１５とは、ソースまた
はドレインとして機能する。
【００５４】また、低濃度の前記ｎ型の半導体領域１４
および高濃度の前記ｎ型の半導体領域１５の表面には低
抵抗体としての前記シリサイド層２１が形成されてお
り、低濃度の前記ｎ型の半導体領域１４と高濃度の前記
ｎ型の半導体領域１５とは前記シリサイド層２１によっ
て接続されており、低抵抗体としての前記シリサイド層
２１によって電気的に低抵抗の領域として機能するよう
になっている。
【００５５】さらに、前記シリサイド層２１によって接
続されている低濃度の前記ｎ型の半導体領域１４と高濃
度の前記ｎ型の半導体領域１５とは前記副データ線ｄ１
〜ｄ４として使用されており、前記トランスファＭＩＳ
ＦＥＴＱ１〜Ｑ４を介して、アルミニウムなどの材料か
らなる前記主データ線Ｄ１〜Ｄ４に接続されている。
【００５６】したがって、前記副データ線ｄ１〜ｄ４を
低抵抗体の前記シリサイド層２１および前記シリサイド
層２１によって接続されている低濃度の前記ｎ型の半導
体領域１４と高濃度の前記ｎ型の半導体領域１５とから
構成されているために、前記副データ線ｄ１〜ｄ４の寄
生抵抗が小さくできる。そのために、１つの前記副デー
タ線ｄ１、ｄ２、ｄ３またはｄ４の長さすなわち１つの
前記トランスファＭＩＳＦＥＴＱ１、Ｑ２、Ｑ３または
Ｑ４に接続する前記ＣＡ型のフラッシュＥＰＲＯＭの数
を多くできる。
【００５７】それ故に、前記シリサイド層２１によって
接続されている低濃度の前記ｎ型の半導体領域１４およ
び高濃度の前記ｎ型の半導体領域１５を小面積化できる
と共に前記副データ線ｄ１〜ｄ４の長さすなわち１つの
前記トランスファＭＩＳＦＥＴＱ１、Ｑ２、Ｑ３または
Ｑ４に接続する前記ＣＡ型のフラッシュＥＰＲＯＭの数
を多くできることから、微細化でき、寄生抵抗を低下で
きることにより特性の優れたものとなりしかも高集積度
の半導体集積回路装置を製造することができる。
【００５８】前記高耐圧のＭＩＳＦＥＴは、ｐ型の前記
半導体基板１の上のｐ型のウエル領域３に形成されてお
り、前記第１の絶縁膜９はゲート絶縁膜として機能し、
前記フローティングゲートと同一層となっている前記第
１の導電層１１はゲート電極として機能し、低濃度の前
記ｎ型の半導体領域１６と高濃度の前記ｎ型の半導体領
域１９とはＬＤＤ構造のソースまたはドレインとして機
能し、データの書き込み・消去のために使用されるもの
である。
【００５９】また、高濃度の前記ｎ型の半導体領域１９
および前記第１の導電層１１の表面には、低抵抗体とし
ての前記シリサイド層２１が形成されている。
【００６０】前記ｎチャネルのＭＩＳＦＥＴは、ｐ型の
前記半導体基板１の上のｐ型のウエル領域３に形成され
ており、前記第２の絶縁膜１０はゲート絶縁膜として機
能し、前記フローティングゲートと同一層となっている
前記第１の導電層１１はゲート電極として機能し、低濃
度の前記ｎ型の半導体領域１６と高濃度の前記ｎ型の半
導体領域１９とはＬＤＤ構造のソースまたはドレインと
して機能している。
【００６１】また、高濃度の前記ｎ型の半導体領域１９
および前記第１の導電層１１の表面には、低抵抗体とし
ての前記シリサイド層２１が形成されている。
【００６２】前記ｐチャネルのＭＩＳＦＥＴは、ｐ型の
前記半導体基板１の上のｎ型のウエル領域２に形成され
ており、前記第２の絶縁膜１０はゲート絶縁膜として機
能し、前記フローティングゲートと同一層となっている
前記第１の導電層１１はゲート電極として機能し、低濃
度の前記ｐ型の半導体領域１７と高濃度の前記ｐ型の半
導体領域２０とはＬＤＤ構造のソースまたはドレインと
して機能している。
【００６３】また、高濃度の前記ｐ型の半導体領域２０
および前記第１の導電層１１の表面には、低抵抗体とし
ての前記シリサイド層２１が形成されている。
【００６４】さらに、前記ｎチャネルのＭＩＳＦＥＴと
前記ｐチャネルのＭＩＳＦＥＴとにより相補型のＭＩＳ
構造、すなわち、ＣＭＩＳ (Complementary MIS)構造と
なっている。
【００６５】（実施例２）図９〜図１３は、本発明の他
の実施例である半導体集積回路装置の製造工程を示す断
面図であり、具体的にはフローティングゲートの端部を
膜厚を厚くして高特性化を計っているＣＡ型のフラッシ
ュＥＰＲＯＭを備えているＣＭＯＳＬＳＩの製造工程を
示す断面図である。同図を用いて、本発明の半導体集積
回路装置およびその具体的な製造方法について説明す
る。
【００６６】なお、本実施例を説明するための全図にお
いて前述した実施例１を説明するために用いた図１〜図
８に示すものと同一機能を有するものは同一の符号を付
している。
【００６７】まず、図９に示すように、ｐ型の半導体基
板１の表面にｎ型のウエル領域２およびｐ型のウエル領
域３を形成する。
【００６８】次に、前記半導体基板１の表面を選択的に
酸化して膜厚の厚い酸化シリコン膜を形成し、素子分離
用のフィールド絶縁膜４を形成する。なお、図示を省略
しているが、前記フィールド絶縁膜４の下にチャネルス
トッパ層を形成している。
【００６９】前記フィールド絶縁膜４により区分された
素子形成領域において、図９に示すように、５はＣＡ型
のフラッシュＥＰＲＯＭを形成する領域を示し、６は高
耐圧のＭＩＳＦＥＴを形成する領域を示し、７はｎチャ
ネルのＭＩＳＦＥＴを形成する領域を示し、８はｐチャ
ネルのＭＩＳＦＥＴを形成する領域を示している。
【００７０】次に、前記半導体基板１の表面に前記高耐
圧のＭＩＳＦＥＴのためのゲート絶縁膜となる第１の絶
縁膜９を形成する。
【００７１】次に、前記半導体基板１の上に窒化シリコ
ン膜２４を形成し、前記ＣＡ型のフラッシュＥＰＲＯＭ
を形成する領域５におけるソースおよびドレインを形成
する領域の前記窒化シリコン膜２４を選択的に取り除い
た後、前記窒化シリコン膜２４をマスクとして前記半導
体基板１にリンをイオン注入法により添加して低濃度の
ｎ型の半導体領域１４を形成する。
【００７２】次に、前記半導体基板１にヒ素をイオン注
入法により添加して高濃度のｎ型の半導体領域１５を形
成する。
【００７３】前記ｎ型の半導体領域１５を形成する場合
には、フォトレジスト膜などをマスクにしたマスク拡散
法または斜め方向にヒ素をイオン注入する方法を採用す
ることにより形成できる。また、前記ｎ型の半導体領域
１５は、前記窒化シリコン膜２４の片方の下部に重なっ
て配置されるようにする。
【００７４】次に、図１０に示すように、前記窒化シリ
コン膜２４をマスクにして、熱酸化処理を行い、前記Ｃ
Ａ型のフラッシュＥＰＲＯＭを形成する領域５における
ソースおよびドレインを形成する領域に膜厚が厚い酸化
シリコン膜２５を選択的に形成する。
【００７５】次に、前記窒化シリコン膜２４と取り除い
た後、前記高耐圧のＭＩＳＦＥＴのための前記第１の絶
縁膜９のみを残存させて、他の領域の前記第１の絶縁膜
９をフォトリソグラフィ技術を用いて取り除いた後、図
１１に示すように、その領域にゲート絶縁膜となる第２
の絶縁膜１０を形成する。
【００７６】前記ＣＡ型のフラッシュＥＰＲＯＭを形成
する領域５に形成された前記第２の絶縁膜１０は、トン
ネル絶縁膜としての機能を果たすものである。
【００７７】次に、リンなどの導電型不純物を含む多結
晶シリコン膜をＣＶＤ法により形成し、第１の導電層１
１を形成する。
【００７８】その後、酸化シリコン膜と窒化シリコン膜
とを順次ＣＶＤ法により形成し、それらの積層膜となっ
ている層間絶縁膜１２を形成する。
【００７９】その後、リンなどの導電型不純物を含む多
結晶シリコン膜をＣＶＤ法により形成し、第２の導電層
１３を形成する。
【００８０】次に、フォトリソグラフィ技術を用いて前
記ＣＡ型のフラッシュＥＰＲＯＭを形成する領域５の前
記第２の導電層１３、前記層間絶縁膜１２および前記第
１の導電層１１を選択的に順次エッチングしてパターニ
ングを行う。
【００８１】パターニングされた前記第１の導電層１１
はフローティングゲートとなり、前記第２の導電層１３
はコントロールゲートとなる。
【００８２】次に、図１２に示すように、フォトリソグ
ラフィ技術を用いて、前記ＣＡ型のフラッシュＥＰＲＯ
Ｍを形成する領域５を除く領域における前記第２の導電
層１３を取り除く。
【００８３】次に、新たなフォトリソグラフィ技術を採
用して、前記高耐圧のＭＩＳＦＥＴを形成する領域６、
前記ｎチャネルのＭＩＳＦＥＴを形成する領域７、前記
ｐチャネルのＭＩＳＦＥＴを形成する領域８における前
記層間絶縁膜１２および前記第１の導電層１１を選択的
に順次エッチングしてパターニングを行い、ゲート電極
として形状化された前記第１の導電層１１とする。
【００８４】その後、前記半導体基板１にリンをイオン
注入法により添加して低濃度のｎ型の半導体領域１６を
形成する。
【００８５】次に、前記半導体基板１にボロンをイオン
注入法により添加して低濃度のｐ型の半導体領域１７を
形成する。
【００８６】次に、前記半導体基板１の上に酸化シリコ
ン膜をＣＶＤ法により形成した後、異方性エッチングを
用いて不要な前記酸化シリコン膜を取り除いて、前記第
１の導電層１１の側壁にサイドウォール絶縁膜１８を形
成する。前記酸化シリコン膜を取り除く際に、表面が露
出している前記層間絶縁膜１２も取り除くことができ
る。なお、前記層間絶縁膜１２は前記第１の導電層１１
をパターニングして前記ゲート電極を形成する場合に取
り除くこともできる。
【００８７】その後、前記半導体基板１にヒ素をイオン
注入法により添加して高濃度のｎ型の半導体領域１９を
形成する。
【００８８】その後、前記半導体基板１にボロンをイオ
ン注入法により添加して高濃度のｐ型の半導体領域２０
を形成する。
【００８９】次に、図１３に示すように、前記半導体基
板１の表面に露出している前記第１の絶縁膜９および前
記第２の絶縁膜１０を取り除く。
【００９０】その後、前記半導体基板１の上にチタンな
どの金属層を形成した後、低温度状態で熱処理を行っ
て、前記半導体基板１、前記第１の導電層１１および前
記第２の導電層１３の上の半導体領域と接触している前
記チタンなどの金属層と前記半導体領域との化学反応に
よりシリサイド層２１を形成する。
【００９１】次に、前記半導体基板１の上の未反応状態
の前記チタンなどの金属層を取り除く。
【００９２】その後、高温度状態で熱処理を行って、前
記シリサイド層２１を低抵抗体とする。
【００９３】次に、前記半導体基板１の上に厚膜の酸化
シリコン膜２２を形成した後、前記酸化シリコン膜２２
の表面からエッチバック法または化学機械研磨法などを
採用して平坦化処理を行うと共に前記ＣＡ型のフラッシ
ュＥＰＲＯＭを形成する領域５における前記第２の導電
層１３の表面を露出させる。
【００９４】次に、前記ＣＡ型のフラッシュＥＰＲＯＭ
を形成する領域５における前記第２の導電層１３の上
に、たとえばタングステン、チタンまたはアルミニウム
などからなる第３の導電層２３を形成する。
【００９５】前記第３の導電層２３は、ワード線となる
ものであり、前記ＣＡ型のフラッシュＥＰＲＯＭを形成
する領域５における前記第２の導電層１３と直接に接触
している形状を有するものである。
【００９６】（実施例３）本発明の他の実施例である半
導体集積回路装置およびその製造方法は、図１４に示す
ように、容量素子を製造しているものであり、前述した
実施例１における前記第１の導電層１１を下部電極と
し、前記第２の絶縁膜１０を誘電体とし、前記第２の導
電層１３を上部電極としているものである。また、前記
下部電極としての前記第１の導電層１１におけるコンタ
クト電極となる領域には低抵抗体としての前記シリサイ
ド層２１を形成している。
【００９７】それ以外の工程は、前述した実施例１にお
ける半導体集積回路装置の製造工程と同様であるため、
説明を省略する。
【００９８】（実施例４）本発明の他の実施例である半
導体集積回路装置およびその製造方法は、図１５に示す
ように、ＣＡ型のフラッシュＥＰＲＯＭにおけるソース
およびドレインとなる半導体領域を２重拡散層の構造と
しているものである。同図において、１４は低濃度のｎ
型の半導体領域として形成し、１５は高濃度のｎ型の半
導体領域として形成している。
【００９９】それ以外の工程は、前述した実施例１にお
ける半導体集積回路装置の製造工程と同様であるため、
説明を省略する。
【０１００】（実施例５）図１６は、本発明の他の実施
例である半導体集積回路装置の製造工程を示す断面図で
あり、具体的にはＮＯＲ型の構成を採用しているフラッ
シュＥＰＲＯＭを備えているＣＭＯＳＬＳＩの製造工程
を示す断面図である。
【０１０１】同図において、前述した実施例４と同様
に、ＣＡ型のフラッシュＥＰＲＯＭにおけるソースおよ
びドレインとなる半導体領域を２重拡散層の構造として
いるものである。同図において、１４は低濃度のｎ型の
半導体領域として形成し、１５は高濃度のｎ型の半導体
領域として形成している。
【０１０２】それ以外の工程は、前述した実施例１にお
ける半導体集積回路装置の製造工程と同様であるため、
説明を省略する。
【０１０３】図１７は、本実施例におけるＮＯＲ型の構
成を採用しているフラッシュＥＰＲＯＭを備えているＣ
ＭＯＳＬＳＩの一部を示す平面図であり、図示上明白に
するために模写的に図示しているものである。同図にお
いて、２６は１ビットに対応する領域を示す。また、図
１６における左領域に図示している断面図は図１７にお
けるＡＡ矢視断面図に相当する領域の一部を示すもので
あり、図１６における前記フラッシュＥＰＲＯＭに相当
する断面図は図１７におけるＢＢ矢視断面図に相当する
領域を示すものである。さらにまた、図１７における２
１ｓは図１６におけるソースと指示している領域のシリ
サイド層２１を示し、２１ｄは図１６におけるドレイン
と指示している領域のシリサイド層２１を示している。
【０１０４】図１８は、前記実施例におけるＮＯＲ型の
構成を採用しているフラッシュＥＰＲＯＭを備えている
ＣＭＯＳＬＳＩのメモリセルの一部を示している等価回
路図である。
【０１０５】同図において、Ｂはビット線を示し、Ｗ１
〜Ｗ３はワード線を示し、Ｄ１〜Ｄ３は主データ線を示
し、ｄ１〜ｄ３は副データ線を示し、Ｑ１１〜Ｑ３３は
ＣＡ型のフラッシュＥＰＲＯＭを示し、Ｑ１〜Ｑ３はト
ランスファＭＩＳＦＥＴを示している。
【０１０６】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【０１０７】たとえば前述した実施例１〜５において
は、ｐ型の半導体基板をスターティングマテリアルとし
て使用したが、これに限定されるものではなく、ｐ型と
は反対導電型のｎ型の半導体基板をスターティングマテ
リアルとして使用して半導体集積回路装置を製造するこ
とができる。
【０１０８】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【０１０９】（１）本発明の半導体集積回路装置によれ
ば、ＣＡ型のフラッシュＥＰＲＯＭなどの不揮発性メモ
リを構成している第１のＭＩＳＦＥＴおよび前記第２の
ＭＩＳＦＥＴにおけるソースの表面の一部およびドレイ
ンの表面の一部とにシリサイド層が設けられていること
により、前記ソースおよびドレインをデータ線などの配
線層として採用しても低抵抗体の前記シリサイド層が設
けられているために、前記配線層の寄生抵抗を大幅に低
下させることができると共に、前記配線層に前記不揮発
性メモリを構成している前記第１のＭＩＳＦＥＴを数多
く接続することができ、特性の優れた高集積度の半導体
集積回路装置を提供できる。
【０１１０】（２）本発明の半導体集積回路装置の製造
方法によれば、半導体基板の上にフィールド絶縁膜を形
成し、前記フィールド絶縁膜によってＣＡ型のフラッシ
ュＥＰＲＯＭなどの不揮発性メモリを構成する第１のＭ
ＩＳＦＥＴを形成する領域と第２のＭＩＳＦＥＴを形成
する領域とを前記半導体基板の上に素子分離して少なく
とも２つの前記領域を形成する工程と、前記第１のＭＩ
ＳＦＥＴの前記ソースとなる前記半導体領域の表面の一
部および前記ドレインとなる前記半導体領域の表面の一
部にシリサイド層を形成する工程と、前記工程と同一の
工程または別の工程として前記第２のＭＩＳＦＥＴの前
記ソースとなる前記半導体領域の表面の一部および前記
ドレインとなる前記半導体領域の表面の一部にシリサイ
ド層を形成する工程とを採用していることにより、容易
な製造工程で前記シリサイド層を形成することができる
ことにより、高集積化されしかも高特性の不揮発性メモ
リを備えている半導体集積回路装置を容易に製造でき
る。
【図面の簡単な説明】
【図１】本発明の一実施例である半導体集積回路装置の
製造工程を示す断面図である。
【図２】本発明の一実施例である半導体集積回路装置の
製造工程を示す断面図である。
【図３】本発明の一実施例である半導体集積回路装置の
製造工程を示す断面図である。
【図４】本発明の一実施例である半導体集積回路装置の
製造工程を示す断面図である。
【図５】本発明の一実施例である半導体集積回路装置の
製造工程を示す断面図である。
【図６】本発明の一実施例である半導体集積回路装置の
製造工程を示す断面図である。
【図７】本発明の一実施例である半導体集積回路装置の
製造工程を示す断面図である。
【図８】本発明の一実施例である半導体集積回路装置の
メモリセルの一部を示す等価回路図である。
【図９】本発明の他の実施例である半導体集積回路装置
の製造工程を示す断面図である。
【図１０】本発明の他の実施例である半導体集積回路装
置の製造工程を示す断面図である。
【図１１】本発明の他の実施例である半導体集積回路装
置の製造工程を示す断面図である。
【図１２】本発明の他の実施例である半導体集積回路装
置の製造工程を示す断面図である。
【図１３】本発明の他の実施例である半導体集積回路装
置の製造工程を示す断面図である。
【図１４】本発明の他の実施例である半導体集積回路装
置の製造工程を示す断面図である。
【図１５】本発明の他の実施例である半導体集積回路装
置の製造工程を示す断面図である。
【図１６】本発明の他の実施例である半導体集積回路装
置の製造工程を示す断面図である。
【図１７】本発明の他の実施例である半導体集積回路装
置の要部平面図である。
【図１８】本発明の他の実施例である半導体集積回路装
置のメモリセルの一部を示す等価回路図である。
【符号の説明】
１ 半導体基板 ２ ｎ型のウエル領域 ３ ｐ型のウエル領域 ４ フィールド絶縁膜 ５ ＣＡ型のフラッシュＥＰＲＯＭを形成する領域 ６ 高耐圧のＭＩＳＦＥＴを形成する領域 ７ ｎチャネルのＭＩＳＦＥＴを形成する領域 ８ ｐチャネルのＭＩＳＦＥＴを形成する領域 ９ 第１の絶縁膜 １０ 第２の絶縁膜 １１ 第１の導電層 １２ 層間絶縁膜 １３ 第２の導電層 １４ ｎ型の半導体領域 １５ ｎ型の半導体領域 １６ ｎ型の半導体領域 １７ ｐ型の半導体領域 １８ サイドウォール絶縁膜 １９ ｎ型の半導体領域 ２０ ｐ型の半導体領域 ２１，２１ｓ，２１ｄ シリサイド層 ２２ 酸化シリコン膜 ２３ 第３の導電層 ２４ 窒化シリコン膜 ２５ 酸化シリコン膜 ２６ １ビットに対応する領域 Ｂ ビット線 Ｗ１〜Ｗ３ ワード線 Ｄ１〜Ｄ４ 主データ線 ｄ１〜ｄ４ 副データ線 Ｑ１〜Ｑ４ トランスファＭＩＳＦＥＴ Ｑ１１〜Ｑ１３ ＣＡ型のフラッシュＥＰＲＯＭ Ｑ２１〜Ｑ２３ ＣＡ型のフラッシュＥＰＲＯＭ Ｑ３１〜Ｑ３３ ＣＡ型のフラッシュＥＰＲＯＭ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/28 ３０１ Ｄ Ｔ 27/115

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の上に設けられている不揮発
    性メモリを構成している第１のＭＩＳＦＥＴと、前記半
    導体基板の他の領域の上に設けられている第２のＭＩＳ
    ＦＥＴとを有する半導体集積回路装置であって、前記第
    １のＭＩＳＦＥＴにおけるソースの表面の一部およびド
    レインの表面の一部と、前記第２のＭＩＳＦＥＴにおけ
    るソースの表面の一部およびドレインの表面の一部と
    に、シリサイド層が設けられていることを特徴とする半
    導体集積回路装置。
  2. 【請求項２】 前記第１のＭＩＳＦＥＴにおけるフロー
    ティングゲートである導電層と、前記第２のＭＩＳＦＥ
    Ｔにおけるゲート電極である導電層とは同一層であるこ
    とを特徴とする請求項１記載の半導体集積回路装置。
  3. 【請求項３】 前記第２のＭＩＳＦＥＴにおけるゲート
    電極である導電層の表面にはシリサイド層が設けられて
    いることを特徴とする請求項１または２記載の半導体集
    積回路装置。
  4. 【請求項４】 前記第１のＭＩＳＦＥＴにおける前記ソ
    ースおよび前記ドレインの上にワード線が延在されて設
    けられていることを特徴とする請求項１、２または３記
    載の半導体集積回路装置。
  5. 【請求項５】 半導体基板の上に設けられている不揮発
    性メモリを構成している第１のＭＩＳＦＥＴを複数個マ
    トリックス状に配置されているものと前記半導体基板の
    他の領域の上に設けられている第２のＭＩＳＦＥＴとを
    有し、前記第１のＭＩＳＦＥＴおよび前記第２のＭＩＳ
    ＦＥＴにおけるソースの表面の一部およびドレインの表
    面の一部とにシリサイド層が設けられている半導体集積
    回路装置であって、ワード線の方向に隣接する前記第１
    のＭＩＳＦＥＴは前記第１のＭＩＳＦＥＴにおけるコン
    トロールゲートとなる導電層を前記ワード線の方向に隣
    接する前記第１のＭＩＳＦＥＴにおける前記ワード線と
    共有しており、データ線の方向に隣接する前記第１のＭ
    ＩＳＦＥＴは前記第１のＭＩＳＦＥＴにおける前記ソー
    スの表面の一部および前記ドレインの表面の一部に設け
    られている前記シリサイド層によって前記データ線の方
    向に隣接する前記第１のＭＩＳＦＥＴにおける前記デー
    タ線と接続されていることを特徴とする半導体集積回路
    装置。
  6. 【請求項６】 半導体基板の上にフィールド絶縁膜を形
    成し、前記フィールド絶縁膜によって不揮発性メモリを
    構成する第１のＭＩＳＦＥＴを形成する領域と第２のＭ
    ＩＳＦＥＴを形成する領域とを前記半導体基板の上に素
    子分離して少なくとも２つの前記領域を形成する工程
    と、 前記第１のＭＩＳＦＥＴにおけるゲート絶縁膜となる第
    １の絶縁膜を形成する工程と、 前記第１の絶縁膜の上に前記第１のＭＩＳＦＥＴにおけ
    るフローティングゲートとなる第１の導電層を形成する
    工程と、 前記第１の導電層の上に前記第１のＭＩＳＦＥＴにおけ
    るゲート絶縁膜となる第２の絶縁膜を形成する工程と、 前記第２の絶縁膜の上に前記第１のＭＩＳＦＥＴにおけ
    るコントロールゲートとなる第２の導電層を形成する工
    程と、 前記半導体基板の上に前記第１のＭＩＳＦＥＴにおける
    ソースとなる半導体領域およびドレインとなる半導体領
    域を形成する工程と、 前記ソースとなる前記半導体領域の表面の一部および前
    記ドレインとなる前記半導体領域の表面の一部にシリサ
    イド層を形成する工程と、 前記第２のＭＩＳＦＥＴにおけるゲート絶縁膜となる第
    ３の絶縁膜を形成する工程と、 前記第３の絶縁膜の上に前記第２のＭＩＳＦＥＴにおけ
    るゲート電極となる第３の導電層を形成する工程と、 前記半導体基板の上に前記第２のＭＩＳＦＥＴにおける
    ソースとなる半導体領域およびドレインとなる半導体領
    域を形成する工程と、 前記第２のＭＩＳＦＥＴにおける前記ソースとなる前記
    半導体領域の表面の一部および前記ドレインとなる前記
    半導体領域の表面の一部にシリサイド層を形成する工程
    とを有することを特徴とする半導体集積回路装置の製造
    方法。
  7. 【請求項７】 前記第１のＭＩＳＦＥＴにおけるゲート
    絶縁膜となる第１の絶縁膜を形成する工程と前記第２の
    ＭＩＳＦＥＴにおけるゲート絶縁膜となる第３の絶縁膜
    を形成する工程とは同一の工程を採用し前記第１の絶縁
    膜と前記第３の絶縁膜とは同一の材料からなり、前記第
    １の絶縁膜の上に前記第１のＭＩＳＦＥＴにおけるフロ
    ーティングゲートとなる第１の導電層を形成する工程と
    前記第３の絶縁膜の上に前記第２のＭＩＳＦＥＴにおけ
    るゲート電極となる第３の導電層を形成する工程とは同
    一の工程を採用し前記第１の導電層と前記第３の導電層
    とは同一の材料からなることを特徴とする請求項６記載
    の半導体集積回路装置の製造方法。
  8. 【請求項８】 前記第２の絶縁膜を前記第１の導電層お
    よび前記第３の導電層の上に形成した後、前記第２の絶
    縁膜の上に前記第２の導電層を形成する工程と、前記第
    ２のＭＩＳＦＥＴを形成する領域の前記第２の導電層お
    よび前記第２の絶縁膜を選択的に取り除く工程とを有す
    ることを特徴とする請求項６または７記載の半導体集積
    回路装置の製造方法。
  9. 【請求項９】 前記ソースとなる前記半導体領域の表面
    の一部および前記ドレインとなる前記半導体領域の表面
    の一部に前記シリサイド層を形成する場合に、前記第２
    のＭＩＳＦＥＴのゲート電極となる前記第３の導電層の
    表面に前記シリサイド層を形成することを特徴とする請
    求項６、７または８記載の半導体集積回路装置の製造方
    法。
JP6156947A 1994-07-08 1994-07-08 半導体集積回路装置およびその製造方法 Pending JPH0823041A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP6156947A JPH0823041A (ja) 1994-07-08 1994-07-08 半導体集積回路装置およびその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP6156947A JPH0823041A (ja) 1994-07-08 1994-07-08 半導体集積回路装置およびその製造方法

Publications (1)

Publication Number Publication Date
JPH0823041A true JPH0823041A (ja) 1996-01-23

Family

ID=15638823

Family Applications (1)

Application Number Title Priority Date Filing Date
JP6156947A Pending JPH0823041A (ja) 1994-07-08 1994-07-08 半導体集積回路装置およびその製造方法

Country Status (1)

Country Link
JP (1) JPH0823041A (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0811983A1 (en) * 1996-06-06 1997-12-10 STMicroelectronics S.r.l. Flash memory cell, electronic device comprising such a cell, and relative fabrication method
EP0986100A1 (en) * 1998-09-11 2000-03-15 STMicroelectronics S.r.l. Method for manufacturing electronic devices comprising non-volatile memory cells and LV transistors, with salicided junctions
JP2001168303A (ja) * 1998-08-27 2001-06-22 Stmicroelectronics Srl 電子仮想接地メモリ・デバイスおよびその製造方法
US6265739B1 (en) 1997-07-10 2001-07-24 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and its manufacturing method
KR100328332B1 (ko) * 1998-02-10 2002-03-12 가네꼬 히사시 반도체 장치 및 그 제조방법
WO2012002236A1 (en) * 2010-06-29 2012-01-05 Semiconductor Energy Laboratory Co., Ltd. Wiring board, semiconductor device, and manufacturing methods thereof

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0811983A1 (en) * 1996-06-06 1997-12-10 STMicroelectronics S.r.l. Flash memory cell, electronic device comprising such a cell, and relative fabrication method
US7005345B2 (en) 1997-07-10 2006-02-28 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and its manufacturing method
US7888728B2 (en) 1997-07-10 2011-02-15 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and its manufacturing method
US6265739B1 (en) 1997-07-10 2001-07-24 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and its manufacturing method
US8969942B2 (en) 1997-07-10 2015-03-03 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and its manufacturing method
US6586805B2 (en) 1997-07-10 2003-07-01 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
KR100334300B1 (ko) * 1997-07-10 2002-06-20 니시무로 타이죠 불휘발성반도체기억장치및그제조방법
US6472701B2 (en) 1997-07-10 2002-10-29 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and its manufacturing method
US6703658B2 (en) 1997-07-10 2004-03-09 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and its manufacturing method
US8698225B2 (en) 1997-07-10 2014-04-15 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and its manufacturing method
KR100328332B1 (ko) * 1998-02-10 2002-03-12 가네꼬 히사시 반도체 장치 및 그 제조방법
US6673674B2 (en) 1998-02-10 2004-01-06 Nec Electronics Corporation Method of manufacturing a semiconductor device having a T-shaped floating gate
JP2001168303A (ja) * 1998-08-27 2001-06-22 Stmicroelectronics Srl 電子仮想接地メモリ・デバイスおよびその製造方法
US6396101B2 (en) 1998-09-11 2002-05-28 Stmicroelectronics S.R.L. Method for manufacturing electronic devices comprising non-volatile memory cells and LV transistors with salicided junctions
EP0986100A1 (en) * 1998-09-11 2000-03-15 STMicroelectronics S.r.l. Method for manufacturing electronic devices comprising non-volatile memory cells and LV transistors, with salicided junctions
US6281077B1 (en) 1998-09-11 2001-08-28 Stmicroelectronics S.R. L. Method for manufacturing electronic devices comprising non-volatile memory cells and LV transistors with salicided junctions
WO2012002236A1 (en) * 2010-06-29 2012-01-05 Semiconductor Energy Laboratory Co., Ltd. Wiring board, semiconductor device, and manufacturing methods thereof
US9437454B2 (en) 2010-06-29 2016-09-06 Semiconductor Energy Laboratory Co., Ltd. Wiring board, semiconductor device, and manufacturing methods thereof
US9875910B2 (en) 2010-06-29 2018-01-23 Semiconductor Energy Laboratory Co., Ltd. Wiring board, semiconductor device, and manufacturing methods thereof

Similar Documents

Publication Publication Date Title
US5188976A (en) Manufacturing method of non-volatile semiconductor memory device
JP4068746B2 (ja) 半導体集積回路装置
JP4870719B2 (ja) モノスゲート構造を有する不揮発性メモリ素子
US6716703B2 (en) Method of making semiconductor memory device having sources connected to source lines
KR100723993B1 (ko) 반도체 메모리 장치와 그 제조 방법
KR0150224B1 (ko) 반도체집적회로장치 및 그 제조방법
JP3201370B2 (ja) 不揮発性半導体記憶装置及びその製造方法
JPWO1998045876A1 (ja) 半導体集積回路装置およびその製造方法
US7919367B2 (en) Method to increase charge retention of non-volatile memory manufactured in a single-gate logic process
US6673674B2 (en) Method of manufacturing a semiconductor device having a T-shaped floating gate
US20070241387A1 (en) Nonvolatile semiconductor memory device
JP2000124431A (ja) フラッシュメモリセル及びその製造方法
JP4027656B2 (ja) 不揮発性半導体記憶装置及びその動作方法
JPH1117129A (ja) 半導体集積回路装置の製造方法
US8093647B2 (en) Nonvolatile semiconductor memory having transistor with a diffusion blocking layer between the lower gate and fully silicided upper gate
JPH0823041A (ja) 半導体集積回路装置およびその製造方法
JP2005183763A (ja) 不揮発性メモリを含む半導体装置の製造方法
JP2005093458A (ja) 半導体装置およびその製造方法
JP4564511B2 (ja) 半導体装置及びその製造方法
JP3194871B2 (ja) 半導体記憶装置及びその製造方法
KR20010076327A (ko) 반도체 메모리 장치와 그 제조 방법
JP2877069B2 (ja) スタティック型半導体メモリ装置
JP2006203225A (ja) 半導体集積回路装置の製造方法
JP2020167356A (ja) 半導体装置及び半導体装置の製造方法
JP3669070B2 (ja) 半導体装置及びその製造方法